CN110346618A - 一种针对于多时钟域at-speed测试的OCC电路 - Google Patents
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- 238000012360 testing method Methods 0.000 title claims abstract description 89
- 230000002085 persistent effect Effects 0.000 claims abstract description 7
- 238000006073 displacement reaction Methods 0.000 claims abstract description 3
- 230000005611 electricity Effects 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 3
- 238000013461 design Methods 0.000 description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 4
- 238000001514 detection method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R1/00—Details of instruments or arrangements of the types included in groups G01R5/00 - G01R13/00 and G01R31/00
- G01R1/30—Structural combination of electric measuring instruments with basic electronic circuits, e.g. with amplifier
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
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Abstract
本发明公开针对于多时钟域at‑speed测试的OCC电路，包括多个捕获时钟门控单元ICG，对应根据有限状态机所产生的两个捕获使能信号以及测试固定故障所用的慢速捕获时钟使能信号，在两个时域时钟信号以及测试时钟信号的基础上，产生对应不同捕获模式下需要的时钟信号以及测试时钟信号；选择控制单元，与捕获时钟门控单元ICG连接，包括提供两路捕获时钟切换选择的第一选择器、提供移位和捕获时钟选择的第二选择器、提供慢速测试时钟和实速测试时钟的选择的第三选择器以及提供工作时钟和测试时钟选择的第四选择器。本发明能够提高测试模式的故障覆盖率，从而减少在芯片测试过程中逃逸的几率，提高芯片测试的良率。
Description
技术领域
本发明涉及芯片的可测试性设计技术领域，特别是涉及一种针对于多时钟域at-speed测试的OCC电路。
背景技术
随着集成电路工艺的不断改进，芯片的性能越来越好，同时芯片的工作频率也在不断提高，许多都已达到GHz以上，为了测试到芯片内部逻辑电路的延时故障，芯片测试时钟也需要达到相应较高的频率。从芯片外部ATE(自动测试设备)上提供高速的测试时钟是非常难以实现的，而且所提供的芯片测试时钟频率越高，ATE的测试成本也会越高。基于片内PLL来提供at-speed实速测试时钟，已经在工业界中得到了广泛的应用，提供DFT(可测试性设计)工具的EDA公司也都提出相应的片上时钟解决方案，如Mentor和Synopsys的OCC(片上时钟)电路，能够提供低频的移位时钟和高频的发射、捕获时钟之间的切换控制。
为了提高电路的灵活性，多时钟的设计越来越受欢迎，大多数SOC(片上系统)芯片设计都有多个功能组件和各种外围接口，遵循不同标准的组建和接口可以以不同的频率工作，例如广泛应用于通信系统的IXP425网络处理器，有一工作在533MHz的处理器，三个工作在133MHz的处理器以及多种工作在不同时钟频率下的接口，这种多时钟域的设计对于at-speed测试是一新的挑战。由于测试时钟控制的复杂性，存在于两个或多个不同时钟域间的逻辑电路可能没有得到有效的测试或者被忽略，这对于实速测试的质量提出了严峻的挑战。多时钟域电路是指工作在两个或多个不同频率时钟上的电路，传统的针对于单时钟域测试时钟电路对于测试多时钟的电路故障是无效的，忽略这些时钟域之间的故障会导致测试覆盖率的降低，特别是对于汽车电子或者航空航天这种测试质量要求较高的芯片来说更是不可接受的。
发明内容
本发明的目的是针对传统的针对于单时钟域测试时钟电路对于测试多时钟的电路故障是无效的提供一种针对于多时钟域at-speed测试的OCC电路。
为实现本发明的目的所采用的技术方案是：
一种针对于多时钟域at-speed测试的OCC电路，包括：
捕获时钟门控单元ICG，包括第一捕获时钟门控单元ICG以及第二捕获时钟门控单元ICG、第三捕获时钟门控单元ICG，所述第一捕获时钟门控单元ICG、第二捕获时钟门控单元ICG、第三捕获时钟门控单元ICG分别对应的用于根据有限状态机所产生的两个捕获使能信号以及测试固定故障所用的慢速捕获时钟使能信号，在两个时域时钟信号以及测试时钟信号的基础上，产生对应不同捕获模式下需要的时钟信号以及测试时钟信号；
选择控制单元，包括用于提供两路捕获时钟切换选择的第一选择器、用于提供移位和捕获时钟选择的第二选择器、用于提供慢速测试时钟和实速测试时钟的选择的第三选择器以及用于提供工作时钟和测试时钟选择的第四选择器，所述第一捕获时钟门控单元ICG与第三选择器连接，所述第二捕获时钟门控单元ICG、第三捕获时钟门控单元ICG与第一选择器连接，所述第一选择器、第二选择器、第三选择器以及第四选择器通过输出端与输入端实现依次连接。
其中，所述第一捕获时钟门控单元ICG连接一个或门，所述的或门接收测试固定故障所用的慢速捕获时钟使能信号以及异步输入信号。
其中，所述捕获时钟门控单元ICG包括一个或非门、一个锁存器和一个与门，所述或非门与锁存器的D端连接，所述锁存器的Q端与所述与门连接。
其中，所述有限状态机连接到时钟域捕获时钟使能产生电路的输出端，所述时钟域捕获时钟使能产生电路包括开始使能信号产生器和开始信号产生器。
其中，所述开始使能信号产生器包括多个移位寄存器，多个移位寄存器通过S端与Q端相串接一起，第一移位寄存器的S接SE_syn信号，最后一个移位寄存器的Q端接非门，所述非门以及倒数第二个移位寄存器的输出端接第一与门，多个移位寄存器的时钟信号端分别接快速时钟信号FCK。
其中，所述开始信号产生器包括一个或门，一个或非门以及一个第二与门，或门，或非门与第二与门依次连接，所述第二与门与第一与门连接，所述第二与门与包含两个串接的移位寄存器的寄存单元连接，两个串接的移位寄存器的时钟信号端分别接快速时钟信号FCK；所述寄存单元的两个串接的移位寄存器的第一个移位寄存器的Q端连接有限状态机的start信号端；所述或门的输入端分别与两个串接的移位寄存器的Q端连接。
本发明基于片上PLL的at-speed测试时钟产生测试时钟，PLL时钟分频后产生多种高频的实速测试时钟，扫描使能信号控制慢速移位时钟和快速捕获时钟之间的切换，通过配置有限状态机工作模式来产生需要的捕获使能信号，与实速测试时钟经过门控时钟单元ICG的控制产生需要的捕获时钟，根据不同时钟域故障测试的需要，选用不同状态机编码方式，产生不同的捕获使能信号，从而使得本发明能够实现电路的单时钟域延时故障检测，跨时钟域延时故障检测以及固定故障检测，增加了测试时钟产生的灵活性，从而有效提高测试故障覆盖率，提升芯片测试良率。
附图说明
图1为本发明扫描同步单元消除亚稳态的示意图。
图2为本发明的状态机开始信号产生电路的结构图。
图3为本发明的捕获使能产生信号状态装换图。
图4为本发明的捕获使能状态机的示意图。
图5所示为捕获时钟门控单元ICG的示意图。
图6所示为捕获时钟截取和测试模式选择电路的结构图。
图7所示为跨时钟域故障测试原理图。
具体实施方式
以下结合附图和具体实施例对本发明作进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图所示，本发明针对于多时钟域at-speed测试的OCC电路，包括：
(1)扫描使能同步单元；(2)、基于有限状态机的捕获时钟使能产生电路；(3)、门控时钟和测试模式选择电路。
(1)扫描使能同步单元
在芯片扫描测试中，扫描寄存器作为同步电路的一部分，如果没有建立时间和保持时间违规，就可正确可靠地运行，然而跨时钟域的设计很难保证所有寄存器都不违反时钟，时间违规会使寄存器维持在亚稳态状态。
本发明中，扫描使能信号SE需要作用于所有的扫描寄存器，为扫描测试提供多个时钟域下移位和捕获模式间的状态切换，为了保证扫描使能信号SE都能够正常作用而不会导致时钟错误，在扫描使能信号SE的输入前加入了扫描使能同步单元，如图1所示，扫描使能同步单元将慢速时钟SLK触发的测试模式异步信号转换成快速时钟FCK触发的同步信号，由于异步时钟产生的亚稳态波形和经过同步单元后效果在图1都有显示。
在电路等待一定的时钟周期后，处于亚稳态的触发器将恢复到有效电平。因此，通过在快速时钟域中添加了两个寄存器，用来延迟异步的扫描使能信号SE，从而能够向快速时钟域输出稳定的扫描控制信号。
本发明中为两级触发器的扫描使能同步单元，首先，第一级触发器FF2延迟异步输入信号从慢时钟域到快时钟域，扫描使能信号SE等待一个完整的快速时钟周期衰变亚稳状态，之后异步信号延迟一个快速时钟周期到第二级触发器FF3，从而异步信号成为作用在快速时钟域上稳定的测试控制信号。如果通过第二级触发器的异步信号仍然处于亚稳态，可以再增加一级触发器以消除亚稳态。
(2)多时钟域捕获时钟使能产生电路
状态机开始信号产生，由开始使能信号产生器和开始信号产生器两部分组成，如图2所示，其中上半部分开始信号使能产生器由四个移位寄存器组成，FFA-FFD，主要是为了避免亚稳态，以及配置开始信号在适当的的时间产生一个脉冲周期的信号；下半部分为开始信号产生器，由输入的开始使能产生信号和扫描使能同步信号共同作用，产生用于进入状态机的start信号，后面的两级寄存器保证了状态机开始信号在一个时钟周期后拉低。
捕获使能状态机State Machine，用一个4bit的计数器实现快速时钟周期的计数，每一个快速时钟周期状态机状态改变一次，从start为1时开始计时，直到所有的状态跑完后到state15又回到state0，状态转换图如图3所示，通过JTAG配置状态机的捕获编码来改变状态机State Machine捕获时钟模式，可以控制捕获使能信号在何时输出，从而能够灵活的改变快速捕获时钟使能信号和慢速捕获使能信号的输出状态，选择不同的捕获模式可以产生多时钟域故障测试所需要的时钟使能信号，通过状态机State Machine的状态转换，提供了两个同步输入时钟域CLK1和CLK2在捕获模式下精准的截取，产生两个捕获使能信号分别为Capture_en_clk1和Capture_en_clk2，同时还可以产生测试固定故障所用的慢速捕获时钟使能信号Capture_en_dc。
(3)多时钟域捕获脉冲截取和测试模式控制电路
多时钟域脉冲截取是通过多个门控时钟单元ICG来实现的，门控时钟单元根据状态机捕获使能信号的宽度截取通过的时钟信号，从而产生需要的捕获时钟脉冲。基本门控时钟单元ICG如图5所示，由一个或非门、一个锁存器和一个与门组成，Capture_en_clk为捕获时钟使能信号，en一般设为0，当CLK没有时钟输入时，中间的锁存器对于输入信号来说是透明的，无论Capture_en_clk是何值，Capture_clk都没有时钟输出，即输出端信号是一个确定的可控值；当CLK有时钟输入时，锁存器不是透明的，会把输入进来的控制信号锁住，与门的输出值取决于之前锁存器输出Q端的状态。
门控时钟单元的添加减少了电路的功耗，同时提高了OCC电路在多时钟域测试模式下的可控性，在捕获使能信号配置好后，经过门控时钟单元可以产生捕获模式下需要的时钟信号，同时增加了快速时钟和慢速时钟捕获选择单元(Scan_ac_mode)，可以满足在多时钟域下的固定故障慢速测试和延时故障实速测试捕获时钟产生，如图6所示，图6中多级的选择器构成了测试模式选择电路，为芯片提供了工作模式和各种测试模式的时钟选择。
其中，所述第一捕获时钟门控单元ICG与第三选择器的0端连接，所述第二捕获时钟门控单元ICG、第三捕获时钟门控单元ICG分别与第一选择器的0、1端连接，所述第一选择器、第二选择器、第三选择器以及第四选择器通过输出端与输入端实现依次连接，具体是如图6所示，第一选择器的输出端与第二选择器的0端连接，所述第二选择器的输出端连接第三择器的1端连接，第三选择器的输出端与第四选择器的1端连接，所述第四选择器的0端连接function_clk信号，第三选择器的1端连接test_clk信号。
该OCC电路中测试模式选择电路实现了多路捕获时钟的切换，由Capture_chopper_bit信号来控制，实现波形效果如图7所示，移位和捕获时钟通过SE信号控制，Scan_ac_mode提供了慢速测试时钟和实速测试时钟的选择，由Test_en信号用来提供工作时钟和测试时钟间的选择。
本发明采用有限状态机的方法来产生捕获时钟使能信号，能准确识别两个跨时钟域时钟CLK1和CLK2之间的脉冲相位和时间关系，可通过输入不同序列选择性的配置状态机的状态，在需要的时间启用捕获时钟使能信号，提高了测试捕获时钟的可控性与多样性，能够实现单时钟域和多时钟域的故障检测，相较于传统的单时钟域OCC测试时钟电路，可以更加灵活的优化扫描链的连接方式，使其不受限于单一的扫描时钟，扫描链长度更加平衡，减少了测试时间，同时可以检测到跨时钟域间的故障，进一步提高了测试故障覆盖率。
本发明是针对于片上时钟产生电路产生的测试捕获时钟无法测试到多时钟域间存在的电路延时故障，而提出的一种能够检测到多时钟域电路延时故障的测试时钟产生电路，可以产生工作在不同时钟域下逻辑电路的故障测试时钟，因此可以检测得到多时钟域电路的延时故障。
本发明应用到ATPG的过程中，能够提高测试pattern的故障覆盖率，从而减少在芯片测试过程中逃逸的几率，提高芯片测试的良率，减少因逃逸的故障芯片带来的不必要的经济损失。
以上所述仅是本发明的优选实施方式，应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种针对于多时钟域at-speed测试的OCC电路，其特征在于，包括；
捕获时钟门控单元ICG，包括第一捕获时钟门控单元ICG以及第二捕获时钟门控单元ICG、第三捕获时钟门控单元ICG，所述第一捕获时钟门控单元ICG、第二捕获时钟门控单元ICG、第三捕获时钟门控单元ICG分别对应的用于根据有限状态机所产生的两个捕获使能信号以及测试固定故障所用的慢速捕获时钟使能信号，在两个时域时钟信号以及测试时钟信号的基础上，产生对应不同捕获模式下需要的时钟信号以及测试时钟信号；
选择控制单元，包括用于提供两路捕获时钟切换选择的第一选择器、用于提供移位和捕获时钟选择的第二选择器、用于提供慢速测试时钟和实速测试时钟的选择的第三选择器以及用于提供工作时钟和测试时钟选择的第四选择器，所述第一捕获时钟门控单元ICG与第三选择器连接，所述第二捕获时钟门控单元ICG、第三捕获时钟门控单元ICG与第一选择器连接，所述第一选择器、第二选择器、第三选择器以及第四选择器通过输出端与输入端实现依次连接。
2.根据权利要求1所述针对于多时钟域at-speed测试的OCC电路，其特征在于，所述第一捕获时钟门控单元ICG连接一个或门，所述的或门接收测试固定故障所用的慢速捕获时钟使能信号以及异步输入信号。
3.根据权利要求1所述针对于多时钟域at-speed测试的OCC电路，其特征在于，所述捕获时钟门控单元ICG包括一个或非门、一个锁存器和一个与门，所述或非门与锁存器的D端连接，所述锁存器的Q端与所述与门连接。
4.根据权利要求1所述针对于多时钟域at-speed测试的OCC电路，其特征在于，所述有限状态机连接到时钟域捕获时钟使能产生电路的输出端，所述时钟域捕获时钟使能产生电路包括开始使能信号产生器和开始信号产生器。
5.根据权利要求4所述针对于多时钟域at-speed测试的OCC电路，其特征在于，所述开始使能信号产生器包括多个移位寄存器，多个移位寄存器通过S端与Q端相串接一起，第一移位寄存器的S接SE_syn信号，最后一个移位寄存器的Q端接非门，所述非门以及倒数第二个移位寄存器的输出端接第一与门，多个移位寄存器的时钟信号端分别接快速时钟信号FCK。
6.根据权利要求5所述针对于多时钟域at-speed测试的OCC电路，其特征在于，所述开始信号产生器包括一个或门，一个或非门以及一个第二与门，或门，或非门与第二与门依次连接，所述第二与门与第一与门连接，所述第二与门与包含两个串接的移位寄存器的寄存单元连接，两个串接的移位寄存器的时钟信号端分别接快速时钟信号FCK；所述寄存单元的两个串接的移位寄存器的第一个移位寄存器的Q端连接有限状态机的start信号端；所述或门的输入端分别与两个串接的移位寄存器的Q端连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201910689858.6A CN110346618A (zh) | 2019-07-29 | 2019-07-29 | 一种针对于多时钟域at-speed测试的OCC电路 |
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| Application Number | Priority Date | Filing Date | Title |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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