CN114296510A - 一种片上时钟控制器 - Google Patents

Abstract

本发明提供了一种片上时钟控制器，其包括第一时钟同步器、第二时钟同步器、脉冲使能模块、测试模式逻辑选择模块及四个时钟信号输入端口shiftClock、atSpeedClock、lbistScanClock、scanDumpClock、一个OCC扫描链的扫描输入端口scanIn、六个模式设置端口occPllTestMode、mbistScanMode、shiftEn、scanMode、scanDumpMode、lbistMode、一个脉冲信号输入端口pulseTrigger及一个时钟输出端口occClockOut。采用本发明的片上时钟控制器，可以适配多种测试模式。

Description

一种片上时钟控制器

技术领域

本发明涉及集成电路领域，尤其涉及一种片上时钟控制器(On-Chip clockcontroller，OCC)。

背景技术

中高端芯片是例如汽车，移动设备及航空航天等关键装备中不可或缺的核心。这些装备要求极高良率甚至是零瑕疵的芯片质量。为保证高质的芯片，高效低成本的芯片测试是最重要的环节。因而全面而高品质测试设计作为芯片总体设计的一部分是必要的。

数据显示世界主要中高端芯片中测试设计逻辑占比不低于芯片总逻辑的5％。测试设计(DFT)IP是测试设计逻辑中的时钟控制核心，它需要具有设计普遍性，模块标准化及可操作性。没有具备以上特性的DFT IP，芯片设计团队将很难实现DFT的设计流程自动化。从而增加设计犯错概率及影响设计出品周期。而这些是芯片设计团队在选择设计流程中重要的指标。测试设计对于芯片功能设计是后端，对于芯片制造是前端。这一承上启下的重要设计环节的重要性与必要性不言而喻。

Automatic Test Pattern Generation(ATPG)工具主要用于产生芯片的测试向量。扫描测试可以将对时序电路产生测试向量转换成对比较容易产生向量的组合电路，从而提高测试的覆盖率和芯片的良率。先进工艺节点下的物理缺陷主要来自于信号延时，因而一种用于模拟延时缺陷的故障模型被测试设计广泛使用。这个模型在业界称为延时故障(Transition Delay Fault，TDF)。

TPG工具产生TDF向量时需要全速测试(at-speed Test)。全速测试是让扫描测试中的扫描链在低速时钟下扫入向量，然后让芯片在自己高时钟频率上工作，抓到目标故障的信号进行观测。此高速时钟往往比Automatics Test Equipment(ATE)机台的时钟频率高很多。而通过IO提供高速时钟较昂贵，这样一种提供高速测试时钟的解决方法是利用芯片本身的高频时钟源，对其进行逻辑处理后提供给ATPG向量对芯片设计进行延时测试。这种方法叫做片上时钟控制器(On-chip Clock Controller，OCC)。

如图1所示，新思公司(Synopsys)提供了一种OCC设计方案，其主要包括clockcontrol和OCC clock chain两个逻辑模块。OCC clock chain包含三个输入信号clk,si,se和两个输出信号so,clk_ctrl_data[1:0]。Clk是时钟输入端口；se端口用来启用si端口，使si端口输入有效；si端口是数据输入端口。输入的数据通过so端口进行串行输出，通过clk_ctrl_data[1:0]端口进行并行输出。输出的clk_ctrl_data[1:0]信号进入到OCC clockcontrl模块中的clk_enable[1:0]，用以指定OCC运行在Capture Mode下应该输出的高频脉冲的数量。OCC clock control可以在不同的Mode下输出慢速时钟和快速时钟的脉冲组合。OCC clock contrl包含七条输入信号test_mode，pll_bypass，reset，scan_en，clk_enable[1:0]，fast_clk以及slow_clk，两条输出信号cc_clk，clk。其中，test_mode，pll_bypass，scan_en三条信号的组合构成了OCC的四种Mode。

Function Mode:test mode＝0,pll_bypass＝0,scan_en＝0，此时输出端口clk输出功能时钟fast_cl，cc_clk只输出慢速时钟，在该Mode下没有输出。

Shift Mode：test mode＝1,pll_bypass＝0,scan_en＝1，此时输出端口clk输出慢速时钟slow_clk，该Mode下cc_clk与clk输出相同。

Capture Mode：test mode＝1,pll_bypass＝0,scan_en＝0，此时输出端口clk会在数个fast_clk脉冲周期之后，打出fast_clk脉冲，打出的fast_clk脉冲的数量由clk_enable[1:0]信号决定。计算fast_clk脉冲数量的过程主要在occ_clk_mux中的clk_control模块进行，通过计数器计算应该输出的fast_clk的脉冲数量。

Bypass Mode：test mode＝1,pll_bypass＝1,scan_en＝0，此Mode下绕过scan_en信号，强制启用了slow_clk并禁用fast_clk，此时输出端口clk输出慢速时钟slow_clk。

工业界大多不使用新思的OCC主要原因如下：

如果slow_clk输入信号一直设置为1，会卡在模块slow_clk_gate中间无法输出cc_clk，导致cc_clk信号输出一直是不定态，而输出信号clk是需要通过cc_clk信号来产生的，最终结果会导致clk信号也成为不定态。因此在大多数实用工业电路中，此OCC无法使用。另外，新思OCC对scan enable和slow clock之间的时序关系要求严格，因此实用性较低。并且，新思OCC无法对LBIST解决方案提供有效高速时钟，需要改部分逻辑，因此适配性差。

发明内容

本发明的目的是针对上述现有技术的片上时钟控制器存在的实用性低且适配性差的缺陷，提供了一种适用于多种测试模式的片上时钟控制器。

本发明实施例中，提出了一种片上时钟控制器，其特征在于，包括：第一时钟同步器、第二时钟同步器、脉冲使能模块、测试模式逻辑选择模块及四个时钟信号输入端口shiftClock、atSpeedClock、lbistScanClock、scanDumpClock、一个OCC扫描链的扫描输入端口scanIn、六个模式设置端口occPllTestMode、mbistScanMode、shiftEn、scanMode、scanDumpMode、lbistMode、一个脉冲信号输入端口pulseTrigger及一个时钟输出端口occClockOut，

所述脉冲使能模块包括OCC扫描链、脉冲扫描器及逻辑组合电路，所述OCC扫描链接shiftClock端口、shiftEn端口、scanIn端口，用于存储从scanIn端口输入的扫描信号，所述脉冲扫描器接所述第一时钟同步器产生的时钟同步信号pulseTriggerSync，用于产生多个扫描脉冲信号，所述逻辑组合电路用于对所述OCC扫描链的扫描信号和所述脉冲扫描器提供脉冲信号进行逻辑运算，得到脉冲使能信号clk-gate-enable，所述脉冲使能信号clk-gate-enable输入至所述测试模式逻辑选择电路；

所述第一时钟同步器的时钟信号端接atSpeedClock端口，输入端接pulseTrigger端口，输出时钟同步信号pulseTriggerSync；

所述第二时钟同步器的时钟信号端接atSpeedClock端口，输入端接occPllTestMode端口，输出端接所述测试模式逻辑选择模块；

所述测试模式逻辑选择模块分别与所述四个时钟信号输入端口、所述六个模式设置端口及时钟输出端口occClockOut相连接，用于根据各个模式设置端口的模式设置信号，输出相应的时钟信号给时钟输出端口occClockOut。

本发明实施例中，各个模式设置端口与时钟输出端口occClockOut的输出信号及工作模式的对应关系如下：

本发明实施例中，所述测试模式逻辑选择模块包括时钟选择开关CKMUX1、CKMUX2、CKMUX3、CKMUX4、开关MUX1、MUX2、时钟门ClockGate1、ClockGate2以及与门A1、A2、A3、或门B1及或非门C1；

时钟选择开关CKMUX1的一个输入端接shiftClock端口，另一输入端接地，控制端接或非门C1的输出端，输出端接CKMUX2的一个输入端；CKMUX2的另一个输入端接时钟门ClockGate2的Q端，控制端接与门A3的输出端，输出端接CKMUX2的一个输入端；CKMUX3的另一个输入端接lbistClock端口，控制端接lbistMode端口，输出端接CKMUX4的一个输入端；CKMUX4的另一个输入端ScanDumpClock端口，控制端接ScanDumpMode端口，输出端接occClockout端口；

或非门C1的两输入端分别接mbistScanMode端口和occPllTestMode端口；

开关MUX1的两输入端分别接第一时钟信号同步器的输出端和与门A1的输出端，控制端接mbistScanMode端口，输出端接开关MUX2的一个输入端；开关MUX2的另一个输入端接高电平，控制端接ScanMode端口，输出端接时钟门ClockGate2的E端；

与门A3的两输入端分别接与门A2的输出端和或门B1的输出端，与门A2的两输入端分别接shiftEn端口和mbistScanModee端口,或门B1的一输入端接occPllTestMode端口，另一输入端接ScanMode端口反相后的信号；

与门A1具有三输入端，一输入端接第一时钟同步器的输出端，一输入端接第二时钟同步器的输出端，一输入端接脉冲使能模块输出的脉冲使能信号clk_gate_enable；

第一时钟同步器和第二时钟同步器具有相同的结构，都包括信号输入端sig-in、时钟信号输入端clk和信号输出端sig-out，第一时钟同步器的输入端sig-in接pulseTrigger端口，时钟信号输入端clk接atSpeedClock端口，输出端sig-out接时钟门ClockGate1的E端，第二时钟同步器的输入端sig-in接occPullTestMode端口，时钟信号输入端clk接atSpeedClock端口，输出端sig-out分别接与门A1的一个输入端和MUX1的一个输入端；

atSpeedClock端口接时钟门ClockGate1的CP端和时钟门ClockGate2的CP端。

本发明实施例中，所述OCC扫描链包括时钟选择开关CKMUX5和多个依次连接的扫描寄存器SDF，其中，时钟选择开关CKMUX5的一个输入端接地，另一个输入端接shiftClock端口，控制端接shiftEn端口，输出端接每个扫描寄存器SDF的时钟输入端，Scanin端口接首个扫描寄存器SDF的SI端，每个扫描寄存器SDF的Q端接下一个扫描寄存器SDF的SI端并和该扫描寄存器SDF的D端相连接。

本发明实施例中，所述脉冲扫描器包括一个置位寄存器DFFS和多个依次连接的复位寄存器DFFR，其中，置位寄存器DFFS的D端接地，Q端接下一个复位寄存器DFFR的D端，每个复位寄存器DFFR的Q端接下一个寄存器的D端，置位寄存器DFFS和每个复位寄存器DFFR的时钟输入端接时钟门ClockGate1的Q端输出的pll_clk_gate信号，置位寄存器DFFS的反向置位端口SDN和复位寄存器DFFR的反向复位端口CDN接第一时钟同步器的输出信号PulseTriggerSync，每个复位寄存器DFFR用于输出一个脉冲信号。

本发明实施例中，所述逻辑组合电路用于对每个复位寄存器DFFR输出的脉冲信号和一个扫描寄存器SDF中寄存的扫描信号先进行逻辑与后再进行逻辑或，输出clk_gate_enable信号。

本发明实施例中，所述的片上时钟控制器还包括一个扫描输出端口ScanOut，其通过一个用于解决电路设计中跨时钟域时序问题的D锁存器与所述OCC扫描链中最后一个SDF寄存器的Q端相连接。

本发明实施例中，所述第一时钟同步器和所述第二时钟同步器分别由多个依次连接的D触发器组成。

与现有技术相比，采用本发明的片上时钟控制器，可以适配于包括扫描测试，存储器扫描测试，单扫描链模式及自建扫描LogicBIST等多种测试模式下提供高速测试时钟。作为OCC内核，在其上加入wrapper既可已适用于从IO或PLL输入的高速时钟，也可用于各种高速IP测试如Critical Path Monitor(CPM)和存储器的高速时钟；本发明的片上时钟控制器同时也解决了一般OCC中存在的扫描移位使能shift enable信号与低频和高频时钟间需要严格时序约束的问题。从而更适用于高性能工业芯片。

附图说明

图1为一种现有技术的片上时钟控制器的结构示意图；

图2为本发明实施例的片上时钟控制器的结构示意图；

图3为本发明实施例的片上时钟控制器各信号在at-speed测试下的波形图；

图4为本发明实施例的脉冲使能模块的结构示意图。

具体实施方式

如图2所示，本发明实施例中，提出了一种片上时钟控制器，其包括第一时钟同步器、第二时钟同步器、脉冲使能模块测试模式逻辑选择模块及四个时钟信号输入端口shiftClock、atSpeedClock、lbistScanClock、scanDumpClock、一个OCC扫描链的扫描输入端口scanIn、六个模式设置端口occPllTestMode、mbistScanMode、shiftEn、scanMode、scanDumpMode、lbistMode、一个脉冲信号输入端口pulseTrigger、一个时钟输出端口occClockOut及一个OCC扫描链的输出端口Scanout。

其中，shiftClock端口用于输入低速时钟shiftClock，其用于OCC链的移位shift及为扫描测试提供shift时钟。atSpeedClock端口用于输入高速时钟atSpeedClock，该时钟一般有片上高速时钟PLL提供，该时钟将被用于驱动时钟同步器和脉冲扫描器，并为扫描测试提供高速capture捕获时钟。scanDumpClock端口用于输入scan dump模式下的对应逻辑时钟。lbistScanClock端口用于内建扫描测试的对应逻辑时钟。shiftEn是扫描移位使能信号scanIn是occ扫描链的扫描输入端。pulseTrigger用作开关脉冲扫描器的脉冲bits，高速时钟进入OCC模块。

所述六个模式设置端口occPllTestMode、mbistScanMode、shiftEn、scanMode、scanDumpMode、lbistMode用于对所述OCC片上时钟控制器的工作模式进行设置，使得时钟输出端口occClockOut输出相应的信号，从而实现不同的工作模式，完成不同的测试功能。

下面对所述OCC片上时钟控制器的工作模式进行说明。

扫描测试单固定故障模型测试(DC扫描测试)是经典的故障测试方法，移位shift和捕获capture周期均用由测试机台提供的低速测试时钟。因此OCC片上时钟控制器输出低速时钟shiftClock。shiftEn移位使能信号用于切换shift和capture的模式，高电压逻辑值1进入shift模式，OCC扫描链从scanIn移入相应的向量值若干逻辑0；低电压0使OCC扫描链进入capture模式，之前寄存的值通过Q到D端循环保留寄存值。

扫描测试延迟故障模型(AC扫描)也是先行工业界通用的故障测试方法。该测试方法在移位shift模式时，shiftEn为高电压，向量对应逻辑值移位入OCC扫描链。OCC扫描链由机台提供的低速时钟驱动，因此在AC扫描测试shift模式时，OCC片上时钟控制器输出低速时钟shiftClock。在捕获capture模式或周期下，shiftEn切换到低电压，此时测试逻辑需要捕捉到功能电路中的信号，因此高速时钟更适合对延迟故障进行捕捉。在AC扫描capture捕获模式下，OCC片上时钟控制器输出低速时钟输出高速时钟atSpeedClock。本发明所述的OCC片上时钟控制器拥有可编程时钟脉冲产生功能，可根据使用需要输出若干个高速时钟脉冲atSpeedClock pulse。如图3所示，所述OCC片上时钟控制器可输出1到4个高速时钟脉冲以配合AC扫描capture捕获模式需要的capture的cycle数量。

存储器扫描测试主要用于扫描测试(存储器器外逻辑和存储器内建自测MBIST部分逻辑。同上述扫描测试类似，测试电路中的扫描链shift和capture由shiftEn切换。在capture模式下，存储器需要多个时钟脉冲来读和写，这个时钟脉冲数量由向量产生工具根据存储器类型自动决定。因此，OCC片上时钟控制器在存储器扫描测试capture模式下输出高速时钟atSpeedClock。

内建扫描测试LBIST为芯片内建扫描测试逻辑可随时被启动测试芯片是否运行正常。在自测模式下lbistMode为高电压，LBIST测试逻辑使用的时钟lbistScanClock将从OCC片上时钟控制器输出。而在芯片出品前在机台对LBIST测试逻辑本身测试，lbistMode为低电压时，将通过扫描测试中的DC和AC测试，由本发明所述OCC片上时钟控制器提供测试时钟。

单扫描链测试主要用于测试扫描链通路，诊断及IDDQ测试。与内建扫描测试LBIST类似，在单扫描链测试scanDumpMode为高电压时，scan dump逻辑使用的时钟scanDumpClock将从OCC片上时钟控制器输出。

功能模式下，所有测试逻辑包括OCC片上时钟控制器都将被旁路掉。因此片上时钟源atSpeedClock直接从OCC片上时钟控制器输出。

atSpeedClock pulse为高速时钟用于对类似延迟故障模型的测试中的电路capture捕获周期。OCC片上时钟控制器利用集成电路内部时钟源如PLL或时钟分频器来提供该高速时钟信号。

扫描模式，MBIST扫描模式，内建扫描LBIST模式和单扫描链scan dump模式的时钟进行选择。同时区分shift和capture模式下的时钟，即高速capture模式下，片上高速时钟进入并抽样后输出；在shift模式下，低速时钟将输出。而在固定故障(SAF)模式下，低速时钟将被同时用于shift和capture。

具体地，如图3所示，本发明实施例中，各个模式设置端口与时钟输出端口occClockOut的输出信号及工作模式的对应关系如下：

如图4所示，所述脉冲使能模块包括OCC扫描链、脉冲扫描器及逻辑组合电路，所述OCC扫描链接shiftClock端口、shiftEn端口、scanIn端口，用于存储从scanIn端口输入的扫描信号，所述脉冲扫描器接所述第一时钟同步器产生的时钟同步信号pulseTriggerSync，用于产生多个扫描脉冲信号，所述逻辑组合电路用于对所述OCC扫描链的扫描信号和所述脉冲扫描器提供脉冲信号进行逻辑运算，得到脉冲使能信号clk_gate_enable，所述脉冲使能信号clk_gate_enable输入至所述测试模式逻辑选择电路。例如在经典延迟故障测试的capture周期中，测试向量的产生需要两个capture脉冲，所述脉冲使能模块输出信号clk_gate_enable将是两个高速脉冲信号。

所述第一时钟同步器的时钟信号端接atSpeedClock端口，输入端接pulseTrigger端口，输出时钟同步信号pulseTriggerSync；所述第二时钟同步器的时钟信号端接atSpeedClock端口，输入端接occPllTestMode端口，输出端接所述测试模式逻辑选择模块。

所述测试模式逻辑选择模块分别与所述四个时钟信号输入端口、所述六个模式设置端口及时钟输出端口occClockOut相连接，用于根据各个模式设置端口的模式设置信号，输出相应的时钟信号给时钟输出端口occClockOut。

所述测试模式逻辑选择模块包括时钟选择开关CKMUX1、CKMUX2、CKMUX3、CKMUX4、开关MUX1、MUX2、时钟门ClockGate1、ClockGate2以及与门A1、A2、A3、或门B1及或非门C1。

时钟选择开关CKMUX1的一个输入端接shiftClock端口，另一输入端接地，控制端接或非门C1的输出端，输出端接CKMUX2的一个输入端；CKMUX2的另一个输入端接时钟门ClockGate2的Q端，控制端接与门A3的输出端，输出端接CKMUX2的一个输入端；CKMUX3的另一个输入端接lbistClock端口，控制端接lbistMode端口，输出端接CKMUX4的一个输入端；CKMUX4的另一个输入端ScanDumpClock端口，控制端接ScanDumpMode端口，输出端接occClockout端口；或非门C1的两输入端分别接mistMode端口和occPllTestMode端口。

开关MUX1的两输入端分别接第一时钟信号同步器的输出端和与门A1的输出端，控制端接mbistScanMode端口，输出端接开关MUX2的一个输入端；开关MUX2的另一个输入端接高电平，控制端接ScanMode端口，输出端接时钟门ClockGate2的E使能端。

与门A3的两输入端分别接与门A2的输出端和或门B1的输出端，与门A2的两输入端分别接shiftEn端口和mbistScanMode端口,或门B1的一输入端接occPllTestMode端口，另一输入端接ScanMode端口反相后的信号；与门A1具有三输入端，一输入端接第一时钟同步器的输出端，一输入端接第二时钟同步器的输出端，一输入端接脉冲使能模块输出的脉冲使能信号clk_gate_enable。

第一时钟同步器和第二时钟同步器具有相同的结构，都由多个依次连接的寄存器组成，且包括信号输入端sig_in、时钟信号输入端clk和信号输出端sig_out，第一时钟同步器的输入端sig-in接pulseTrigger端口，时钟信号输入端clk接atSpeedClock端口，输出端sig-out接时钟门ClockGate1的E端，第二时钟同步器的输入端sig-in接occPullTestMode端口，时钟信号输入端clk接atSpeedClock端口，输出端sig-out分别接与门A1的一个输入端和MUX1的一个输入端；atSpeedClock端口接时钟门ClockGate1的CP端和时钟门ClockGate2的CP端。

所述OCC扫描链包括时钟选择开关CKMUX5和多个依次连接的扫描寄存器SDF，其中，时钟选择开关CKMUX5的一个输入端接地，另一个输入端接shiftClock端口，控制端接shiftEn端口，输出端接每个扫描寄存器SDF的时钟输入端，Scanin端口接首个扫描寄存器SDF的SI端，每个扫描寄存器SDF的Q端接下一个扫描寄存器SDF的SI端并和该扫描寄存器SDF的D端相连接。

所述脉冲扫描器包括一个置位寄存器DFFS和多个依次连接的复位寄存器DFFR，其中，置位寄存器DFFS的D端接地，Q端接下一个复位寄存器DFFR的D端，每个复位寄存器DFFR的Q端接下一个寄存器的D端，置位寄存器DFFS和每个复位寄存器DFFR的时钟输入端接时钟门ClockGate1的Q端输出的pll_clk_gate信号，置位寄存器DFFS的反向置位端口SDN和复位寄存器DFFR的反向复位端口CDN接第一时钟同步器的输出信号PulseTriggerSync，每个复位寄存器DFFR用于输出一个脉冲信号。

所述逻辑组合电路用于对每个复位寄存器DFFR输出的脉冲信号和一个扫描寄存器SDF中存储的扫描信号先进行逻辑与后再进行逻辑或，输出clk_gate_enable信号。

扫描输出端口ScanOut，其通过一个用于解决电路设计中跨时钟域时序问题的D锁存器与所述OCC扫描链中最后一个扫描寄存器SDF的Q端相连接，扫描输出端口ScanOut输出的信号用于接入到其它的OCC扫描链的扫描入口从而串成OCC长扫描链。

综上所述，采用本发明的片上时钟控制器，可以适配于包括扫描测试，存储器扫描测试，单扫描链模式及自建扫描Logic BIST(LBIST)等多种测试模式下提供高速测试时钟。作为OCC内核，在其上加入wrapper既可已适用于从IO或PLL输入的高速时钟，也可用于各种高速IP测试如Critical Path Monitor(CPM)和存储器的高速时钟；本发明的片上时钟控制器同时也解决了一般OCC中存在的扫描移位使能shift enable信号与低频和高频时钟间需要严格时序约束的问题。从而更适用于高性能工业芯片。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种片上时钟控制器，其特征在于，包括：第一时钟同步器、第二时钟同步器、脉冲使能模块、测试模式逻辑选择模块及四个时钟信号输入端口shiftClock、atSpeedClock、lbistScanClock、scanDumpClock、一个OCC扫描链的扫描输入端口scanIn、六个模式设置端口occPllTestMode、mbistScanMode、shiftEn、scanMode、scanDumpMode、lbistMode、一个脉冲信号输入端口pulseTrigger及一个时钟输出端口occClockOut，

所述脉冲使能模块包括OCC扫描链、脉冲扫描器及逻辑组合电路，所述OCC扫描链接shiftClock端口、shiftEn端口、scanIn端口，用于存储从scanIn端口输入的扫描信号值，所述脉冲扫描器接所述第一时钟同步器产生的高速时钟同步信号pulseTriggerSync，用于产生高速时钟脉冲信号，所述逻辑组合电路用于对所述OCC扫描链的扫描信号和所述脉冲扫描器提供脉冲信号进行逻辑运算，在时序电路中产生高速多重脉冲使能信号clk_gate_enable，所述脉冲使能信号clk_gate_enable输入至所述测试模式逻辑选择电路；

所述第一时钟同步器的时钟信号端接atSpeedClock端口，输入端接pulseTrigger端口，输出时钟同步信号pulseTriggerSync，用于将pulseTrigger信号同步到高速时钟atSpeedClock时钟域；

所述第二时钟同步器的时钟信号端接atSpeedClock端口，输入端接occPllTestMode端口，输出端接所述测试模式逻辑选择模块，用于将occPllTestMode信号同步到高速时钟atSpeedClock时钟域；

所述测试模式逻辑选择模块分别与所述四个时钟信号输入端口、所述六个模式设置端口及时钟输出端口occClockOut相连接，用于根据各个模式设置端口的模式设置信号，输出相应的时钟信号给时钟输出端口occClockOut。

2.如权利要求1所述的片上时钟控制器，其特征在于，各个模式设置端口与时钟输出端口occClockOut的输出信号及工作模式的对应关系如下：

3.如权利要求1所述的片上时钟控制器，其特征在于，所述测试模式逻辑选择模块包括时钟选择开关CKMUX1、CKMUX2、CKMUX3、CKMUX4、开关MUX1、MUX2、时钟门ClockGate1、ClockGate2以及与门A1、A2、A3、或门B1及或非门C1；

时钟选择开关CKMUX1的一个输入端接shiftClock端口，另一输入端接地，控制端接或非门C1的输出端，输出端接CKMUX2的一个输入端；CKMUX2的另一个输入端接时钟门ClockGate2的Q端，控制端接与门A3的输出端，输出端接CKMUX2的一个输入端；CKMUX3的另一个输入端接lbistClock端口，控制端接lbistMode端口，输出端接CKMUX4的一个输入端；CKMUX4的另一个输入端ScanDumpClock端口，控制端接ScanDumpMode端口，输出端接occClockout端口；

或非门C1的两输入端分别接mbistScanMode端口和occPllTestMode端口；

开关MUX1的两输入端分别接第一时钟信号同步器的输出端和与门A1的输出端，控制端接mbistScanMode端口，输出端接开关MUX2的一个输入端；开关MUX2的另一个输入端接高电平，控制端接ScanMode端口，输出端接时钟门ClockGate2的E端；

与门A3的两输入端分别接与门A2的输出端和或门B1的输出端，与门A2的两输入端分别接shiftEn端口和mbistScanMode端口,或门B1的一输入端接occPllTestMode端口，另一输入端接ScanMode端口反相后的信号；

与门A1具有三输入端，一输入端接第一时钟同步器的输出端，一输入端接第二时钟同步器的输出端，一输入端接脉冲使能模块输出的脉冲使能信号clk_gate_enable；

第一时钟同步器和第二时钟同步器具有相同的结构，都包括信号输入端sig_in、时钟信号输入端clk和信号输出端sig_out，第一时钟同步器的输入端sig_in接pulseTrigger端口，时钟信号输入端clk接atSpeedClock端口，输出端sig_out接时钟门ClockGate1的E端，第二时钟同步器的输入端sig-in接occPullTestMode端口，时钟信号输入端clk接atSpeedClock端口，输出端sig_out分别接与门A1的一个输入端和MUX1的一个输入端；

atSpeedClock端口接时钟门ClockGate1的CP端和时钟门ClockGate2的CP端。

4.如权利要求3所述的片上时钟控制器，其特征在于，所述OCC扫描链包括时钟选择开关CKMUX5和多个依次连接的扫描寄存器SDF，其中，时钟选择开关CKMUX5的一个输入端接地，另一个输入端接shiftClock端口，控制端接shiftEn端口，输出端接每个扫描寄存器SDF的时钟输入端，Scanin端口接首个扫描寄存器SDF的SI端，每个扫描寄存器SDF的Q端接下一个扫描寄存器SDF的SI端并和该扫描寄存器SDF的D端相连接。

5.如权利要求4所述的片上时钟控制器，其特征在于，所述脉冲扫描器包括一个置位寄存器DFFS和多个依次连接的复位寄存器DFFR，其中，置位寄存器DFFS的D端接地，Q端接下一个复位寄存器DFFR的D端，每个复位寄存器DFFR的Q端接下一个寄存器的D端，置位寄存器DFFS和每个复位寄存器DFFR的时钟输入端接时钟门ClockGate1的Q端输出的pll_clk_gate信号，置位寄存器DFFS的反向置位端口SDN和复位寄存器DFFR的反向复位端口CDN接第一时钟同步器的输出信号PulseTriggerSync，每个复位寄存器DFFR用于输出一个脉冲信号。

6.如权利要求5所述的片上时钟控制器，其特征在于，所述逻辑组合电路包括多个与门和多个或门，用于对每个复位寄存器DFFR输出的脉冲信号和一个扫描寄存器SDF中存储的扫描信号先进行逻辑与后再进行逻辑或，输出clk_gate_enable信号。

7.如权利要求6所述的片上时钟控制器，其特征在于，还包括一个扫描输出端口ScanOut，其通过一个用于解决电路设计中跨时钟域时序问题的D锁存器与所述OCC扫描链中最后一个扫描寄存器SDF的Q端相连接。

8.如权利要求1所述的片上时钟控制器，其特征在于，所述第一时钟同步器和所述第二时钟同步器分别由多个依次连接的D触发器组成。

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