CN114924613B - 一种带有分频器的多核处理器时钟系统设计 - Google Patents

一种带有分频器的多核处理器时钟系统设计 Download PDF

Info

Publication number
CN114924613B
CN114924613B CN202210460342.6A CN202210460342A CN114924613B CN 114924613 B CN114924613 B CN 114924613B CN 202210460342 A CN202210460342 A CN 202210460342A CN 114924613 B CN114924613 B CN 114924613B
Authority
CN
China
Prior art keywords
clock
signal
bypass
switching
module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202210460342.6A
Other languages
English (en)
Other versions
CN114924613A (zh
Inventor
孙诚
邵健
孙维东
周文强
胡小刚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Cetc Shentai Information Technology Co ltd
Original Assignee
Cetc Shentai Information Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Cetc Shentai Information Technology Co ltd filed Critical Cetc Shentai Information Technology Co ltd
Priority to CN202210460342.6A priority Critical patent/CN114924613B/zh
Publication of CN114924613A publication Critical patent/CN114924613A/zh
Application granted granted Critical
Publication of CN114924613B publication Critical patent/CN114924613B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3237—Power saving characterised by the action undertaken by disabling clock generation or distribution
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3243—Power saving in microcontroller unit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Abstract

本发明涉及集成电路技术领域，具体涉及一种带有分频器的多核处理器时钟系统设计。在传统时钟分频结构的基础上增加旁路选择和扫描选择信号，以及时钟切换功能；同时引入具有使能信号和扫描选择信号的门控时钟单元。在此基础上，将优化的分频结构和门控时钟单元的组合进行逐级叠加，从而实现多级的时钟分频结构。本技术方案所呈现出的多级时钟分频结构可以应用于多核处理器的内核时钟设计，从而满足内核当中多个时钟需求。优化结构的分频模块增加了电路的灵活性；而门控时钟单元结构利用使能信号和扫描选择信号实现低功耗设计。

Description

一种带有分频器的多核处理器时钟系统设计
技术领域
本发明涉及集成电路技术领域，具体涉及一种带有分频器的多核处理器时钟系统设计。
背景技术
在半导体集成电路中，每个模块都是以时钟信号为基础进行工作的。目前的时钟信号可通过两种方式获得，一种是由芯片外部的晶体振荡器产生，晶振通常只在十几赫兹到几十赫兹的频率范围内产生精确的低抖动时钟。为了产生数字电路所要求的较高频率，则需要另一种时钟发生装置，即芯片内部的锁相环(PLL)结构。
PLL电路可根据不同的时钟频率要求对其内部的倍频和分频系数进行配置，从而产生所需要的频率。但是通常情况下PLL的输出时钟频率是固定的，因此为了获取不同的时钟频率，将其应用于内核、高速外设、低速外设等芯片内部模块，则需要设计出一套完善的时钟系统，针对不同模块进行分频。
传统的时钟分频结构内部包括分频系数配置单元以及若干同步单元。分频系数配置单元通常在分频使能信号的作用下，配置完成分频系数寄存器之后，输出所需要的时钟频率；同步单元则实现模块内部信号与输入时钟的同步。
发明内容
针对现有技术的不足，本发明提供了一种带有分频器的多核处理器时钟系统设计，所要解决的技术问题在于如何在传统时钟分频结构的基础上，增加时钟切换的灵活性与精确性，以及实现低功耗设计特点。最终提供出一种带有分频器的多核处理器时钟系统设计结构。
本发明通过以下技术方案予以实现：
一种带有分频器的多核处理器时钟系统设计，在传统时钟分频结构的基础上增加旁路选择信号，扫描选择信号，以及时钟切换功能；同时引入具有使能信号和扫描选择信号的门控时钟单元；
所述时钟切换功能：在所述时钟分频结构的输入时钟受到上一级时钟切换模块的驱动；所述时钟切换模块包括复位信号、时钟选择信号、切换响应信号、时钟输出信号和一组时钟输入信号；时钟选择信号用于选定一组输入时钟当中的某一个作为输出时钟，同时触发响应信号；该信号的响应过程即为时钟切换的过程，响应过程结束后即完成输出时钟的切换。
优选的，所述旁路选择信号受控于对应PLL时钟的一系列旁路功能信号，该系列旁路功能信号包含PLL时钟锁存信号、PLL旁路状态计数信号和系统时钟旁路信号；所述时钟锁存信号经过PLL时钟同步后，在上升沿触发旁路状态计数器；而系统时钟旁路信号的数值可直接通过系统时钟旁路寄存器进行配置，最终的旁路选择信号由旁路状态计数信号和系统时钟旁路信号共同驱动。
优选的，所述门控时钟单元的使能信号受驱动于时钟门控寄存器、复位发生模块中的时钟使能信号和功耗处理模块中的时钟关断信号，而所述扫描选择信号则直接与扫描模式PAD相连接。
优选的，将优化的分频结构和门控时钟单元的组合进行逐级叠加，从而实现多级的时钟分频结构。
优选的，前一级的时钟模块包含分频结构、时钟切换结构和门控单元结构，将时钟切换结构的输出时钟作为下一级分频结构的输入时钟，可以实现多核处理器的内核时钟设计，从而满足内核当中多个时钟需求。
优选的，所述时钟切换模块用于实现多个输入时钟的选择，该模块的两个输入时钟分别为cpu0分频器输出时钟和晶振时钟，模块内部的选择信号sel用于选定上述两个输入时钟的任何一个作为模块的输出时钟；选择信号sel由旁路选择信号bypass_sel和扫描选择信号scan_mode控制，形成一个或非门逻辑；当且仅当电路同时处于非扫描状态和非旁路状态下，选择信号为高电平，此时根据电路的逻辑，时钟切换输出时钟即为cpu0分频器输出的高频时钟。
优选的，所述时钟切换模块内部引入了切换响应信号，当选择信号发生变化时，切换响应由此触发，然后执行一系列时钟切换操作；在所述时钟切换模块中，首先对两个时钟进行时钟门控制，两个时钟门的输入时钟即为两个待选择时钟，同时分别具有控制时钟是否关断的使能信号，该使能信号受控于模块内部的选择信号sel，根据选择信号的数值，决定关断其中某个时钟；根据电路的逻辑，优先关断的时钟为当前输出信号的时钟，此时该时钟对应的使能信号变化为低电平，然后所要切换的时钟对应的使能信号变化为高电平，反映在波形上，切换过程输出时钟会出现短暂的关断现象。
本发明的有益效果为：
本技术方案从传统电路结构出发，立足于集成电路设计当中电路结构的优化指标，即电路的性能、功耗、电路结构灵活性。为了使时钟切换过程更加精确，将分频结构进行优化，引入时钟切换功能；门控时钟更好地实现时钟的启动与关断，从而在功耗方面进行优化；与此同时，旁路选择和扫描选择信号可以更灵活地实现分频时钟和晶振时钟的选择，从而满足不同电路功能下的时钟需求。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为带有分频器和门控时钟单元的两级时钟结构；
图2为具有使能信号和扫描选择信号的门控时钟单元。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：
请参阅图1～图2所示：本实施例具体公开提供了一种带有分频器的多核处理器时钟系统设计的技术方案，在传统时钟分频结构的基础上增加旁路选择信号，扫描选择信号，以及时钟切换功能；同时引入具有使能信号和扫描选择信号的门控时钟单元；
所述时钟切换功能：在所述时钟分频结构的输入时钟受到上一级时钟切换模块的驱动；所述时钟切换模块包括复位信号、时钟选择信号、切换响应信号、时钟输出信号和一组时钟输入信号；时钟选择信号用于选定一组输入时钟当中的某一个作为输出时钟，同时触发响应信号；该信号的响应过程即为时钟切换的过程，响应过程结束后即完成输出时钟的切换。
在本发明的实施例中，所述旁路选择信号受控于对应PLL时钟的一系列旁路功能信号，该系列旁路功能信号包含PLL时钟锁存信号、PLL旁路状态计数信号和系统时钟旁路信号；所述时钟锁存信号经过PLL时钟同步后，在上升沿触发旁路状态计数器；而系统时钟旁路信号的数值可直接通过系统时钟旁路寄存器进行配置，最终的旁路选择信号由旁路状态计数信号和系统时钟旁路信号共同驱动。
在本发明的实施例中，所述门控时钟单元的使能信号受驱动于时钟门控寄存器、复位发生模块中的时钟使能信号和功耗处理模块中的时钟关断信号，而所述扫描选择信号则直接与扫描模式PAD相连接。
在本发明的实施例中，将优化的分频结构和门控时钟单元的组合进行逐级叠加，从而实现多级的时钟分频结构。
在本发明的实施例中，前一级的时钟模块包含分频结构、时钟切换结构和门控单元结构，将时钟切换结构的输出时钟作为下一级分频结构的输入时钟，可以实现多核处理器的内核时钟设计，从而满足内核当中多个时钟需求。
在本发明的实施例中，带有分频器和门控时钟单元的两级时钟结构如图1所示，前一级的时钟系统在传统时钟分频结构的基础上，增加了clkswi时钟切换模块；在后一级的时钟系统中，相较于前一级的分频器，增加了旁路选择和扫描选择信号，以及切换响应信号swiackcpu0。在分频结束后，信号经过如图2所示的门控时钟单元，最终输出的信号即为模块的时钟。
时钟切换模块用于实现多个输入时钟的选择。图1所示该模块的两个输入时钟分别为cpu0分频器输出时钟和晶振时钟，模块内部的选择信号(sel)用于选定上述两个输入时钟的任何一个作为模块的输出时钟。选择信号如图1所示由旁路选择(bypass_sel)和扫描选择(scan_mode)信号控制，形成一个或非门逻辑：sel<＝～(scan_mode|bypass_sel)。当且仅当电路同时处于非扫描状态和非旁路状态下，选择信号为高电平，此时根据电路的逻辑，时钟切换输出时钟即为cpu0分频器输出的高频时钟。
由于选择信号与旁路信号有关，在芯片工作过程中可能会出现某一时刻将时钟旁路的操作，此时的时钟切换模块则可避免在使用多路选择器进行时钟多选一的过程中，由于高低频时钟的瞬间相互转换而产生的毛刺现象。时钟切换模块内部引入了切换响应信号，当选择信号发生变化时，切换响应由此触发，然后执行一系列时钟切换操作。在时钟切换模块中，首先对两个时钟进行时钟门控制。两个时钟门的输入时钟即为两个待选择时钟，同时分别具有控制时钟是否关断的使能信号，该使能信号受控于模块内部的选择信号(sel)，根据选择信号的数值，决定关断其中某个时钟。根据电路的逻辑，优先关断的时钟为当前输出信号的时钟，此时该时钟对应的使能信号变化为低电平，然后所要切换的时钟对应的使能信号变化为高电平。反映在波形上，切换过程输出时钟会出现短暂的关断现象。这一设计的目的在于时钟切换过程中避免竞争现象的出现，使得输出时钟频率更加精确，从而获得更优的性能。
切换模块的输出时钟进入如图2所示的门控时钟单元，此处的门控时钟单元有别于上述时钟切换模块内的时钟门，上述时钟门的使能信号受驱动于选择信号，而门控时钟单元的使能信号(en)受驱动于时钟门控寄存器、复位发生模块中的时钟使能信号和功耗处理模块中的时钟关断信号。即可以通过配置寄存器，或者在复位模块或功耗处理模块中使能某些信号，从而使输出时钟切换至晶振时钟。门控时钟单元的设计满足了电路对于高频模块时钟与低频晶振时钟相互切换的全方面控制，增加了电路设计的灵活性；同时功耗处理模块对于时钟切换的驱动也符合低功耗设计的特点。
上述优化的时钟分频结构和门控时钟单元构成了内核时钟系统的第一级时钟电路，为了满足多核处理器的时钟系统设计，在此基础上将cpu0分频器的输出时钟作为下一级分频结构的输入时钟。图1所示的第二级分频结构将cpu0分频器和时钟切换模块的各自功能集中在同一个分频模块中，所增加的旁路选择和扫描选择信号，以及cpu0时钟切换响应信号，均用来实现与此前所述的时钟切换模块clkswi相同的功能。最终在分频结构输出时钟之后增加门控时钟单元，从而实现多核处理器的多级时钟系统设计。
本技术方案所带来的有益效果是：本技术方案从传统电路结构出发，立足于集成电路设计当中电路结构的优化指标，即电路的性能、功耗、电路结构灵活性。为了使时钟切换过程更加精确，将分频结构进行优化，引入时钟切换功能；门控时钟更好地实现时钟的启动与关断，从而在功耗方面进行优化；与此同时，旁路选择和扫描选择信号可以更灵活地实现分频时钟和晶振时钟的选择，从而满足不同电路功能下的时钟需求。
以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (7)

1.一种带有分频器的多核处理器时钟系统，包括时钟分频结构，其特征在于，涵盖旁路选择信号，扫描选择信号，以及时钟切换功能；同时引入具有使能信号和扫描选择信号的门控时钟单元；
所述时钟切换功能：在所述时钟分频结构的输入时钟受到上一级时钟切换模块的驱动；所述时钟切换模块包括复位信号、时钟选择信号、切换响应信号、时钟输出信号和一组时钟输入信号；时钟选择信号用于选定一组输入时钟当中的某一个作为输出时钟，同时触发响应信号；该信号的响应过程即为时钟切换的过程，响应过程结束后即完成输出时钟的切换；
在前一级时钟切换模块中，旁路选择信号bypass_sel在系统中的时钟生成模块clk_gen当中产生，产生条件为：在SPLL时钟和系统硬复位信号的驱动下，由PLL单元内部的时钟计数器产生该旁路选择信号bypass_sel；扫描选择信号scan_mode直接被系统PAD SCAN_MODE所驱动；旁路选择信号bypass_sel和扫描选择信号scan_mode所实现的功能是对两个输入时钟bp_cpu0_clk和osc_clk进行选择；
在后一级时钟切换模块中，复位信号、时钟切换信号和时钟响应信号均作为该模块的输入信号；其中复位信号和时钟切换信号与前一级时钟切换模块相对应信号的工作原理相同；而时钟响应信号作为后一级时钟切换模块的输入，是由前一级时钟切换模块内部的时钟同步单元产生；当前一级时钟切换模块完成时钟切换的操作时，时钟响应信号传递给后一级的时钟切换模块，从而后一级电路完成时钟切换操作。
2.根据权利要求1所述的一种带有分频器的多核处理器时钟系统，其特征在于，所述旁路选择信号受控于对应PLL时钟的一系列旁路功能信号，该系列旁路功能信号包含PLL时钟锁存信号、PLL旁路状态计数信号和系统时钟旁路信号；所述时钟锁存信号经过PLL时钟同步后，在上升沿触发旁路状态计数器；而系统时钟旁路信号的数值直接通过系统时钟旁路寄存器进行配置，最终的旁路选择信号由旁路状态计数信号和系统时钟旁路信号共同驱动。
3.根据权利要求2所述的一种带有分频器的多核处理器时钟系统，其特征在于，所述门控时钟单元的使能信号受驱动于时钟门控寄存器、复位发生模块中的时钟使能信号和功耗处理模块中的时钟关断信号，而所述扫描选择信号则直接与扫描模式PAD相连接。
4.根据权利要求3所述的一种带有分频器的多核处理器时钟系统，其特征在于，将优化的分频结构和门控时钟单元的组合进行逐级叠加，从而实现多级的时钟分频结构。
5.根据权利要求4所述的一种带有分频器的多核处理器时钟系统，其特征在于，前一级的时钟模块包含分频结构、时钟切换结构和门控单元结构，将时钟切换结构的输出时钟作为下一级分频结构的输入时钟，实现多核处理器的内核时钟设计，从而满足内核当中多个时钟需求。
6.根据权利要求1所述的一种带有分频器的多核处理器时钟系统，其特征在于，所述时钟切换模块用于实现多个输入时钟的选择，该模块的两个输入时钟分别为cpu0分频器输出时钟和晶振时钟，模块内部的选择信号sel用于选定上述两个输入时钟的任何一个作为模块的输出时钟；选择信号sel由旁路选择信号bypass_sel和扫描选择信号scan_mode控制，形成一个或非门逻辑；当且仅当电路同时处于非扫描状态和非旁路状态下，选择信号为高电平，此时根据电路的逻辑，时钟切换输出时钟即为cpu0分频器输出的高频时钟。
7.根据权利要求6所述的一种带有分频器的多核处理器时钟系统，其特征在于，所述时钟切换模块内部引入了切换响应信号，当选择信号发生变化时，切换响应由此触发，然后执行一系列时钟切换操作；在所述时钟切换模块中，首先对两个时钟进行时钟门控制，两个时钟门的输入时钟即为两个待选择时钟，同时分别具有控制时钟是否关断的使能信号，该使能信号受控于模块内部的选择信号sel，根据选择信号的数值，决定关断其中某个时钟；根据电路的逻辑，优先关断的时钟为当前输出信号的时钟，此时该时钟对应的使能信号变化为低电平，然后所要切换的时钟对应的使能信号变化为高电平，反映在波形上，切换过程输出时钟会出现短暂的关断现象。
CN202210460342.6A 2022-04-28 2022-04-28 一种带有分频器的多核处理器时钟系统设计 Active CN114924613B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202210460342.6A CN114924613B (zh) 2022-04-28 2022-04-28 一种带有分频器的多核处理器时钟系统设计

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210460342.6A CN114924613B (zh) 2022-04-28 2022-04-28 一种带有分频器的多核处理器时钟系统设计

Publications (2)

Publication Number Publication Date
CN114924613A CN114924613A (zh) 2022-08-19
CN114924613B true CN114924613B (zh) 2023-08-29

Family

ID=82807599

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210460342.6A Active CN114924613B (zh) 2022-04-28 2022-04-28 一种带有分频器的多核处理器时钟系统设计

Country Status (1)

Country Link
CN (1) CN114924613B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257498A (ja) * 2006-03-24 2007-10-04 Kawasaki Microelectronics Kk スペクトラム拡散クロックジェネレータ
CN107315448A (zh) * 2017-06-26 2017-11-03 北方电子研究院安徽有限公司 一种低功耗多核SoC的时钟管理架构设计方法
CN110221650A (zh) * 2019-06-18 2019-09-10 中国人民解放军国防科技大学 一种适用于高性能网络处理器芯片的时钟发生器
CN112462244A (zh) * 2020-10-28 2021-03-09 苏州浪潮智能科技有限公司 一种扫描链测试的时钟控制装置
CN113541686A (zh) * 2021-07-23 2021-10-22 上海壁仞智能科技有限公司 频率切换电路
CN114296510A (zh) * 2022-01-05 2022-04-08 深圳国微福芯技术有限公司 一种片上时钟控制器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011090762A (ja) * 2009-09-25 2011-05-06 Toshiba Corp データ転送回路
US9490777B2 (en) * 2015-02-10 2016-11-08 Freescale Semiconductor,Inc. Programmable synchronous clock divider
US10451674B2 (en) * 2017-01-13 2019-10-22 Intel Corporation Apparatus and method for at-speed scan test

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007257498A (ja) * 2006-03-24 2007-10-04 Kawasaki Microelectronics Kk スペクトラム拡散クロックジェネレータ
CN107315448A (zh) * 2017-06-26 2017-11-03 北方电子研究院安徽有限公司 一种低功耗多核SoC的时钟管理架构设计方法
CN110221650A (zh) * 2019-06-18 2019-09-10 中国人民解放军国防科技大学 一种适用于高性能网络处理器芯片的时钟发生器
CN112462244A (zh) * 2020-10-28 2021-03-09 苏州浪潮智能科技有限公司 一种扫描链测试的时钟控制装置
CN113541686A (zh) * 2021-07-23 2021-10-22 上海壁仞智能科技有限公司 频率切换电路
CN114296510A (zh) * 2022-01-05 2022-04-08 深圳国微福芯技术有限公司 一种片上时钟控制器

Also Published As

Publication number Publication date
CN114924613A (zh) 2022-08-19

Similar Documents

Publication Publication Date Title
CN100527045C (zh) 为低功率设计的动态时钟系统与方法
US9143164B2 (en) Scalable serializer
US7245168B2 (en) Clock selection circuit and digital processing system for reducing glitches
JP2001117666A (ja) 非整数周波数分割装置
US5223833A (en) Serial-parallel converting circuit
CN106452394B (zh) 一种具有自动复位功能的时钟切换结构
US6266780B1 (en) Glitchless clock switch
US20210149434A1 (en) Clock control circuit and clock control method
CN111404550B (zh) 模数转换器及其时钟产生电路
EP3111704B1 (en) Glitch free clock frequency change
CN103684375A (zh) 一种时钟分频切换电路及时钟芯片
JP2000322403A (ja) 電力削減のための複数の等価機能ユニットの制御
CN114924613B (zh) 一种带有分频器的多核处理器时钟系统设计
US8698526B2 (en) Clock supply apparatus
EP1335268A2 (en) Glitchless clock selection circuit
CN110518884B (zh) 延时放大器
US11295651B2 (en) Counter, pixel circuit, display panel and display device
JP2003174358A (ja) プログラマブル論理回路およびそのクロック制御方法
CN115021748A (zh) 一种快速启动的八相位锁相环
CN105320211B (zh) 一种考虑时钟停振情况的无毛刺切换时钟管理电路
JPH11338572A (ja) クロック生成器
CN103795402A (zh) 同步分频电路
CN217693281U (zh) 一种pwm死区精度控制电路及soc芯片
CN116938199A (zh) 一种无毛刺时钟切换电路
CN114726367B (zh) 一种基于门控的低抖动时钟分频电路及控制方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant