CN113541686A - 频率切换电路 - Google Patents

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Abstract

本公开提供了一种频率切换电路，包括：第一锁相环，其具有第一参考输入端和第一组输出端，并且被配置为通过第一参考输入端接收第一参考时钟信号，基于第一参考时钟信号生成第一组时钟信号，并通过第一组输出端输出第一组时钟信号，其中，第一组时钟信号中的各时钟信号的频率是相互独立的，并且各时钟信号的频率之间是单调变化的；以及至少一个多路复用器，第一锁相环的第一组输出端中的至少一部分输出端连接到至少一个多路复用器的输入端，至少一个多路复用器被配置为接收第一组时钟信号中的至少一部分作为至少一个多路复用器的候选时钟信号集合，并基于候选时钟信号集合输出具有期望频率的期望时钟信号作为频率切换电路的输出。

Description

频率切换电路
技术领域
本公开涉及电路技术领域，并且更具体地涉及一种频率切换电路。
背景技术
在片上系统(System on Chip，SOC)设计中，动态频率缩放(Dynamic FrequencyScaling，DFS)变得愈加重要，其可以用来动态地调整系统性能、节省功率、降低电路热量等等。例如，在需要提高性能时，可以增加信号的频率，而在需要节省功率时，则可以降低信号的频率。在现有应用中，期望能够在不停止现有芯片任务的情况下即时(on fly)改变信号的时钟频率，但这却是很难实现的，因为时钟频率的动态切换往往会导致时钟毛刺(glitch)和较大的瞬态电流，从而导致系统的稳定性和可靠性下降，并且给系统的逻辑电路功能的设计和实现带来困难。因此，需要一种频率切换电路，能够在避免上述问题的情况下，有效地实现即时动态频率缩放。
发明内容
为此，本公开提供了一种可以实现即时动态频率缩放的频率切换电路。
根据本公开实施例的一个方面，提供了一种频率切换电路，包括：第一锁相环，其具有第一参考输入端和第一组输出端，并且被配置为：通过所述第一参考输入端接收第一参考时钟信号，基于所述第一参考时钟信号生成第一组时钟信号，并通过所述第一组输出端输出所述第一组时钟信号，其中，所述第一组时钟信号中的各时钟信号的频率是相互独立的，并且各时钟信号的频率之间是单调变化的；以及至少一个多路复用器，所述第一锁相环的第一组输出端中的至少一部分输出端连接到所述至少一个多路复用器的输入端，所述至少一个多路复用器被配置为：接收所述第一组时钟信号中的至少一部分作为所述至少一个多路复用器的候选时钟信号集合，并基于所述候选时钟信号集合输出具有期望频率的期望时钟信号作为所述频率切换电路的输出。
可选地，在上述频率切换电路中，所述至少一个多路复用器以预定时间间隔依次将所述频率切换电路的输出切换为所述候选时钟信号集合中的时钟信号，直到将所述频率切换电路的输出切换为具有所述期望频率的所述期望时钟信号。
可选地，在上述频率切换电路中，所述第一组输出端包括主输出端和N个辅输出端，并且所述第一组时钟信号包括所述主输出端输出的主时钟信号和所述N个辅输出端分别输出的N个辅时钟信号。
可选地，在上述频率切换电路中，所述第一锁相环的振荡频率为第一频率Fvco1，并且其中，所述第一组时钟信号的主时钟信号的频率为Fvco1/k，第n辅时钟信号的频率为Fvco1/(k+n)，其中k是大于等于1的正整数，n是大于等于1且小于等于N的正整数，且Fvco1/k和Fvco1/(k+n)在所述第一锁相环的振荡频率范围内，其中，在所述频率切换电路的当前输出为所述第一组时钟信号中的主时钟信号的情况下，基于所述候选时钟信号集合输出具有期望频率的期望时钟信号作为所述频率切换电路的输出包括：将所述频率切换电路的输出从所述第一组时钟信号的主时钟信号切换为所述第一组时钟信号的第一辅时钟信号；等待所述预定时间间隔，将所述频率切换电路的输出从所述第一组时钟信号的第一辅时钟信号切换为所述第一组时钟信号的第二辅时钟信号；重复上述过程，直到将所述频率切换电路的输出切换为具有所述期望频率的所述期望时钟信号。
可选地，在上述频率切换电路中，所述频率切换电路还包括第二锁相环，所述第二锁相环具有第二参考输入端和第二组输出端，并且被配置为通过所述第二参考输入端接收第二参考时钟信号，基于所述第二参考时钟信号生成第二组时钟信号，并通过所述第二组输出端输出所述第二组时钟信号，其中，所述第二组时钟信号中的各时钟信号的频率是相互独立的，并且各时钟信号的频率之间是单调变化的，所述第二组输出端的至少一部分输出端连接到所述至少一个多路复用器的输入端，所述至少一个多路复用器被配置为接收所述第一组时钟信号中的至少一部分和所述第二组时钟信号中的至少一部分作为所述至少一个多路复用器的候选时钟信号集合，并基于所述候选时钟信号集合输出所述频率切换电路的具有所述期望频率的所述期望时钟信号。
可选地，在上述频率切换电路中，所述第一锁相环的第一组输出端包括主输出端，所述第一锁相环的振荡频率为第一频率Fvco1，所述第一组时钟信号的主时钟信号的频率为Fvco1/k，k是大于等于1的正整数，Fvco1/k在所述第一锁相环的振荡频率范围内，并且所述第二锁相环的第二组输出端包括N个辅输出端，所述第二锁相环的振荡频率为第二频率Fvco2，并且其中，所述第二组时钟信号中的第n时钟信号的频率为Fvco2/(k+n)，其中n为大于等于1且小于等于N的正整数，Fvco2/(k+n)在所述第二锁相环的振荡频率范围内，其中，所述第一频率Fvco1与所述第二频率Fvco2相同或者不同，并且所述至少一个多路复用器的候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。
可选地，在上述频率切换电路中，在所述频率切换电路的当前输出为所述第一组时钟信号中的主时钟信号的情况下，基于所述候选时钟信号集合输出具有期望频率的期望时钟信号包括：在所述候选时钟信号集合中包括所述期望时钟信号的情况下，以预定时间间隔依次将所述频率切换电路的输出切换为所述候选时钟信号集合中的时钟信号，直到将所述频率切换电路的输出切换为所述期望时钟信号；以及在所述候选时钟信号集合中不包括所述期望时钟信号的情况下，在保持所述频率切换电路的输出为所述第一组时钟信号中的主时钟信号的同时，通过改变所述第二频率Fvco2来调整所述候选时钟信号集合中的、来自所述第二组时钟信号的辅时钟信号的频率，以使候选时钟信号集合中包括所述期望时钟信号，并以预定时间间隔依次将所述频率切换电路的输出切换为所述候选时钟信号集合中的时钟信号，直到将所述频率切换电路的输出切换为所述期望时钟信号。
可选地，在上述频率切换电路中，所述至少一个多路复用器包括第一多路复用器和第二多路复用器，并且所述频率切换电路的输出包括第一输出和第二输出，所述第一锁相环的第一组输出端包括主输出端和N个辅输出端，以输出包括相应的主时钟信号和N个辅时钟信号的第一组时钟信号，所述第一锁相环的主输出端连接到所述第一多路复用器的输入端，N个辅输出端连接到所述第二多路复用器的输入端，并且所述第二锁相环的第二组输出端包括主输出端和M个辅输出端，以输出包括相应的主时钟信号和M个辅时钟信号的第二组时钟信号，所述第二锁相环的主输出端连接到所述第二多路复用器的输入端，M个辅输出端连接到所述第一多路复用器的输入端，其中，所述N和M相同或者不同。
可选地，在上述频率切换电路中，所述第一锁相环的振荡频率为第一频率Fvco1，并且其中，所述第一组时钟信号中的主时钟信号的频率为Fvco1/k，第n辅时钟信号的频率为Fvco1/(k+n)，其中，k是大于等于1的正整数，n为大于等于1且小于等于N的正整数，且Fvco1/k和Fvco1/(k+n)在所述第一锁相环的振荡频率范围内，并且所述第二锁相环的振荡频率为第二频率Fvco2，并且其中，所述第二组时钟信号的主时钟信号的频率为Fvco2/p，所述第二组时钟信号中的第m辅时钟信号的频率为Fvco2/(p+m)，其中，p是大于等于1的正整数，m为大于等于1且小于等于M的正整数，且Fvco2/p和Fvco2/(p+m)在所述第二锁相环的振荡频率范围内，其中，所述第一频率Fvco1与所述第二频率Fvco2相同或者不同。
可选地，在上述频率切换电路中，所述期望时钟信号包括具有第一期望频率的第一期望时钟信号和具有第二期望频率的第二期望时钟信号，并且其中，所述第一多路复用器被配置为接收来自所述第一锁相环的第一组时钟信号的主时钟信号和来自所述第二锁相环的第二组时钟信号的M个辅时钟信号作为所述第一多路复用器的第一候选时钟信号集合，并且被配置为基于所述第一候选时钟信号集合输出所述第一期望时钟信号作为所述频率切换电路的第一输出，所述第一候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的，所述第二多路复用器被配置为接收来自所述第二锁相环的第二组时钟信号的主时钟信号和来自所述第一锁相环的第一组时钟信号的N个辅时钟信号作为所述第二多路复用器的第二候选时钟信号集合，并且被配置为基于所述第二候选时钟信号集合输出所述第二期望时钟信号作为所述频率切换电路的第二输出，所述第二候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。
可选地，在上述频率切换电路中，在所述频率切换电路的当前第一输出为第一组时钟信号中的主时钟信号的情况下，所述第一多路复用器被配置为：在所述第一候选时钟信号集合中包括所述第一期望时钟信号的情况下，以预定时间间隔依次将所述频率切换电路的第一输出切换为所述第一候选时钟信号集合中的时钟信号，直到将所述频率切换电路的第一输出切换为所述第一期望时钟信号，在所述第一候选时钟信号集合中不包括所述第一期望时钟信号的情况下，在保持所述频率切换电路的第一输出为所述第一组时钟信号中的主时钟信号的同时，通过改变所述第二频率Fvco2来调整所述第一候选时钟信号集合中的、来自所述第二锁相环的M个辅时钟信号的频率，以使所述第一候选时钟信号集合中包括所述第一期望时钟信号，并以预定时间间隔依次将所述频率切换电路的第一输出切换为所述第一候选时钟信号集合中的时钟信号，直到将所述频率切换电路的第一输出切换为所述第一期望时钟信号。
可选地，在上述频率切换电路中，在所述频率切换电路的当前第二输出为第二组时钟信号中的主时钟信号的情况下，所述第二多路复用器被配置为：在所述第二候选时钟信号集合中包括所述第二期望时钟信号的情况下，以预定时间间隔依次将所述频率切换电路的第二输出切换为所述第二候选时钟信号集合中的时钟信号，直到将所述频率切换电路的第二输出切换为所述第二期望时钟信号，在所述第二候选时钟信号集合中不包括所述第二期望时钟信号的情况下，在保持所述频率切换电路的第二输出为所述第二组时钟信号中的主时钟信号的同时，通过改变所述第一频率Fvco1来调整所述第二候选时钟信号集合中的、来自所述第一锁相环的N个辅时钟信号的频率，以使所述第二候选时钟信号集合中包括所述第二期望时钟信号，并以预定时间间隔依次将所述频率切换电路的第二输出切换为所述第二候选时钟信号集合中的时钟信号，直到将所述频率切换电路的第二输出切换为所述第二期望时钟信号。
可选地，在上述频率切换电路中，所述至少一个多路复用器中的每个多路复用器还被配置为接收相应的旁路信号和参考时钟信号，并且在接收到所述旁路信号时，输出所述参考时钟信号。
可选地，在上述频率切换电路中，所述第一锁相环的第一组输出端中的各个输出端还连接到第一分频器，所述第一分频器被配置为开启或关闭所述第一组输出端中的部分输出端，以将所述第一组输出端中的至少一部分输出端连接到所述至少一个多路复用器的输入端；和/或在所述频率切换电路还包括第二锁相环的情况下，所述第二锁相环的第二组输出端中的各个输出端还连接到第二分频器，所述第二分频器被配置为开启或关闭所述第二组输出端中的部分输出端，以将所述第二组输出端中的至少一部分输出端连接到所述至少一个多路复用器的输入端。
可选地，在上述频率切换电路中，所述至少一个多路复用器为无毛刺多路复用器。
可选地，在上述频率切换电路中，所述预定时间间隔为纳秒量级。
利用根据本公开上述实施例的频率切换电路，可以在不停止当前芯片任务的情况下，实现即时的动态频率缩放，无需暂停、重置或者旁路当前锁相环，从而也无需耗费长达ms量级的时间来重新配置和重启锁相环，而是可以快速地切换到具有不同频率的时钟信号，同时保持系统功能的正常运行；并且，通过步进式地依次进行频率切换来实现动态频率缩放，可以减少频率骤变引起的瞬态电流变化和功率改变，从而保证电路系统的稳定性和可靠性。
附图说明
通过结合附图对本公开实施例进行更详细的描述，本公开实施例的上述以及其它目的、特征和优势将变得更加明显。附图用来提供对本公开实施例的进一步理解，并且构成说明书的一部分，与本公开实施例一起用于解释本公开，并不构成对本公开的限制。在附图中，相同的参考标号通常代表相同部件或步骤。
图1示出了根据本公开示例的锁相环的示意图；
图2示出了根据本公开示例的用于进行动态频率切换的时钟旁路方案的示意图；
图3示出了根据本公开实施例的示例的频率切换电路的示意图；
图4示出了根据本公开实施例的示例的第一分频器的示意图；
图5示出了根据本公开实施例的另一示例的频率切换电路的示意图；
图6示出了根据本公开实施例的另一示例的频率切换电路的示意图；
图7示出了根据本公开实施例的另一示例的频率切换电路的示意图；
图8示出了根据本公开实施例的示例的无毛刺多路复用器的时钟切换时序图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本公开一部分的实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
在片上系统(SOC)设计中，常常采用锁相环(Phase Locked Loop，PLL)来产生目标频率或者进行频率切换。PLL是一种利用外部输入的参考时钟信号来控制环路内部振荡信号的频率和相位以产生目标频率的负反馈控制系统。如图1所示，一般地，PLL可以包括鉴相器(Phase Detector，PD)、环路滤波器(Loop Filter，LPF)和压控振荡器(VoltageControlled Oscillator，VCO)，其中，鉴相器用来鉴别PLL的输入的参考时钟信号(其频率例如为fref)和输出信号(其频率例如为fout)之间的相位差，并输出误差电压；环路滤波器将误差电压中的噪声和干扰成分滤除，并生成压控振荡器的控制电压；压控振荡器在控制电压的作用下输出特定频率的信号，并将输出信号的频率和相位例如经由分频器(Divider，DIV)反馈给鉴相器，当输出信号和参考时钟信号的相位一致时，环路被锁定(称为入锁)，PLL达到稳定。
为了实现动态频率缩放，同时避免时钟毛刺现象，一种解决方案是在期望进行频率切换时暂停当前任务。具体地，可以在当前任务完成之后向逻辑块发送暂停或者重置信号，然后更改PLL的设置并重启PLL，在PLL重新达到稳定之后继续被暂停的任务。例如，该频率切换过程可以通过以下序列来完成：(1)向逻辑块发送暂停或重置信号；(2)关闭PLL，并重新配置PLL以输出具有更新频率的信号；(3)启动PLL，并等待PLL锁定(可能耗时长达数ms)；(4)等待2μs以便新的时钟冲刷整个芯片逻辑；(5)停止向逻辑块发送暂停或重置信号。可见，这种解决方案需要暂停芯片的当前任务，并且PLL重启和稳定耗时较长。
另一种解决方案是时钟旁路，如图2所示。图2示出了根据本公开示例的用于进行动态频率切换的时钟旁路方案的示意图。在该方案中，PLL的输入的参考时钟信号和输出信号同时输入多路复用器，其中为了避免时钟毛刺现象，多路复用器例如可以采用针对时钟毛刺现象设计的无毛刺(Glitch Free)多路复用器(Multiplexer，MUX)。如图2所示，多路复用器还可以接收旁路信号(BYPASS)，以通过对PLL的输出信号进行旁路且输出参考时钟信号来实现频率切换。例如，该频率切换过程可以通过以下序列来完成：(1)输入旁路信号至多路复用器，以绕过PLL的输出信号PLL_out，从而直接将参考时钟信号REF_CLK作为多路复用器的输出OUT；(2)关闭PLL，并重新配置PLL以输出具有更新频率的信号；(3)启动PLL，并等待PLL锁定(可能耗时长达数ms)；(4)将多路复用器的输出OUT切换回PLL的输出信号PLL_out。在该解决方案中，由于相比于PLL输出信号的频率，参考时钟信号的频率通常很低，因此在PLL旁路期间，系统性能会非常差；而且，PLL的重启和稳定同样需要耗费较长的时间，使得低性能的旁路阶段的时间也较长。
此外，上述两种解决方案在进行频率切换时都会产生较大的瞬态电流，从而给电源分配网络(Power Distribution Network，PDN)设计带来很大负担。例如，在上述第二种解决方案中，当从PLL输出信号切换到参考时钟信号时，频率会突然大幅降低，导致瞬时的电流骤降；而从参考时钟信号切换回PLL输出信号时，频率则会突然大幅升高，导致瞬时的电流骤升。这种瞬时的电流通常频率很高，并且很难通过诸如系统稳压器或者PDN设计来补偿，从而会导致较大的电压过冲或电压下冲，甚至使得电路元器件失效。
针对以上问题，本公开实施例提供了一种频率切换电路，可以利用一个或多个PLL以及具有不同频率的多路PLL输出时钟信号来实现即时动态频率缩放。下面，将结合具体实施例和附图描述根据本公开实施例的频率切换电路。
根据本公开实施例的频率切换电路可以包括第一锁相环和至少一个多路复用器。其中，第一锁相环具有第一参考输入端和第一组输出端，并且被配置为通过第一参考输入端接收第一参考时钟信号，基于第一参考时钟信号生成第一组时钟信号，并通过第一组输出端输出第一组时钟信号。其中，第一锁相环的第一组输出端中的至少一部分输出端连接到至少一个多路复用器的输入端。第一组时钟信号中的各时钟信号的频率是相互独立的，并且各时钟信号的频率之间是单调变化的，例如，单调递增或者单调递减，本公开实施例对此不作具体限制。
第一组时钟信号中的各时钟信号的不同频率例如可以通过第一分频器来实现。例如，第一分频器可以包括多个子分频器，第一锁相环的初始输出被输入到第一分频器中的各个子分频器，各个子分频器的输出分别连接到第一锁相环的第一组输出端中的各个输出端。其中，多个分频器中的各个分频器可以分别具有不同的分频比，从而第一锁相环的第一组输出端中的各个输出端可以在各个子分频器的作用下输出不同频率的时钟信号，如下文将进一步详细描述的。此外，可以通过选择性地关闭或者开启第一分频器中的部分子分频器，来选择性地开启或者关闭第一组输出端中的部分输出端，以将第一组输出端中的至少一部分输出端连接到至少一个多路复用器的输入端。
该至少一个多路复用器被配置为接收第一组时钟信号中的至少一部分作为至少一个多路复用器的候选时钟信号集合，并基于候选时钟信号集合输出具有期望频率的期望时钟信号作为频率切换电路的输出。具体地，例如，该至少一个多路复用器可以以预定时间间隔依次将频率切换电路的输出切换为候选时钟信号集合中的时钟信号，直到将频率切换电路的输出切换为具有期望频率的期望时钟信号。
下面参照图3描述根据本公开实施例的频率切换电路的示例。图3示出了根据本公开实施例的示例的频率切换电路的示意图。如图3所示，频率切换电路包括第一锁相环PLL和多路复用器MUX。第一锁相环PLL具有第一参考输入端和第一组输出端。其中，第一参考输入端接收第一参考时钟信号REF_CLK。第一组输出端可以包括主输出端，其输出主时钟信号PLL_out；以及N个辅输出端，分别输出N个辅时钟信号PLL_out_1，PLL_out_2……，PLL_out_N。相应地，第一锁相环PLL的第一组时钟信号包括主输出端输出的主时钟信号和N个辅输出端分别输出的N个辅时钟信号。
在该示例中，第一锁相环PLL的振荡频率可以为第一频率Fvco1，或者说第一锁相环PLL的压控振荡器的振荡频率可以为Fvco1。在此情况下，PLL的主时钟信号的频率可以为Fvco1/k，第n辅时钟信号的频率可以为Fvco1/(k+n)，其中，k是大于等于1的正整数，n是大于等于1且小于等于N的正整数，并且Fvco1/k和Fvco1/(k+n)均在第一锁相环的振荡频率范围内，即不超过第一锁相环PLL的压控振荡器的振荡频率范围。可以看到，PLL的各个时钟信号的频率是相互独立的，并且从主时钟信号、第一辅时钟信号、至第N辅时钟信号的频率是单调递减的。
如前所述，第一锁相环PLL的各输出时钟信号的这种阶梯状变化的频率例如可以利用具有多个子分频器的第一分频器来实现。图4示出了根据本公开实施例的示例的第一分频器的示意图，为了简单起见，图4中省略了其他可能的元件或连接关系。在该示例中，为了输出主时钟信号PLL_out和N个辅时钟信号PLL_out_1，PLL_out_2……，PLL_out_N，第一分频器例如可以包括N+1个子分频器。如图4所示，PLL的初始输出时钟信号为PLL_o，PLL_o被输入到第一分频器的各个子分频器，各个子分频器的输出分别对应于第一锁相环PLL的第一组输出端中的各个输出端。其中，各个子分频器分别具有不同的分频比，从而可以输出具有不同频率的时钟信号。例如，第一子分频器的输出可以对应于PLL的主输出端，其分频比可以为k，从而可以输出频率为Fvco1/k的主时钟信号PLL_out；第二子分频器的输出可以对应于PLL的第一辅输出端，其分频比可以为k+1，从而可以输出频率为Fvco1/(k+1)的第一辅时钟信号PLL_out_1，等等。
在该示例中，PLL的主输出端和N个辅输出端均连接到多路复用器MUX，从而多路复用器MUX接收来自第一锁相环PLL的主时钟信号和N个辅时钟信号作为候选时钟信号集合，并可以在选择信号SEL的控制下从候选时钟信号集合中选择信号作为频率切换器的输出。另外，多路复用器MUX也可以接收旁路信号BYPASS，以在需要的情况下旁路第一锁相环PLL的输出，而直接输出参考时钟信号REF_CLK作为频率切换电路的输出。
在利用图3所示的频率切换电路进行动态频率缩放时，例如，在频率切换电路的当前输出OUT为PLL的主时钟信号PLL_out的情况下，如果期望将频率切换电路的输出信号的频率调整到期望频率，则可以通过以下过程来实现：(1)通过在选择信号SEL的控制下改变多路复用器MUX的选择，将频率切换电路的输出从PLL的主时钟信号PLL_out切换到第一辅时钟信号PLL_out_1；(2)等待预定时间间隔，改变多路复用器MUX的选择，以将频率切换电路的输出从PLL的第一辅时钟信号PLL_out_1切换到第二辅时钟信号PLL_out_2；(3)等待预定时间间隔，改变多路复用器MUX的选择，以将频率切换电路的输出从PLL的第二辅时钟信号PLL_out_2切换到第三辅时钟信号PLL_out_3；……重复上述过程，直至将频率切换电路的输出切换为具有期望频率的期望时钟信号。例如，如果期望输出频率为Fvco1/(k+4)的时钟信号，则在上述步骤(3)之后，等待预定时间间隔，改变多路复用器MUX的选择，以将频率切换电路的输出从PLL的第三辅时钟信号PLL_out_3切换到第四辅时钟信号PLL_out_4，从而实现将频率切换电路的输出调整为频率为Fvco1/(k+4)的PLL_out_4。上述过程中，在连续两次的频率切换之间等待预定时间间隔是为了防止瞬态电流，以保证系统的稳定性和可靠性，其中预定时间间隔例如可以为20倍的PLL振荡周期，其值约为纳秒量级，远远小于前述暂停时钟方案或时钟旁路方案中重启并稳定PLL所需的长达毫秒量级的耗时。
利用如图3所示的频率切换电路，通过逐级地将频率切换电路的输出切换到具有期望频率的期望时钟信号，可以防止频率骤变带来的较大的瞬态电流，实现即时的动态频率缩放；并且，由于PLL可以同时输出具有不同频率的多路时钟信号，从而可以通过在这些不同频率的时钟信号之间进行切换而实现高效的动态频率缩放，而无需重新配置PLL。此外，可以通过开启或关闭第一分频器中的一个或多个子分频器，来选择性地开启或关闭第一锁相环PLL的一个或多个辅输出端，例如，可以仅仅在需要进行动态频率缩放的情况下，才开启第一锁相环PLL的一个或多个辅输出端。以实现系统性能的最大化。
此外，根据本公开实施例的频率切换电路还可以包括第二锁相环。第二锁相环具有第二参考输入端和第二组输出端，并且被配置为通过第二参考输入端接收第二参考时钟信号，基于第二参考时钟信号生成第二组时钟信号，并通过第二组输出端输出该第二组时钟信号。其中，第二锁相环的第二组输出端中的至少一部分输出端连接到至少一个多路复用器的输入端。与第一锁相环的第一组时钟信号类似，第二锁相环的第二组时钟信号中的各时钟信号的频率也是相互独立的，并且各时钟信号的频率之间是单调变化的，例如可以单调递增或者单调递减，本公开实施例对此不作具体限制。
第二组时钟信号中的各时钟信号的不同频率例如可以通过第二分频器来实现。例如，第一分频器可以包括多个子分频器，第二锁相环的初始输出被输入到第二分频器中的各个子分频器，各个子分频器的输出分别连接到第二锁相环的第二组输出端中的各个输出端。其中，多个分频器中的各个分频器可以分别具有不同的分频比，从而第二锁相环的第二组输出端中的各个输出端可以在各个子分频器的作用下输出不同频率的时钟信号。此外，可以通过选择性地开启或者关闭第二分频器的中的部分子分频器，来选择性地开启或者关闭第二组输出端中的部分输出端，以将第二组输出端中的至少一部分输出端连接到至少一个多路复用器的输入端。至少一个多路复用器被配置为接收第一组时钟信号中的至少一部分和第二组时钟信号中的至少一部分作为至少一个多路复用器的候选时钟信号集合，并基于候选时钟信号集合输出频率切换电路的具有期望频率的期望时钟信号。
下面参照图5描述根据本公开实施例的频率切换电路的另一示例。图5示出了根据本公开实施例的另一示例的频率切换电路的示意图。如图5所示，频率切换电路包括第一锁相环PLL1、第二锁相环PLL2和多路复用器MUX。
第一锁相环PLL1具有第一参考输入端和第一组输出端，其中第一参考输入端接收第一参考时钟信号REF_CLK1，第一组输出端可以包括主输出端，其输出主时钟信号PLL1_out。相应地，第一锁相环PLL1的第一组时钟信号包括主输出端输出的主时钟信号。第一锁相环PLL1的振荡频率可以为第一频率Fvco1，或者说第一锁相环PLL1的压控振荡器的振荡频率可以为Fvco1。在此情况下，PLL1的主时钟信号PLL1_out的频率可以为Fvco1/k，其中，k是大于等于1的正整数，并且Fvco1/k在第一锁相环PLL1的振荡频率范围内，即不超过第一锁相环PLL1的压控振荡器的振荡频率范围。
第二锁相环PLL2具有第二参考输入端和第二组输出端，其中，第二参考输入端接收第二参考时钟信号REF_CLK2；第二组输出端可以包括N个辅输出端，分别输出N个辅时钟信号PLL2_out_1，PLL2_out_2……，PLL2_out_N。相应地，第二锁相环PLL2的第二组时钟信号包括N个辅输出端输出的辅时钟信号。第二锁相环PLL2的振荡频率可以为第二频率Fvco2，或者说第二锁相环PLL2的压控振荡器的振荡频率可以为Fvco2。在此情况下，PLL2的第二组时钟信号中的第n辅时钟信号PLL2_out_n的频率为Fvco2/(k+n)，其中n为大于等于1且小于等于N的正整数，Fvco2/(k+n)在第二锁相环PLL2的振荡频率范围内，即不超过第二锁相环PLL2的压控振荡器的振荡频率范围。
在该示例中，至少一个多路复用器的来自PLL1和PLL2的候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。也就是说，PLL1的主时钟信号PLL1_out以及PLL2的N个辅时钟信号PLL2_out_1，PLL2_out_2……，PLL2_out_N的频率Fvco1/k，Fvco2/(k+1)，Fvco2/(k+2)……，Fvco2/(k+N)是单调变化的，例如可以单调递减或者单调递增，以使得至少一个多路复用器可以基于候选信号集合进行步进式的频率切换。
因此，在该示例中，频率切换电路的各个时钟信号的频率是相互独立的，并且从第一锁相环PLL1的主时钟信号、第二锁相环PLL2的第一辅时钟信号、至PLL2的第N辅时钟信号的频率是单调变化的。如前所述，第二锁相环PLL2的各输出时钟信号的这种阶梯状变化的频率例如可以利用第二分频器来实现，具体实现方式类似于上文参照图4进行的描述，这里不再赘述。在该示例中，第一锁相环PLL1的第一频率Fvco1和第二锁相环PLL2的第二频率Fvco2可以相同或者不同，并且第一参考时钟信号REF_CLK1和第二参考时钟信号REF_CLK2可以相同或者不同，本公开实施例对此不作具体限制。
在该示例中，第一锁相环PLL1的主输出端和第二锁相环PLL2的N个辅输出端均连接到多路复用器MUX，从而多路复用器MUX接收来自第一锁相环PLL1的主时钟信号和来自第二锁相环PLL2的N个辅时钟信号作为候选时钟信号集合，并可以在选择信号SEL的控制下从候选时钟信号集合中选择信号作为频率切换器的输出OUT。另外，多路复用器MUX也可以接收旁路信号BYPASS，以在需要的情况下旁路第一锁相环PLL1和/或第二锁相环PLL2的输出，并且可以直接输出第一参考时钟信号REF_CLK1作为频率切换电路的输出。
在利用图5所示的频率切换电路进行动态频率缩放时，例如，在频率切换电路的当前输出为PLL1的主时钟信号PLL1_out的情况下，如果期望将频率切换电路的输出信号的频率调整到期望频率，则可以通过以下过程来实现：在候选时钟信号集合中包括期望时钟信号的情况下，以预定时间间隔依次将频率切换电路的输出OUT切换为候选时钟信号集合中的时钟信号，直到将频率切换电路的输出OUT切换为期望时钟信号；以及在候选时钟信号集合中不包括期望时钟信号的情况下，在保持频率切换电路的输出为PLL1的第一组时钟信号中的主时钟信号PLL1_out的同时，通过改变第二频率Fvco2或者调整第二分频器中对应的子分频器的分频比，来调整候选时钟信号集合中的、来自PLL2的第二组时钟信号的各个辅时钟信号的频率，以使候选时钟信号集合中包括期望时钟信号，然后以预定时间间隔依次将频率切换电路的输出OUT切换为候选时钟信号集合中的时钟信号，直到将频率切换电路的输出OUT切换为期望时钟信号。
在上述过程中，可以通过在选择信号SEL的控制下改变多路复用器MUX的选择，来依次地将频率切换电路的输出切换为具有期望频率的期望时钟信号，具体切换过程与上文参照图3描述的过程类似，这里不再赘述。其中，在连续两次的频率切换之间等待预定时间间隔是为了防止瞬态电流，以保证系统的稳定性和可靠性，其中预定时间间隔例如可以为20倍的PLL振荡周期，其值约为纳秒量级，远远小于前述暂停时钟方案或时钟旁路方案中重启PLL所需的长达毫秒量级的耗时，即通过上述方式可以快速高效地进行频率切换。
利用如图5所示的频率切换电路，在当前候选时钟信号集合中包括具有期望频率的期望时钟信号的情况下，可以逐级地将频率切换电路的输出切换到具有期望频率的期望时钟信号，而无需重新配置PLL1或PLL2；而如果在当前候选时钟信号集合中不包括具有期望频率的期望时钟信号，可以在不停止第一锁相环PLL1的工作并保持频率切换电路的输出为PLL1的主时钟信号的同时，通过调整第二锁相环PLL2的振荡频率Fvco2或者调整第二分频器中对应的子分频器的分频比，来使得候选时钟信号集合中包括期望时钟信号，继而再进行频率切换，从而能够在不停止芯片的当前任务的情况下，实现即时的动态频率缩放。另外，可以通过选择性地开启或关闭第二分频器的一个或多个子分频器，来选择性地开启或关闭第二锁相环PLL2的一个或多个辅输出端，例如，可以仅仅在需要进行动态频率缩放的情况下，才开启第二锁相环PLL2的一个或多个辅输出端。以实现系统性能的最大化；并且，第二锁相环PLL2还可以在第一锁相环PLL1发生故障的情况下，作为备用PLL来使用，从而进一步提高了系统的可靠性。
下面参照图6描述根据本公开实施例的频率切换电路的另一示例。图6示出了根据本公开实施例的另一示例的频率切换电路的示意图。如图6所示，频率切换电路包括第一锁相环PLL1、第二锁相环PLL2、第一多路复用器MUX1以及第二多路复用器MUX2。在该示例中，频率切换电路的输出包括经由第一多路复用器MUX1的第一输出OUT1和经由第二多路复用器MUX2的第二输出OUT2，即可以同时输出两个时钟信号。因此，该频率切换电路可以同时输出两个具有不同期望频率的期望时钟信号，例如具有第一期望频率的第一期望时钟信号和具有第二期望频率的第二期望时钟信号。
第一锁相环PLL1具有第一参考输入端和第一组输出端。其中，第一参考输入端接收第一参考时钟信号REF_CLK1；第一组输出端可以包括主输出端和N个辅输出端，其中，主输出端输出主时钟信号PLL1_out，N个辅输出端分别输出N个辅时钟信号PLL1_out_1，PLL1_out_2……，PLL1_out_N。相应地，第一锁相环PLL1的第一组时钟信号包括主时钟信号和N个辅时钟信号。第一锁相环PLL1的振荡频率可以为第一频率Fvco1，或者说第一锁相环PLL1的压控振荡器的振荡频率可以为Fvco1。在此情况下，PLL1的第一组时钟信号中的主时钟信号PLL1_out的频率为Fvco1/k，第n辅时钟信号PLL1_out_n的频率为Fvco1/(k+n)，其中，k是大于等于1的正整数，n为大于等于1且小于等于N的正整数，并且Fvco1/k和Fvco1/(k+n)均在第一锁相环的振荡频率范围内，即不超过第一锁相环PLL1的压控振荡器的振荡频率范围。
第二锁相环PLL2具有第二参考输入端和第二组输出端。其中，第二参考输入端接收第二参考时钟信号REF_CLK2；第二组输出端可以包括主输出端和M个辅输出端，其中，主输出端输出主时钟信号PLL2_out，M个辅输出端分别输出M个辅时钟信号PLL2_out_1，PLL2_out_2……，PLL2_out_M。相应地，第二锁相环PLL2的第二组时钟信号包括主时钟信号和M个辅时钟信号。第二锁相环PLL2的振荡频率可以为第二频率Fvco2，或者说第二锁相环PLL2的压控振荡器的振荡频率可以为Fvco2。在此情况下，PLL2的第二组时钟信号中的主时钟信号PLL2_out的频率为Fvco2/p，第m辅时钟信号PLL2_out_m的频率为Fvco2/(p+m)，其中，p是大于等于1的正整数，m为大于等于1且小于等于N的正整数，并且Fvco2/p和Fvco2/(p+m)均在第二锁相环的振荡频率范围内，即不超过第二锁相环PLL2的压控振荡器的振荡频率范围。
可以看到，在该示例中，频率切换电路的各个时钟信号的频率是相互独立的，并且从第一锁相环PLL1的主时钟信号、第一辅时钟信号、至第N辅时钟信号的频率是单调递减的，从第二锁相环PLL2的主时钟信号、第一辅时钟信号、至第M辅时钟信号的频率也是单调递减的。如前所述，第一锁相环PLL1的各输出时钟信号的这种阶梯状变化的频率例如可以利用第一分频器来实现，并且第二锁相环PLL2的各输出时钟信号的这种阶梯状变化的频率例如可以利用第二分频器来实现。在该示例中，第一锁相环PLL1的辅输出端的数量N和第二锁相环PLL2的辅输出端的数量M可以相同或者不同，第一锁相环PLL1的第一频率Fvco1和第二锁相环PLL2的第二频率Fvco2可以相同或者不同，并且第一参考时钟信号REF_CLK1和第二参考时钟信号REF_CLK2可以相同或者不同，本公开实施例对此不作具体限制。
图6所示的频率切换电路中包括两个多路复用器MUX1和MUX2，其中，第一锁相环PLL1的主输出端连接到第一多路复用器MUX1的输入端，N个辅输出端连接到第二多路复用器MUX2的输入端；第二锁相环PLL2的主输出端连接到第二多路复用器MUX2的输入端，M个辅输出端连接到第一多路复用器MUX1的输入端。也就是说，第一锁相环PLL1、第二锁相环PLL2与第一多路复用器MUX1和第二多路复用器MUX2是交叉连接的。
相应地，第一多路复用器MUX1接收来自第一锁相环PLL1的第一组时钟信号的主时钟信号和来自第二锁相环PLL2的第二组时钟信号的M个辅时钟信号作为第一多路复用器MUX1的第一候选时钟信号集合，并且可以在选择信号SEL1的控制下，基于该第一候选时钟信号集合输出具有第一期望频率的第一期望时钟信号作为频率切换电路的第一输出OUT1。其中，第一候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。也就是说，第一候选信号集合中的来自PLL1的主时钟信号PLL1_out以及来自PLL2的M个辅时钟信号PLL2_out_1，PLL2_out_2……，PLL2_out_M的频率Fvco1/k，Fvco2/(p+1)，Fvco2/(p+2)……，Fvco2/(p+M)是单调变化的，例如单调递增或者单调递减，以使得第一多路复用器可以基于第一候选信号集合进行步进式的频率切换。
第二多路复用器MUX2接收来自第二锁相环PLL2的第二组时钟信号的主时钟信号和来自第一锁相环PLL1的第一组时钟信号的N个辅时钟信号作为第二多路复用器MUX2的第二候选时钟信号集合，并且可以在选择信号SEL2的控制下，基于第二候选时钟信号集合输出具有第二期望频率的第二期望时钟信号作为频率切换电路的第二输出OUT2。其中，第二候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。也就是说，第二候选信号集合中的来自PLL2的主时钟信号PLL2_out以及来自PLL1的N个辅时钟信号PLL1_out_1，PLL1_out_2……，PLL1_out_N的频率Fvco2/p，Fvco1/(k+1)，Fvco1/(k+2)……，Fvco1/(k+N)是单调变化的，例如单调递增或者单调递减，以使得第二多路复用器可以基于第二候选信号集合进行步进式的频率切换。
另外，第一多路复用器MUX1也可以接收第一旁路信号BYPASS1，以在需要的情况下旁路第一锁相环PLL1和/或第二锁相环PLL2的输出，并且直接输出第一参考时钟信号REF_CLK1作为频率切换电路的第一输出OUT1；第二多路复用器MUX2也可以接收第二旁路信号BYPASS2，以在需要的情况下旁路第一锁相环PLL1和/或第二锁相环PLL2的输出，并且直接输出第二参考时钟信号REF_CLK2作为频率切换电路的第二输出OUT2。
在利用图6所示的频率切换电路进行动态频率缩放时，例如，在频率切换电路的当前第一输出为PLL1的主时钟信号PLL1_out，并且当前第二输出为PLL2的主时钟信号PLL2_out的情况下，如果期望将频率切换电路的两个输出信号的频率调整到期望频率，则可以通过以下过程来实现：
第一多路复用器MUX1在第一候选时钟信号集合中包括具有第一期望频率的第一期望时钟信号的情况下，以预定时间间隔依次将频率切换电路的第一输出OUT1切换为第一候选时钟信号集合中的时钟信号，直到将频率切换电路的第一输出OUT1切换为第一期望时钟信号；在第一候选时钟信号集合中不包括具有第一期望频率的第一期望时钟信号的情况下，在保持频率切换电路的第一输出OUT1为PLL1的第一组时钟信号中的主时钟信号的同时，通过改变PLL2的第二频率Fvco2或者调整第二分频器中对应的子分频器的分频比，来调整第一候选时钟信号集合中的、来自第二锁相环PLL2的M个辅时钟信号的频率，以使第一候选时钟信号集合中包括该第一期望时钟信号，然后以预定时间间隔依次将频率切换电路的第一输出OUT1切换为第一候选时钟信号集合中的时钟信号，直到将频率切换电路的第一输出OUT1切换为具有第一期望频率的第一期望时钟信号。
类似地，第二多路复用器MUX2在第二候选时钟信号集合中包括具有第二期望频率的第二期望时钟信号的情况下，以预定时间间隔依次将频率切换电路的第二输出OUT2切换为第二候选时钟信号集合中的时钟信号，直到将频率切换电路的第二输出OUT2切换为第二期望时钟信号；在第二候选时钟信号集合中不包括具有第二期望频率的第二期望时钟信号的情况下，在保持频率切换电路的第二输出OUT2为PLL2的第二组时钟信号中的主时钟信号的同时，通过改变PLL1的第一频率Fvco1或者调整第一分频器中对应的子分频器的分频比，来调整第二候选时钟信号集合中的、来自第一锁相环PLL1的N个辅时钟信号的频率，以使第二候选时钟信号集合中包括第二期望时钟信号，然后以预定时间间隔依次将频率切换电路的第二输出OUT2切换为第二候选时钟信号集合中的时钟信号，直到将频率切换电路的第二输出OUT2切换为具有第二期望频率的第二期望时钟信号。
在上述过程中，可以通过在选择信号SEL1的控制下改变第一多路复用器MUX1的选择，并且在选择信号SEL2的控制下改变第二多路复用器MUX2的选择，来分别依次地将频率切换电路的第一输出和第二输出切换为第一或第二期望时钟信号，具体切换过程与上文参照图3描述的过程类似，这里不再赘述。其中，在连续两次的频率切换之间等待预定时间间隔是为了防止瞬态电流，以保证系统的稳定性和可靠性，其中预定时间间隔例如可以为20倍的PLL振荡周期，其值约为纳秒量级，远远小于前述暂停时钟方案或时钟旁路方案中重启PLL所需的长达毫秒量级的耗时，即通过上述方式可以快速高效地进行频率切换。
利用如图6所示的频率切换电路，可以在不停止第一锁相环PLL1或第二锁相环PLL2的工作的同时，通过调整另一锁相环的振荡频率或者其分频器中对应的子分频器的分频比来设置具有不同期望频率的第一和第二期望时钟信号，继而再进行频率切换以输出第一和第二期望时钟信号，从而能够在不停止芯片的当前任务的情况下，实现即时的动态频率缩放。另外，可以通过选择性地开启或关闭第一分频器和/或第二分频器中的一个或多个子分频器，来选择性地开启或关闭第一锁相环PLL1和/或第二锁相环PLL2的一个或多个辅输出端，例如，可以仅仅在需要进行相应的动态频率缩放的情况下才开启PLL1和/或PLL2的一个或多个辅输出端，以实现系统性能的最大化；并且，第一锁相环PLL1和第二锁相环PLL2还可以作为彼此的备用PLL来使用，从而进一步提高了系统的可靠性。
此外，根据本公开实施例的示例，频率切换电路可以包括第一锁相环、第一多路复用器和第二多路复用器，如图7所示。图7示出了根据本公开实施例的另一示例的频率切换电路的示意图。在该示例中，频率切换电路的输出包括经由第一多路复用器MUX1的第一输出OUT1和经由第二多路复用器MUX2的第二输出OUT2，即可以同时输出两个时钟信号。因此，该频率切换电路可以同时输出两个具有不同期望频率的期望时钟信号，例如具有第一期望频率的第一期望时钟信号和具有第二期望频率的第二期望时钟信号。
第一锁相环PLL的一部分输出端可以连接到第一多路复用器MUX1的输入端，同时第一锁相环的另一部分输出端可以连接到第二多路复用器MUX2的输入端。例如，如图7所示，第一锁相环PLL的输出端PLL_out，PLL_out_1……PLL_out_ceil(N/2)可以连接到MUX1；第一锁相环的输出端PLL_out_ceil(N/2+1)，PLL_out_ceil(N/2+2)……PLL_out_N则可以连接到MUX2，其中ceil()表示向上取整函数。需要说明的是，图7中的连接关系仅仅作为示例，可以根据设计需要将第一锁相环的任意多个输出端连接到第一复用器，并将另外任意多个输出端连接到第二复用器，本公开实施例对此不作具体限制。
相应地，第一多路复用器MUX1接收第一锁相环的第一组时钟信号中的一部分作为第一多路复用器MUX1的第一候选时钟信号集合，并在第一选择信号SEL1的控制下，基于第一候选时钟信号集合输出具有第一期望频率的期望时钟信号作为频率切换电路的第一输出OUT1，其中，第一候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。第二多路复用器MUX2接收第一锁相环的第一组时钟信号中的另一部分作为第二多路复用器MUX2的第二候选时钟信号集合，并在第二选择信号SEL2的控制下，基于第二候选时钟信号集合输出具有第二期望频率的期望时钟信号作为频率切换电路的第二输出OUT2，其中，第二候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。这里的具体频率切换过程与上文参照图3、图5和图6描述的过程类似，这里不再赘述。
另外，第一多路复用器MUX1可以接收参考时钟信号REF_CLK以及第一旁路信号BYPASS1，以在需要的情况下旁路来自第一锁相环的时钟信号，而直接输出参考时钟信号REF_CLK作为频率切换电路的第一输出OUT1；第二多路复用器MUX1也可以接收参考时钟信号REF_CLK以及第二旁路信号BYPASS2，以在需要的情况下旁路来自第一锁相环的时钟信号，而直接输出参考时钟信号REF_CLK作为频率切换电路的第二输出OUT2。
利用如图7所示的频率切换电路，可以同时输出两个具有不同频率的时钟信号，并且，可以通过逐级地将频率切换电路的两个输出切换到具有期望频率的期望时钟信号，来防止频率骤变带来的较大的瞬态电流，实现即时的动态频率缩放。
另外，在根据本公开实施例的频率切换电路中，至少一个多路复用器可以为无毛刺多路复用器，其通过设计特定的时钟切换时序，可以避免由于频率切换操作导致的时钟毛刺现象。例如，在参照图6或图7描述的示例中，第一多路复用器MUX1和第二多路复用器MUX2都可以采用无毛刺多路复用器。为了简单起见，下面参照图8以在两个时钟信号CLK0和CLK1之间切换为例描述无毛刺多路复用器的时钟切换时序。
图8示出了根据本公开实施例的示例的无毛刺多路复用器的时钟切换时序图。如图8所示，无毛刺多路复用器的初始选择信号SEL为低电平，此时所输出的时钟信号CLK_OUT为CLK0；在CLK0的第二个上升沿到来之际，选择信号SEL变为高电平，即期望输出CLK1，但此时输出时钟信号CLK_OUT不会立即切换为CLK1，而是在输出了CLK0的当前脉冲之后一直保持输出低电平，直到电路稳定之后，才切换为输出CLK1。通过这种方式，可以在不引起时钟毛刺的情况下进行时钟频率切换，从而保证电路的稳定性。
需要说明的是，虽然以上以在两个时钟信号之间进行切换来对多路复用器的时序进行了描述，但这仅仅作为示例，可以将上述时钟切换时序扩展到在任意多个时钟之间进行切换的情形，例如本公开参照图3、图5-图6描述的动态频率缩放情形，在此不再赘述。
另外，需要说明的是，虽然在上述各个示例中描述了频率切换电路可以包括一个或两个锁相环、以及一个或两个多路复用器，但这仅仅作为示例，根据实际应用需求，根据本公开实施例的频率切换电路可以包括更多或更少个锁相环和多路复用器，本公开实施例对此不作具体限制。
利用根据本公开实施例的频率切换电路，可以在不停止当前芯片任务的情况下，实现即时的动态频率缩放，无需暂停、重置或者旁路当前锁相环，从而也无需耗费长达ms量级的时间来重新配置和重启锁相环，而是可以快速地切换到具有不同频率的时钟信号，同时保持系统功能的正常运行；并且，通过步进式地依次进行频率切换来实现动态频率缩放，可以减少频率骤变引起的瞬态电流变化和功率改变，从而保证电路系统的稳定性和可靠性。
本领域技术人员可以理解，本公开所披露的内容可以出现多种变型和改进。本公开实施例中的全部或部分元件可以通过计算机程序来指令相关硬件完成，也可以使用一个或多个集成电路来实现。相应地，上述实施例中的各个模块/单元可以采用硬件、固件或者软件功能模块的形式来实现，或者采用硬件、固件或软件功能模块的任意组合来实现，本公开实施例对此不作具体限制。
以上是对本公开的说明，而不应被认为是对其的限制。尽管描述了本公开的若干示例性实施例，但本领域技术人员将容易地理解，在不背离本公开的新颖教学和优点的前提下可以对示例性实施例进行许多修改。因此，所有这些修改都意图包含在权利要求书所限定的本公开范围内。应当理解，上面是对本公开的说明，而不应被认为是限于所公开的特定实施例，并且对所公开的实施例以及其他实施例的修改意图包含在所附权利要求书的范围内。本公开由权利要求书及其等效物限定。

Claims (16)

1.一种频率切换电路，包括：
第一锁相环，其具有第一参考输入端和第一组输出端，并且被配置为：通过所述第一参考输入端接收第一参考时钟信号，基于所述第一参考时钟信号生成第一组时钟信号，并通过所述第一组输出端输出所述第一组时钟信号，其中，所述第一组时钟信号中的各时钟信号的频率是相互独立的，并且各时钟信号的频率之间是单调变化的；以及
至少一个多路复用器，所述第一锁相环的第一组输出端中的至少一部分输出端连接到所述至少一个多路复用器的输入端，所述至少一个多路复用器被配置为：接收所述第一组时钟信号中的至少一部分作为所述至少一个多路复用器的候选时钟信号集合，并基于所述候选时钟信号集合输出具有期望频率的期望时钟信号作为所述频率切换电路的输出。
2.如权利要求1所述的频率切换电路，其中，所述至少一个多路复用器以预定时间间隔依次将所述频率切换电路的输出切换为所述候选时钟信号集合中的时钟信号，直到将所述频率切换电路的输出切换为具有所述期望频率的所述期望时钟信号。
3.如权利要求1所述的频率切换电路，其中，所述第一组输出端包括主输出端和N个辅输出端，并且所述第一组时钟信号包括所述主输出端输出的主时钟信号和所述N个辅输出端分别输出的N个辅时钟信号。
4.如权利要求3所述的频率切换电路，其中，所述第一锁相环的振荡频率为第一频率Fvco1，并且其中，所述第一组时钟信号的主时钟信号的频率为Fvco1/k，第n辅时钟信号的频率为Fvco1/(k+n)，其中k是大于等于1的正整数，n是大于等于1且小于等于N的正整数，且Fvco1/k和Fvco1/(k+n)在所述第一锁相环的振荡频率范围内，
其中，在所述频率切换电路的当前输出为所述第一组时钟信号中的主时钟信号的情况下，基于所述候选时钟信号集合输出具有期望频率的期望时钟信号作为所述频率切换电路的输出包括：
将所述频率切换电路的输出从所述第一组时钟信号的主时钟信号切换为所述第一组时钟信号的第一辅时钟信号；
等待所述预定时间间隔，将所述频率切换电路的输出从所述第一组时钟信号的第一辅时钟信号切换为所述第一组时钟信号的第二辅时钟信号；
重复上述过程，直到将所述频率切换电路的输出切换为具有所述期望频率的所述期望时钟信号。
5.如权利要求1所述的频率切换电路，其中，所述频率切换电路还包括第二锁相环，
所述第二锁相环具有第二参考输入端和第二组输出端，并且被配置为通过所述第二参考输入端接收第二参考时钟信号，基于所述第二参考时钟信号生成第二组时钟信号，并通过所述第二组输出端输出所述第二组时钟信号，其中，所述第二组时钟信号中的各时钟信号的频率是相互独立的，并且各时钟信号的频率之间是单调变化的，所述第二组输出端的至少一部分输出端连接到所述至少一个多路复用器的输入端，
所述至少一个多路复用器被配置为接收所述第一组时钟信号中的至少一部分和所述第二组时钟信号中的至少一部分作为所述至少一个多路复用器的候选时钟信号集合，并基于所述候选时钟信号集合输出所述频率切换电路的具有所述期望频率的所述期望时钟信号。
6.如权利要求5所述的频率切换电路，其中，
所述第一锁相环的第一组输出端包括主输出端，所述第一锁相环的振荡频率为第一频率Fvco1，所述第一组时钟信号的主时钟信号的频率为Fvco1/k，k是大于等于1的正整数，Fvco1/k在所述第一锁相环的振荡频率范围内，并且
所述第二锁相环的第二组输出端包括N个辅输出端，所述第二锁相环的振荡频率为第二频率Fvco2，并且其中，所述第二组时钟信号中的第n时钟信号的频率为Fvco2/(k+n)，其中n为大于等于1且小于等于N的正整数，Fvco2/(k+n)在所述第二锁相环的振荡频率范围内，
其中，所述第一频率Fvco1与所述第二频率Fvco2相同或者不同，并且所述至少一个多路复用器的候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。
7.如权利要求5所述的频率切换电路，其中，在所述频率切换电路的当前输出为所述第一组时钟信号中的主时钟信号的情况下，基于所述候选时钟信号集合输出具有期望频率的期望时钟信号包括：
在所述候选时钟信号集合中包括所述期望时钟信号的情况下，以预定时间间隔依次将所述频率切换电路的输出切换为所述候选时钟信号集合中的时钟信号，直到将所述频率切换电路的输出切换为所述期望时钟信号；以及
在所述候选时钟信号集合中不包括所述期望时钟信号的情况下，在保持所述频率切换电路的输出为所述第一组时钟信号中的主时钟信号的同时，通过改变所述第二频率Fvco2来调整所述候选时钟信号集合中的、来自所述第二组时钟信号的辅时钟信号的频率，以使候选时钟信号集合中包括所述期望时钟信号，并以预定时间间隔依次将所述频率切换电路的输出切换为所述候选时钟信号集合中的时钟信号，直到将所述频率切换电路的输出切换为所述期望时钟信号。
8.如权利要求5所述的频率切换电路，其中，所述至少一个多路复用器包括第一多路复用器和第二多路复用器，并且所述频率切换电路的输出包括第一输出和第二输出，
所述第一锁相环的第一组输出端包括主输出端和N个辅输出端，以输出包括相应的主时钟信号和N个辅时钟信号的第一组时钟信号，所述第一锁相环的主输出端连接到所述第一多路复用器的输入端，N个辅输出端连接到所述第二多路复用器的输入端，并且
所述第二锁相环的第二组输出端包括主输出端和M个辅输出端，以输出包括相应的主时钟信号和M个辅时钟信号的第二组时钟信号，所述第二锁相环的主输出端连接到所述第二多路复用器的输入端，M个辅输出端连接到所述第一多路复用器的输入端，
其中，所述N和M相同或者不同。
9.如权利要求8所述的频率切换电路，其中，
所述第一锁相环的振荡频率为第一频率Fvco1，并且其中，所述第一组时钟信号中的主时钟信号的频率为Fvco1/k，第n辅时钟信号的频率为Fvco1/(k+n)，其中，k是大于等于1的正整数，n为大于等于1且小于等于N的正整数，且Fvco1/k和Fvco1/(k+n)在所述第一锁相环的振荡频率范围内，并且
所述第二锁相环的振荡频率为第二频率Fvco2，并且其中，所述第二组时钟信号的主时钟信号的频率为Fvco2/p，所述第二组时钟信号中的第m辅时钟信号的频率为Fvco2/(p+m)，其中，p是大于等于1的正整数，m为大于等于1且小于等于M的正整数，且Fvco2/p和Fvco2/(p+m)在所述第二锁相环的振荡频率范围内，
其中，所述第一频率Fvco1与所述第二频率Fvco2相同或者不同。
10.如权利要求8所述的频率切换电路，其中，所述期望时钟信号包括具有第一期望频率的第一期望时钟信号和具有第二期望频率的第二期望时钟信号，并且其中
所述第一多路复用器被配置为接收来自所述第一锁相环的第一组时钟信号的主时钟信号和来自所述第二锁相环的第二组时钟信号的M个辅时钟信号作为所述第一多路复用器的第一候选时钟信号集合，并且被配置为基于所述第一候选时钟信号集合输出所述第一期望时钟信号作为所述频率切换电路的第一输出，所述第一候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的，
所述第二多路复用器被配置为接收来自所述第二锁相环的第二组时钟信号的主时钟信号和来自所述第一锁相环的第一组时钟信号的N个辅时钟信号作为所述第二多路复用器的第二候选时钟信号集合，并且被配置为基于所述第二候选时钟信号集合输出所述第二期望时钟信号作为所述频率切换电路的第二输出，所述第二候选时钟信号集合中的各个候选时钟信号的频率之间是单调变化的。
11.如权利要求10所述的频率切换电路，其中，在所述频率切换电路的当前第一输出为第一组时钟信号中的主时钟信号的情况下，所述第一多路复用器被配置为：
在所述第一候选时钟信号集合中包括所述第一期望时钟信号的情况下，以预定时间间隔依次将所述频率切换电路的第一输出切换为所述第一候选时钟信号集合中的时钟信号，直到将所述频率切换电路的第一输出切换为所述第一期望时钟信号，
在所述第一候选时钟信号集合中不包括所述第一期望时钟信号的情况下，在保持所述频率切换电路的第一输出为所述第一组时钟信号中的主时钟信号的同时，通过改变所述第二频率Fvco2来调整所述第一候选时钟信号集合中的、来自所述第二锁相环的M个辅时钟信号的频率，以使所述第一候选时钟信号集合中包括所述第一期望时钟信号，并以预定时间间隔依次将所述频率切换电路的第一输出切换为所述第一候选时钟信号集合中的时钟信号，直到将所述频率切换电路的第一输出切换为所述第一期望时钟信号。
12.如权利要求10所述的频率切换电路，其中，在所述频率切换电路的当前第二输出为第二组时钟信号中的主时钟信号的情况下，所述第二多路复用器被配置为：
在所述第二候选时钟信号集合中包括所述第二期望时钟信号的情况下，以预定时间间隔依次将所述频率切换电路的第二输出切换为所述第二候选时钟信号集合中的时钟信号，直到将所述频率切换电路的第二输出切换为所述第二期望时钟信号，
在所述第二候选时钟信号集合中不包括所述第二期望时钟信号的情况下，在保持所述频率切换电路的第二输出为所述第二组时钟信号中的主时钟信号的同时，通过改变所述第一频率Fvco1来调整所述第二候选时钟信号集合中的、来自所述第一锁相环的N个辅时钟信号的频率，以使所述第二候选时钟信号集合中包括所述第二期望时钟信号，并以预定时间间隔依次将所述频率切换电路的第二输出切换为所述第二候选时钟信号集合中的时钟信号，直到将所述频率切换电路的第二输出切换为所述第二期望时钟信号。
13.根据权利要求1所述的频率切换电路，其中，
所述至少一个多路复用器中的每个多路复用器还被配置为接收相应的旁路信号和参考时钟信号，并且在接收到所述旁路信号时，输出所述参考时钟信号。
14.根据权利要求1所述的频率切换电路，其中，
所述第一锁相环的第一组输出端中的各个输出端还连接到第一分频器，所述第一分频器被配置为开启或关闭所述第一组输出端中的部分输出端，以将所述第一组输出端中的至少一部分输出端连接到所述至少一个多路复用器的输入端；和/或
在所述频率切换电路还包括第二锁相环的情况下，所述第二锁相环的第二组输出端中的各个输出端还连接到第二分频器，所述第二分频器被配置为开启或关闭所述第二组输出端中的部分输出端，以将所述第二组输出端中的至少一部分输出端连接到所述至少一个多路复用器的输入端。
15.根据权利要求1-14中任一项所述的频率切换电路，其中，所述至少一个多路复用器为无毛刺多路复用器。
16.根据权利要求2所述的频率切换电路，其中，所述预定时间间隔为纳秒量级。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114924613A (zh) * 2022-04-28 2022-08-19 中电科申泰信息科技有限公司 一种带有分频器的多核处理器时钟系统设计

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6687320B1 (en) * 1998-08-26 2004-02-03 Via Technologies, Inc. Phase lock loop (PLL) clock generator with programmable skew and frequency
US20050248373A1 (en) * 2004-05-04 2005-11-10 Naffziger Samuel D Frequency synthesizer with digital phase selection
CN102098045A (zh) * 2009-12-10 2011-06-15 Nxp股份有限公司 电子电路频率产生
CN102104380A (zh) * 2009-12-16 2011-06-22 中国科学院微电子研究所 一种频率综合器
CN102160292A (zh) * 2008-09-19 2011-08-17 阿尔特拉公司 用于生成分数时钟信号的技术
US20140306741A1 (en) * 2013-04-12 2014-10-16 Synopsys, Inc. Phase-Locked Loop System and Operation
CN111884666A (zh) * 2020-07-07 2020-11-03 西安欣创电子技术有限公司 一种采用锁相环复用的多模多通道射频接收机芯片

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6687320B1 (en) * 1998-08-26 2004-02-03 Via Technologies, Inc. Phase lock loop (PLL) clock generator with programmable skew and frequency
US20050248373A1 (en) * 2004-05-04 2005-11-10 Naffziger Samuel D Frequency synthesizer with digital phase selection
CN102160292A (zh) * 2008-09-19 2011-08-17 阿尔特拉公司 用于生成分数时钟信号的技术
CN102098045A (zh) * 2009-12-10 2011-06-15 Nxp股份有限公司 电子电路频率产生
CN102104380A (zh) * 2009-12-16 2011-06-22 中国科学院微电子研究所 一种频率综合器
US20140306741A1 (en) * 2013-04-12 2014-10-16 Synopsys, Inc. Phase-Locked Loop System and Operation
CN111884666A (zh) * 2020-07-07 2020-11-03 西安欣创电子技术有限公司 一种采用锁相环复用的多模多通道射频接收机芯片

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114924613A (zh) * 2022-04-28 2022-08-19 中电科申泰信息科技有限公司 一种带有分频器的多核处理器时钟系统设计
CN114924613B (zh) * 2022-04-28 2023-08-29 中电科申泰信息科技有限公司 一种带有分频器的多核处理器时钟系统设计

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