CN112462244A - 一种扫描链测试的时钟控制装置 - Google Patents

Abstract

本发明提供了一种扫描链测试的时钟控制装置，属于半导体技术领域，解决了现有技术中时钟控制装置占用的管脚数量较多的问题。该装置包括：压缩逻辑时钟单元、至少一个基础时钟信号单元以及至少一个扫描测试时钟单元；其中，基础时钟信号单元分别与压缩逻辑时钟单元及扫描测试时钟单元连接，用于分别输出基础时钟信号；基础时钟信号单元还分别与外界的时钟管脚及参考时钟管脚连接，用以接收外部时钟信号；压缩逻辑时钟单元与外界的扫描使能管脚连接，并基于扫描使能信号及基础时钟信号生成压缩逻辑时钟信号；扫描测试时钟单元接收外界的处理信号，并基于处理信号与基础时钟信号生成扫描测试时钟信号。

Description

一种扫描链测试的时钟控制装置

技术领域

本发明涉及半导体技术领域，尤其是涉及一种扫描链测试的时钟控制装置。

背景技术

目前，在对芯片进行测试的过程中，包含有针对标准组合逻辑和时序逻辑的测试，在上述测试过程，扫描链测试技术是最常见，也是应用最广泛的技术。其中，扫描链测试技术的基本原理是将电路中的触发器用特殊设计的具有扫描功能的触发器代替，并且将上一级触发器的输出端连接到下一级触发器的数据输入端，从而形成从输入到输出的扫描寄存器链。通过从输入管脚对扫描链施加测试激励并读取测试响应，从而完成对组合逻辑和时序逻辑的结构化测试。

目前在对芯片进行测试过程中，往往需要按照一定的测试时钟进行，其中包括压缩逻辑时钟和扫描测试时钟两种。因此，现有技术中的扫描链测试时钟控制装置在接入参考时钟之外还需要接入两个不同的时钟引脚以获取不同频率的时钟信号来分别生成扫描链测试时所需的压缩逻辑时钟和扫描测试时钟。然而在实际应用中，现有技术中的时钟控制装置在使用过程中需要使用两个管脚来接收信号，具体使用时，尤其是当需要设置多个时钟域来执行扫描测试时，则需要接入更多的时钟信号引脚，而芯片的管脚数量是有限的，这就导致现有的时钟控制装置在使用过程中存在引脚占用较多的问题。

发明内容

本发明的目的在于提供一种扫描链测试的时钟控制装置，能够仅在接入一个时钟引脚的情况下实现生成扫描测试时钟信号和压缩逻辑时钟信号功能，从而减少了扫描链测试过程中所需引脚数量，解决了现有的时钟控制装置在使用过程中存在的引脚占用较多的问题。

第一方面，本发明提供了一种扫描链测试的时钟控制装置设备，包括：

压缩逻辑时钟单元、至少一个基础时钟信号单元以及至少一个扫描测试时钟单元；

其中，所述基础时钟信号单元分别与所述压缩逻辑时钟单元及扫描测试时钟单元连接，用于分别输出基础时钟信号；所述基础时钟信号单元还分别与外界的时钟管脚及参考时钟管脚连接，用以接收外部时钟信号；

所述压缩逻辑时钟单元与外界的扫描使能管脚连接，并基于扫描使能信号及基础时钟信号生成压缩逻辑时钟信号；

所述扫描测试时钟单元接收外界的处理信号，并基于所述处理信号与基础时钟信号生成扫描测试时钟信号；所述处理信号为扫描使能管脚输出的信号与压缩逻辑更新管脚输出的信号，经逻辑门处理后得到的信号。

可选的，当所述扫描链测试的时钟控制装置用于生成单一时钟域时，所述装置中的基础时钟信号单元的数量为一个；所述扫描测试时钟单元的数量为第一目标数量，其中，所述第一目标数量是根据待测试的扫描链数量确定的；

其中，所述基础时钟信号单元分别与每个扫描测试时钟单元连接，用以同时向每个扫描测试时钟单元输出所述基础时钟信号；每个扫描测试时钟单元均接收处理信号。

可选的，当所述扫描链测试的时钟控制装置用于生成多个时钟域时，所述装置中的基础时钟信号单元的数量与所述扫描测试时钟单元的数量均为第二目标数量，其中，所述第二目标数量是根据时钟域的需求数量确定的；

其中，每个基础时钟信号单元均与外界的时钟管脚及参考时钟管脚连接；每个基础时钟信号单元分别与对应的一个所述扫描测试时钟单元连接，以便所述扫描测试时钟单元基于不同的基础时钟信号得到对应不同时钟域的扫描测试时钟信号。

可选的，所述基础时钟信号单元包括：

时钟设置模块及基础时钟信号生成模块；所述时钟设置模块与所述基础时钟信号生成模块连接；

其中，所述基础时钟信号生成模块还与外界时钟管脚连接，用以接收外界传输的第一时钟信号；

所述时钟设置模块与外界的参考时钟管脚连接，以接收外界输出的参考时钟信号；所述时钟设置模块用于基于所述参考时钟信号生成第二时钟信号并传输至所述基础时钟信号生成模块；

所述基础时钟信号生成模块用于根据所述第一时钟信号及第二时钟信号进行处理后得到所述基础时钟信号，并分别向所述压缩逻辑时钟单元及扫描测试时钟单元连接输出所述基础时钟信号。

可选的，所述时钟设置模块具体为锁相环电路，所述基础时钟信号生成模块具体为选择器；

所述选择器分别于所述锁相环电路及外界时钟管脚连接，并在接收到第一时钟信号及第二时钟信号后进行选择处理，得到基础时钟信号，并分别向所述压缩逻辑时钟单元及所述扫描测试时钟单元输出基础时钟信号。

可选的，所述扫描测试时钟单元包括：寄存器模块及扫描门控模块，所述寄存器模块与所述扫描门控模块连接；

所述寄存器模块在接收基础时钟信号后生成第一功能使能信号，并向所述扫描门控模块输出所述第一功能使能信号；

所述扫描门控模块用于接收所述处理信号作为第一使能信号、接收基础时钟信号作为输入时钟以及接收所述第一功能使能信号；所述扫描门控模块在接收基础时钟信号作为输入时钟时，基于根据所述第一功能使能信号及处理信号开启及闭合生成扫描测试时钟。

可选的，所述寄存器模块具体为On-Chip-Clock寄存器模组，所述扫描门控模块具体为第一时钟门控器；所述On-Chip-Clock寄存器模组包括输入端及输出端；所述第一时钟门控器包括使能端、功能使能端、时钟输入端以及输出端；

所述On-Chip-Clock寄存器模组的输入端用于接收所述基础时钟信号，所述On-Chip-Clock寄存器模组的输出端与所述第一时钟门控器的功能使能端连接，用以传输所述第一功能使能信号；

所述第一时钟门控器的时钟输入端用于接收所述基础时钟信号作为输入时钟，所述第一时钟门控器的使能端用于接收所述处理信号；所述第一时钟门控器在接收到所述基础时钟信号时，根据所述处理信号及所述第一功能使能信号开启及闭合生成时钟信号，作为扫描测试时钟信号，所述第一时钟门控器的输出端输出所述扫描测试时钟信号。

可选的，所述压缩逻辑时钟单元具体为第二时钟门控器；所述第二时钟门控器包括使能端、功能使能端、时钟输入端以及输出端；

其中，所述第二时钟门控器的使能端及功能使能端均与所述外界的扫描使能管脚连接，所述第二时钟门控器的时钟输入端接收基础时钟信号作为输入时钟，所述第二时钟门控器在基于所述扫描使能管脚输入的扫描使能信号时开启或闭合生成时钟信号作为所述压缩逻辑时钟信号，所述第二时钟门控器的输出端输出所述压缩逻辑时钟信号。

可选的，所述装置还包括：逻辑与门单元，所述逻辑与门单元包括两个输入端及一个输出端；

其中，所述逻辑与门单元的两个输入端分别与外界的扫描使能管脚及外界的压缩逻辑更新管脚连接；

所述逻辑与门单元用于基于所述扫描使能管脚输出的信号与压缩逻辑更新管脚输出的信号执行与操作得到所述处理信号，并通过所述逻辑与门单元的输出端输出所述处理信号。

可选的，所述选择器具体为多路复用选择器，所述多路复用选择器用于基于接收到第一时钟信号及第二时钟信号后进行选择处理，得到所述基础时钟信号。

本发明提供的扫描链测试的时钟控制装置，所述扫描链测试的时钟控制装置中，包括压缩逻辑时钟单元、至少一个基础时钟信号单元以及至少一个扫描测试时钟单元；其中，所述基础时钟信号单元分别与所述压缩逻辑时钟单元及扫描测试时钟单元连接，用于分别输出基础时钟信号；所述基础时钟信号单元还分别与外界的时钟管脚及参考时钟管脚连接，用以接收外部时钟信号；同时，所述压缩逻辑时钟单元与外界的扫描使能管脚连接，并基于扫描使能信号及基础时钟信号生成压缩逻辑时钟信号；并且，所述扫描测试时钟单元接收外界的处理信号，并基于所述处理信号与基础时钟信号生成扫描测试时钟信号；所述处理信号为扫描使能管脚输出的信号与压缩逻辑更新管脚输出的信号，经逻辑门处理后得到的信号。这样，通过基础时钟信号单元能够在仅接入一个时钟管脚的情况下生成基础时钟信号后，分别由压缩逻辑时钟单元及扫描测试时钟单元分别基于该基础时钟信号分别生成压缩逻辑时钟信号及扫描测试时钟信号，无需外接其他的时钟管脚，从而减少了扫描链测试过程中所需引脚数量，解决了现有的时钟控制装置在使用过程中存在的引脚占用较多的问题。此外，本发明中的时钟控制装置中基础时钟信号单元和扫描测试时钟单元单独存在，简化了内部布局，还可以基于实际需要设置不同数量的基础时钟信号单元和扫描测试时钟单元，相较于现有技术在针对不同需要时可能需要设置不同的时钟控制装置，本发明能够仅设置一个压缩逻辑时钟单元的情况下根据实际需求设置对应数量的基础时钟信号单元和扫描测试单元，具有更好的扩展性和适用性。

相应地，本发明实施例提供的装置、系统以及计算机可读存储介质，也同样具有上述技术效果。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例提供的一种扫描链测试的时钟控制装置的结构示意图；

图2为现有技术中的扫描链测试的时钟控制装置的结构示意图；

图3为本发明实施例提供的另一种扫描链测试的时钟控制装置的结构示意图；

图4为本发明实施例提供的又一种扫描链测试的时钟控制装置的结构示意图；

图5为本发明实施例提供的再一种扫描链测试的时钟控制装置的结构示意图；

图6本发明实施例提供的一种扫描链测试的时钟控制装置的器件关系的示意图；

图7本发明实施例提供的一种扫描链测试的时钟控制装置的器件关系的示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例中所提到的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括其他没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。

本发明实施例提供了一种扫描链测试的时钟控制装置，具体的，如图1所示，包括：

压缩逻辑时钟单元11、至少一个基础时钟信号单元12以及至少一个扫描测试时钟单元13；

其中，所述基础时钟信号单元12分别与所述压缩逻辑时钟单元11及扫描测试时钟单元13连接，用于分别输出基础时钟信号；所述基础时钟信号单元12还分别与外界的时钟管脚及参考时钟管脚连接，用以接收外部时钟信号；

所述压缩逻辑时钟单元11与外界的扫描使能管脚连接，并基于扫描使能信号及基础时钟信号生成压缩逻辑时钟信号；

所述扫描测试时钟单元13接收外界的处理信号，并基于所述处理信号与基础时钟信号生成扫描测试时钟信号；所述处理信号为扫描使能管脚输出的信号与压缩逻辑更新管脚输出的信号，经逻辑门处理后得到的信号。

为了便于描述本示例的改进和优化效果，在下述描述过程中，还可以在参照图1所示描述扫描链测试的时钟控制装置的同时，还可以参照图2进行，其中图2为现有技术中提供的一种扫描链测试过程中目前常用的一种时钟控制装置。

在图2中可见，现有技术中时钟控制装置内设置有两个时钟门控器、PLL锁相环电路以及Standard OCC(片上时钟控制器)，其中两个时钟门控器分别为clk-gating1和clk-gating2，clk-gating1基于扫描使能管脚和时钟管脚1的信号生成压缩逻辑时钟信号，clk-gating2基于压缩逻辑更新管脚和时钟管脚2的信号生成初步的扫描测试信号，再与PLL锁相环电路输出的信号一同输入到片上时钟控制器。片上时钟控制器基于PLL输出的信号和clk-gating2输出的信号进行处理，将处理后的信号作为扫描测试信号。

通过上述过程可以看出，现有技术中的时钟控制装置必然至少需要两个时钟管脚，即时钟管脚1和时钟管脚2，同时，在片上时钟控制器中内部还设置了用于处理信号所需的第三个时钟控制器(clk-gating3)。而与现有技术不同的是，在本示例的装置中(图1)，由于基础时钟信号单元在接入参考时钟管脚之外仅接入一个时钟管脚的情况下生成了基础时钟信号，而该基础时钟信号则作为后续压缩逻辑时钟单元及扫描测试时钟单元分别生成压缩逻辑时钟信号及扫描测试时钟信号的输入信号，也就是说，现有技术在需要生成不同的扫描测试时钟信号时，必然需要在时钟管脚1的基础上再增加时钟管脚(如时钟管脚2、3等等)，而本实施例中提供的时钟控制装置则不用提供其他的管脚，仅通过一个时钟管脚即可实现，从而实现了无需外接其他的额外时钟管脚的效果，减少了扫描链测试过程中所需引脚数量，解决了现有的时钟控制装置在使用过程中存在的引脚占用较多的问题。

另外，现有技术中每实现一个时钟域(每实现一个时钟频率的扫描测试时钟信号)都需要一个时钟控制装置，本实施例中的时钟控制装置中基础时钟信号单元和扫描测试时钟单元都是单独布置的，在简化了内部布局的基础上，还可以基于实际需要设置不同数量的基础时钟信号单元和扫描测试时钟单元。例如，当需要对多个扫描链按照一个时域进行测试时，则可以设置一个基础时钟信号单元后同时连接多个扫描测试时钟单元，这样得到针对多个用于测试扫描链的扫测测试时钟信号，而无需如现有技术设置多个时钟控制装置，因此，相较于现有技术在针对不同需要时可能需要设置不同的时钟控制装置，本发明能够仅设置一个压缩逻辑时钟单元的情况下根据实际需求设置对应数量的基础时钟信号单元和扫描测试单元，具有更好的扩展性和适用性。

由此，综合上述分析可知，本实施例上述时钟控制装置的方案不仅可以实现压缩逻辑时钟信号和扫描测试时钟信号的控制，并节省一个时钟管脚的同时，也降低了扫描链时序收敛的难度，从而可以提高扫描链测试的时钟频率，降低芯片的测试成本。并且，采用基础时钟信号单元和扫描测试时钟单元组合的方式，便于整芯片测试时钟的布局和实现，可以基于需要灵活制定整芯片和子系统的测试时钟策略，并能够单独控制各个子系统(扫描链)的测试而不受其他子系统(扫描链)的约束。

在可能的实施方式中，基于上述分析，在时钟控制装置的使用过程中，在不同的时钟域需求的情况下，针对不同时钟域，本实施例所述的时钟控制装置还能够根据实际需要进行调整和进一步的设置，具体的：

一方面，当所述扫描链测试的时钟控制装置用于生成单一时钟域时，所述装置中的基础时钟信号单元12的数量为一个；所述扫描测试时钟单元13的数量为第一目标数量，其中，所述第一目标数量是根据待测试的扫描链数量确定的。

其中，所述基础时钟信号单元12分别与每个扫描测试时钟单元13连接，用以同时向每个扫描测试时钟单元13输出所述基础时钟信号；每个扫描测试时钟单元13均接收处理信号。示例性的，当所述第一目标数量为2个时，则上述所示可以如图3所示。

在这种设计方案中，在芯片顶层放置基础时钟信号单元和压缩逻辑时钟单元，满足顶层逻辑的测试时钟，将扫描测试时钟单元下放到子系统或者子模块中。采用该时钟方案，不仅便于测试过程中每个系统时钟的单独控制，不同的子系统或者子模块可以单独测试而不影响其他子系统或子模块；还可以将基础时钟信号单元输出的基础时钟信号作为功能时钟和扫描测试时钟的公有时钟，便于物理实现过程中时钟树和时钟网络的构建。

另一方面，当所述扫描链测试的时钟控制装置用于生成多个时钟域时，所述装置中的基础时钟信号单元12的数量与所述扫描测试时钟单元13的数量均为第二目标数量，其中，所述第二目标数量是根据时钟域的需求数量确定的。

其中，每个基础时钟信号单元12均与外界的时钟管脚及参考时钟管脚连接；每个基础时钟信号单元12分别与对应的一个所述扫描测试时钟单元13连接，以便所述扫描测试时钟单元13基于不同的基础时钟信号得到对应不同时钟域的扫描测试时钟信号。示例性的，当所述第二目标数量为2个时，则上述示例可以具体如图4所示。

在这种设计方案中，不同的时钟域可根据各自对应的一个基础时钟信号单元和一个扫描测试时钟单元的组合方式，由于可以根据不同子系统或芯片的时钟需求，将基础时钟信号单元下放到对应的子系统或者子模块里，便于每个系统单独的时钟树的建立，并且缩短高速时钟源到功能逻辑时钟端口的路径，降低高速功能时钟实现的难度；同时，在测试模式下的捕获时钟阶段，由于与功能时钟的公共路径较长，能够降低了测试模式下高速时钟时序的收敛的难度。

在一种可能的实施方式中，如图5所示，所述基础时钟信号单元12包括：

时钟设置模块121及基础时钟信号生成模块122；所述时钟设置模块121与所述基础时钟信号生成模块122连接；

其中，所述基础时钟信号生成模块122还与外界时钟管脚连接，用以接收外界传输的第一时钟信号；

所述时钟设置模块121与外界的参考时钟管脚连接，以接收外界输出的参考时钟信号；所述时钟设置模块121用于基于所述参考时钟信号生成第二时钟信号并传输至所述基础时钟信号生成模块122；

所述基础时钟信号生成模块122用于根据所述第一时钟信号及第二时钟信号进行处理后得到所述基础时钟信号，并分别向所述压缩逻辑时钟单元11及扫描测试时钟单元13连接输出所述基础时钟信号。

进一步的，在上述示例中，所述时钟设置模块121具体可以为锁相环电路1211，所述基础时钟信号生成模块122可以具体为选择器1221；

所述选择器1221分别于所述锁相环电路1211及外界时钟管脚连接，并在接收到第一时钟信号及第二时钟信号后进行选择处理，得到基础时钟信号，并分别向所述压缩逻辑时钟单元11及所述扫描测试时钟单元13输出基础时钟信号。其中，锁相环电路1211可以基于用户的实际需要将参考时钟管脚输入的信号转换成用户所需的具有高频特征的快时钟信号，即第二时钟信号，而与之对应的第一时钟信号则是由时间管脚输入的较低频率的慢时钟信号。

由于在本示例中，所述选择器用于基于第一时钟信号和第二时钟信号进行选择处理，基于此，该选择器可以具体为多路复用选择器，能接收多个输入信号，按每个输入信号可恢复方式合成单个输出信号，通常包含一定数目的数据输入，有一个单独的输出。这样，所述多路复用选择器在接收到第一时钟信号及第二时钟信号后，可对这两个信号进行选择处理，得到所述基础时钟信号。

在一种可能的实施方式中，如图5所示，所述扫描测试时钟单元13包括：寄存器模块131及扫描门控模块132，所述寄存器模块131与所述扫描门控模块132连接；

所述寄存器模块131在接收基础时钟信号后生成第一功能使能信号，并向所述扫描门控模块132输出所述第一功能使能信号；

所述扫描门控模块132用于接收所述处理信号作为第一使能信号、接收基础时钟信号作为输入时钟以及接收所述第一功能使能信号；所述扫描门控模块132在接收基础时钟信号作为输入时钟时，基于根据所述第一功能使能信号及处理信号开启及闭合生成扫描测试时钟。

进一步的，在具体实施过程中，上述示例中的所述寄存器模块131可以具体为On-Chip-Clock寄存器模组1311，所述扫描门控模块132可以具体为第一时钟门控器1321；所述On-Chip-Clock寄存器模组1311包括输入端及输出端；所述第一时钟门控器1321包括使能端TE、功能使能端E、时钟输入端CP以及输出端Q；

所述On-Chip-Clock寄存器模组1311的输入端用于接收所述基础时钟信号，所述On-Chip-Clock寄存器模组1311的输出端与所述第一时钟门控器1321的功能使能端E连接，用以传输所述第一功能使能信号；

所述第一时钟门控器1321的时钟输入端CP用于接收所述基础时钟信号作为输入时钟，所述第一时钟门控器1321的使能端TE用于接收所述处理信号；所述第一时钟门控器1321在接收到所述基础时钟信号时，根据所述处理信号及所述第一功能使能信号开启及闭合生成时钟信号，作为扫描测试时钟信号，所述第一时钟门控器1321的输出端Q输出所述扫描测试时钟信号。

在一种可能的实施方式中，如图5所示，所述压缩逻辑时钟单元11具体可以为第二时钟门控器111；所述第二时钟门控器111包括使能端TE、功能使能端E、时钟输入端CP以及输出端Q；

其中，所述第二时钟门控器111的使能端TE及功能使能端E均与所述外界的扫描使能管脚连接，所述第二时钟门控器111的时钟输入端CP接收基础时钟信号作为输入时钟，所述第二时钟门控器111在基于所述扫描使能管脚输入的扫描使能信号时开启或闭合生成时钟信号作为所述压缩逻辑时钟信号，所述第二时钟门控器111的输出端Q输出所述压缩逻辑时钟信号。

在上述实施方式中，本示例的时钟控制器减少了实际所需的时钟门控器的数量(现有技术至少需要三个时钟门控器，而本实施例仅需要两个即可)，并且将时钟门控器放置在OCC片上时钟控制器之外面，物理实现时可以根据需要对时钟门控单元进行复制创建，便于对时钟控制装置内的各个逻辑单元执行更优化的时钟控制和实现更好的时序收敛效果。

在一种可能的实施方式中，如图5所示，所述装置还包括：逻辑与门单元14，所述逻辑与门单元14包括两个输入端及一个输出端；

其中，所述逻辑与门单元14的两个输入端分别与外界的扫描使能管脚及外界的压缩逻辑更新管脚连接；

所述逻辑与门单元14用于基于所述扫描使能管脚输出的信号与压缩逻辑更新管脚输出的信号执行与操作得到所述处理信号，并通过所述逻辑与门单元14的输出端输出所述处理信号。

综上所示，首先，本申请所述的扫描链测试的时钟控制装置，能够将压缩逻辑时钟和扫描测试时钟的源时钟归一化，即通过一个时钟管脚输入信号即可，这样不仅可以节省一个管脚资源，更重要的是可以避免现有技术中通过两个时钟管脚输入时带来的管脚之间的延时差异，从而减小压缩逻辑时钟和扫描测试时钟之间的偏移问题，从而整体上降低扫描链时序收敛难度。

其次，通过对时钟门控器使能端的控制，满足测试时的时钟需求；其中，一方面，在针对压缩逻辑时钟的时钟门控器(即第二时钟门控器)时，直接采用扫描使能管脚来控制该时钟门控器的使能端口，在测试模式下，在加载、卸载和移位阶段，扫描使能拉高，时钟门控闭合，开始输出压缩逻辑时钟，在捕获阶段，扫描使能拉低，时钟门控打开，停止输出压缩逻辑时钟；

另一方面，对于扫描测试的时钟门控器(即第一时钟门控器)，其使能端采用扫描逻辑更新管脚和扫描使能管脚组合控制，在测试模式下，加载、卸载阶段，扫描逻辑更新管脚拉高，时钟门控单元打开，此阶段输出扫描测试时钟信号；在移位阶段，扫描逻辑更新管脚拉低，扫描使能拉高，时钟门控单元闭合，输出移位测试时的扫描测试时钟信号；在捕获测试阶段，扫描逻辑更新管脚拉低，扫描使能管脚也为低电平，此时时钟门控单元由功能使能端口控制，即E端口来决定门控单元的开关操作，而E端由寄存器模组控制捕获时钟和其脉冲数量。

需要说明的是，在上述实施例中所涉及的任一种扫描链测试的时钟控制装置在生成的信号种类和数量均与现有技术的时钟控制装置生成相同，其区别在于上述所述内容中对于时钟控制装置的内部设置结构以及各单元、模块的连接关系的改变，以及基于上述改变实现的节约管脚和优化布局设置的效果。

进一步的，作为上述图3所示的时钟控制装置的具体实现方式，可以如图6所示，其中，Child OCC即前述实施例所述的On-Chip-Clock寄存器模组，clk-gating1为压缩逻辑时钟单元(第二时钟门控器)，clk-gating2-clk-gating4均为扫描测试时钟单元的扫描门控模块，而PLL为时钟设置模块(锁相环电路)，Parent OCC为基础时钟信号生成模块(选择器)，同时，subsysA、subsysB分别为不同的子系统或子模块，在本图所示的时钟控制装置中，可见每个子系统或子模块都分别对应一个扫描测试时钟单元(例如，subsysA子系统对应的Child OCC和clk-gating3)，这样通过四个管脚(扫描使能、参考时钟、时钟管脚2以及压缩逻辑更新)的输入，能够实现一种单一时钟域下的多个子系统或子模块的时钟树的建立。

同时，作为上述图4所示的时钟控制装置的具体实现方式，可以如图7所示，其中上述每一个器件的对应名称均与前述实施例一致，在此不再一一描述。在该图对应的装置结构中可以看到，subsysB子系统单独对应了一个基础时钟信号单元-扫描测试时钟单元，这样，该subsysB子系统具有与subsysA子系统不同的基础时钟信号，继而后续得到的扫描测试时钟信号也是不同的，这样就形成了多时钟域的时钟树的建立。

本发明实施例提供的一种扫描链测试的时钟控制装置，在所述扫描链测试的时钟控制装置中，包括压缩逻辑时钟单元、至少一个基础时钟信号单元以及至少一个扫描测试时钟单元；其中，所述基础时钟信号单元分别与所述压缩逻辑时钟单元及扫描测试时钟单元连接，用于分别输出基础时钟信号；所述基础时钟信号单元还分别与外界的时钟管脚及参考时钟管脚连接，用以接收外部时钟信号；同时，所述压缩逻辑时钟单元与外界的扫描使能管脚连接，并基于扫描使能信号及基础时钟信号生成压缩逻辑时钟信号；并且，所述扫描测试时钟单元接收外界的处理信号，并基于所述处理信号与基础时钟信号生成扫描测试时钟信号；所述处理信号为扫描使能管脚输出的信号与压缩逻辑更新管脚输出的信号，经逻辑门处理后得到的信号。这样，通过基础时钟信号单元能够在仅接入一个时钟管脚的情况下生成基础时钟信号后，分别由压缩逻辑时钟单元及扫描测试时钟单元分别基于该基础时钟信号分别生成压缩逻辑时钟信号及扫描测试时钟信号，无需外接其他的时钟管脚，从而减少了扫描链测试过程中所需引脚数量，解决了现有的时钟控制装置在使用过程中存在的引脚占用较多的问题。此外，本发明中的时钟控制装置中基础时钟信号单元和扫描测试时钟单元单独存在，简化了内部布局，还可以基于实际需要设置不同数量的基础时钟信号单元和扫描测试时钟单元，相较于现有技术在针对不同需要时可能需要设置不同的时钟控制装置，本发明能够仅设置一个压缩逻辑时钟单元的情况下根据实际需求设置对应数量的基础时钟信号单元和扫描测试单元，具有更好的扩展性和适用性。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释，此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

最后应说明的是：以上所述实施例，仅为本发明的具体实施方式，用以说明本发明的技术方案，而非对其限制，本发明的保护范围并不局限于此，尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本发明实施例技术方案的范围。都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。

Claims (10)

1.一种扫描链测试的时钟控制装置，其特征在于，包括：

压缩逻辑时钟单元、至少一个基础时钟信号单元以及至少一个扫描测试时钟单元；

其中，所述基础时钟信号单元分别与所述压缩逻辑时钟单元及扫描测试时钟单元连接，用于分别输出基础时钟信号；所述基础时钟信号单元还分别与外界的时钟管脚及参考时钟管脚连接，用以接收外部时钟信号；

所述压缩逻辑时钟单元与外界的扫描使能管脚连接，并基于扫描使能信号及基础时钟信号生成压缩逻辑时钟信号；

所述扫描测试时钟单元接收外界的处理信号，并基于所述处理信号与基础时钟信号生成扫描测试时钟信号；所述处理信号为扫描使能管脚输出的信号与压缩逻辑更新管脚输出的信号，经逻辑门处理后得到的信号。

2.根据权利要求1所述的扫描链测试的时钟控制装置，其特征在于，当所述扫描链测试的时钟控制装置用于生成单一时钟域时，所述装置中的基础时钟信号单元的数量为一个；所述扫描测试时钟单元的数量为第一目标数量，其中，所述第一目标数量是根据待测试的扫描链数量确定的；

其中，所述基础时钟信号单元分别与每个扫描测试时钟单元连接，用以同时向每个扫描测试时钟单元输出所述基础时钟信号；每个扫描测试时钟单元均接收处理信号。

3.根据权利要求1所述的扫描链测试的时钟控制装置，其特征在于，当所述扫描链测试的时钟控制装置用于生成多个时钟域时，所述装置中的基础时钟信号单元的数量与所述扫描测试时钟单元的数量均为第二目标数量，其中，所述第二目标数量是根据时钟域的需求数量确定的；

其中，每个基础时钟信号单元均与外界的时钟管脚及参考时钟管脚连接；每个基础时钟信号单元分别与对应的一个所述扫描测试时钟单元连接，以便所述扫描测试时钟单元基于不同的基础时钟信号得到对应不同时钟域的扫描测试时钟信号。

4.根据权利要求1-3中任一项所述的扫描链测试的时钟控制装置，其特征在于，所述基础时钟信号单元包括：

时钟设置模块及基础时钟信号生成模块；所述时钟设置模块与所述基础时钟信号生成模块连接；

其中，所述基础时钟信号生成模块还与外界时钟管脚连接，用以接收外界传输的第一时钟信号；

所述时钟设置模块与外界的参考时钟管脚连接，以接收外界输出的参考时钟信号；所述时钟设置模块用于基于所述参考时钟信号生成第二时钟信号并传输至所述基础时钟信号生成模块；

所述基础时钟信号生成模块用于根据所述第一时钟信号及第二时钟信号进行处理后得到所述基础时钟信号，并分别向所述压缩逻辑时钟单元及扫描测试时钟单元连接输出所述基础时钟信号。

5.根据权利要求4所述的扫描链测试的时钟控制装置，其特征在于，所述时钟设置模块具体为锁相环电路，所述基础时钟信号生成模块具体为选择器；

所述选择器分别于所述锁相环电路及外界时钟管脚连接，并在接收到第一时钟信号及第二时钟信号后进行选择处理，得到基础时钟信号，并分别向所述压缩逻辑时钟单元及所述扫描测试时钟单元输出基础时钟信号。

6.根据权利要求1-3中任一项所述的扫描链测试的时钟控制装置，其特征在于，

所述扫描测试时钟单元包括：寄存器模块及扫描门控模块，所述寄存器模块与所述扫描门控模块连接；

所述寄存器模块在接收基础时钟信号后生成第一功能使能信号，并向所述扫描门控模块输出所述第一功能使能信号；

所述扫描门控模块用于接收所述处理信号作为第一使能信号、接收基础时钟信号作为输入时钟以及接收所述第一功能使能信号；所述扫描门控模块在接收基础时钟信号作为输入时钟时，基于根据所述第一功能使能信号及处理信号开启及闭合生成扫描测试时钟。

7.根据权利要求6所述的扫描链测试的时钟控制装置，其特征在于，

所述寄存器模块具体为On-Chip-Clock寄存器模组，所述扫描门控模块具体为第一时钟门控器；所述On-Chip-Clock寄存器模组包括输入端及输出端；所述第一时钟门控器包括使能端、功能使能端、时钟输入端以及输出端；

所述On-Chip-Clock寄存器模组的输入端用于接收所述基础时钟信号，所述On-Chip-Clock寄存器模组的输出端与所述第一时钟门控器的功能使能端连接，用以传输所述第一功能使能信号；

所述第一时钟门控器的时钟输入端用于接收所述基础时钟信号作为输入时钟，所述第一时钟门控器的使能端用于接收所述处理信号；所述第一时钟门控器在接收到所述基础时钟信号时，根据所述处理信号及所述第一功能使能信号开启及闭合生成时钟信号，作为扫描测试时钟信号，所述第一时钟门控器的输出端输出所述扫描测试时钟信号。

8.根据权利要求1-3中任一项所述的扫描链测试的时钟控制装置，其特征在于，所述压缩逻辑时钟单元具体为第二时钟门控器；所述第二时钟门控器包括使能端、功能使能端、时钟输入端以及输出端；

其中，所述第二时钟门控器的使能端及功能使能端均与所述外界的扫描使能管脚连接，所述第二时钟门控器的时钟输入端接收基础时钟信号作为输入时钟，所述第二时钟门控器在基于所述扫描使能管脚输入的扫描使能信号时开启或闭合生成时钟信号作为所述压缩逻辑时钟信号，所述第二时钟门控器的输出端输出所述压缩逻辑时钟信号。

9.根据权利要求1-3中任一项所述的扫描链测试的时钟控制装置，其特征在于，所述装置还包括：逻辑与门单元，所述逻辑与门单元包括两个输入端及一个输出端；

其中，所述逻辑与门单元的两个输入端分别与外界的扫描使能管脚及外界的压缩逻辑更新管脚连接；

所述逻辑与门单元用于基于所述扫描使能管脚输出的信号与压缩逻辑更新管脚输出的信号执行与操作得到所述处理信号，并通过所述逻辑与门单元的输出端输出所述处理信号。

10.根据权利要求5所述的扫描链测试的时钟控制装置，其特征在于，所述选择器具体为多路复用选择器，所述多路复用选择器用于基于接收到第一时钟信号及第二时钟信号后进行选择处理，得到所述基础时钟信号。

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