JP2001117666A - 非整数周波数分割装置 - Google Patents
非整数周波数分割装置Info
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Abstract
が比較的低い400MHzクロック信号を使用して、各
種クロック周波数を得る。 【解決手段】 非整数周波数分割装置を用いて、周波数
が同じ複数個の入力クロック信号を目標クロック信号に
変換して、入力クロック信号のm個の周期を目標クロッ
ク信号のn個の周期に等しくする。そして、非整数周波
数分割装置が、複数個のクロック信号エッジトリガ生成
回路を用いて、入力クロック信号により複数個のエッジ
トリガ信号を生成して、エッジトリガ信号の周期は入力
クロック信号の2m個の周期に等しく、どのエッジトリ
ガ信号の立上りエッジおよび立下りエッジでも、入力ク
ロック信号の中の一つの立上りエッジおよび立下りエッ
ジに同調する。そして、クロック信号合成回路をクロッ
ク信号エッジトリガ生成回路に接続して、エッジトリガ
信号により目標クロック信号を合成する。
Description
装置に関して、特に入力したクロックを非整数で分割し
て、回路が必要な各種クロックを得る非整数周波数分割
装置に関する。
ンピューターの動作速度は段々速くなってきた。中央処
理装置(central process unit=CPU)はパーソナル・
コンピューター(personal computer=PC)の心臓部
で、クロック(clock)は中央処理装置が正常に作動で
きるかどうかの大切なポイントである。パーソナル・コ
ンピューターでは同時に異なるクロックを使用する可能
性があり、またこれは同時に従来の標準で、各クロック
はそれぞれ異なる機能を有する。
理装置の266MHz、300MHz、350MHz、
400MHzあるいは450MHzなどの内部クロック
で、それはパーソナル・コンピューターで最も速い素子
の動作速度を代表する。しかし現在、このような動作速
度は中央処理装置内部コアが使用する以外には、その他
の素子がこの速度で動作することはない。
バス(bus)は、通常、中央処理装置クロックの何分の
一かで動作する。これはまた、実際の制御速度のクロッ
ク回路が中央処理装置外部のマザー・ボード(motherbo
ard)上で、中央処理装置が外部クロックの数倍の速度
で仕事を進める。
出力バス(I/O bus)を通して外部の周辺機器に連接し
なければならなく、ISA(Industry Standard Archit
ecture)の入出力バスの速度動作を8.33MHzより
あげることはできなかった。この信号はメイン・メモリ
ーと同じクロックの66MHzを8で分割することによ
り獲得したもので、ISAクロック速度はこの種の緩慢
な速度が必要であった。このようにして全ての古いIS
A拡張カードは最新のパーソナル・コンピューター上で
の正確な動作性を確保した。現在のパーソナル・コンピ
ューターには、1個以上の拡張I/Oバスが増設されて
いて、これらのバス速度はISAバスよりも速いが、そ
れでもメイン・メモリーの速度とは比較にならない。現
在のパーソナル・コンピューターでは、PCI(periph
eral component interconnection=PCI)バスは33
MHzの速度で動作するが、これはメイン・メモリーの
クロック速度の半分あるいは3分の1であった。
期ループ回路(phase-lock loop=PLL)が設けられ
て、パーソナル・コンピューターに必要な各種の周波数
クロックを提供する。また従来の技術は、回路と操作時
の複雑度のために、操作時の各種クロックは整数倍の関
係ではなく、例えば同一の集積回路(IC)中で66M
Hz、100MHz、133MHzのクロックを使用す
る可能性があった。位相同期ループを使用して、集積回
路に必要な各種の周波数クロックを発生させるのが最も
効率的な方法であり、またこれは周波数の分割動作を通
して、位相同期ループにより固定周波数を発生、多数の
クロック出力を得た。
クポート(Advanced Graphic Port=AGP)4Xパターン
支援の集積回路中で、クロックの要求は266MHzか
ら開始した。周波数を整数で分割してつくるとすると、
位相同期ループは必ず800MHzの周波数でなければ
ならず、同時に266MHz(800MHz/3=26
6MHz)、200MHz(800MHz/4)、13
3MHz(800MHz/6)、100MHz(800
MHz/8)および66MHz(800MHz/12)
を得た。このように高周波位相同期ループの困難度が高
まり、効率が低下することになった。
同期ループが比較的低い400MHzクロック信号を使
用して、266MHz、200MHz、133MHz、
100MHzおよび66MHzなどの、各種のクロック
周波数を得ることである。そして大幅に高周波数の位相
同期ループの困難度を低下させ、また低周波の位相同期
ループのノイズ、および、消耗する仕事率を比較的少な
くして、全体の回路のパフォーマンス(performance)
が外界から受ける影響の程度も比較的小さくする。
用いて、周波数が同じ複数個の入力クロック信号を目標
クロック信号に変換して、入力クロック信号のm個の周
期を目標クロック信号のn個の周期に等しくして、nと
mが0より大きい正整数で且つm>n、入力クロック信
号の位相差を360°/2nの整数倍にする。そして、
非整数周波数分割装置が、複数個のクロック信号エッジ
トリガ生成回路を用いて、入力クロック信号により複数
個のエッジトリガ信号を生成して、エッジトリガ信号の
周期は入力クロック信号の2m個の周期に等しく、どの
エッジトリガ信号の立上りエッジおよび立下りエッジで
も、入力クロック信号の中の一つの立上りエッジおよび
立下りエッジに同調するのを含む。そして、クロック信
号合成回路をクロック信号エッジトリガ生成回路に接続
して、エッジトリガ信号により目標クロック信号を合成
する。
施形態を図面に基づいて説明する。 第1実施形態 図1に示すように、この発明の非整数周波数分割装置
は、第1クロック信号エッジトリガ生成回路が生成する
複数個の第1エッジトリガ信号、および第2クロック信
号エッジトリガ生成回路が生成する複数個の第2エッジ
トリガ信号で目標クロック信号を合成する。非整数周波
数分割装置は、マザー・ボードの位相同期ループが比較
的低い400MHzクロック信号を使用して、266M
Hz、200MHz、133MHz、100MHzおよ
び66MHzなどの各種のクロック周波数を得る。そし
て大幅に高周波数位相同期ループ回路の困難度を下げ、
また低周波位相同期ループ回路のノイズを比較的小さく
して、消耗する仕事率も比較的少なくして、全体の回路
のパフォーマンス(performance)が外界から受ける影
響を少なくする。
分割装置は、発振器13、第1クロック信号エッジトリ
ガ生成回路15、第2クロック信号エッジトリガ生成回
路20およびクロック信号合成回路30を含む。そのう
ちの第1クロック信号エッジトリガ生成回路15は、入
力クロック信号に連接して、エッジトリガリング計数器
を通して複数個の第1エッジトリガ信号を発生させ、ク
ロック信号合成回路30に送る。発振器13は、入力ク
ロック信号および複数個の周波数が同じ且つ異なる位相
シフトを有する入力クロック信号を発生させる。第2ク
ロック信号エッジトリガ生成回路20は、発振器13に
連接して、複数個の位相シフト入力クロック信号の1つ
により、エッジトリガリング計数器を通して、複数個の
第2エッジトリガ信号を発生させてクロック信号合成回
路30に送る。クロック信号合成回路30は、第1クロ
ック信号エッジトリガ生成回路15および第2クロック
信号エッジトリガ生成回路20に接続、XORゲートお
よびORゲートを通して目標クロック信号を合成する。
ト回路14、第1クロック信号エッジトリガ生成回路1
5、第2クロック信号エッジトリガ生成回路20および
クロック信号合成回路30を含む。そのうちの第1クロ
ック信号エッジトリガ生成回路15は、入力クロック信
号を入力して、エッジトリガリング計数器を通して複数
個の第1エッジトリガ信号を発生させてクロック信号合
成回路30に送る。位相シフト回路14は、入力クロッ
ク信号により各種位相シフトの入力クロック信号を発生
させる。第2クロック信号エッジトリガ生成回路20
は、位相シフト回路14に連接して、位相シフトの入力
クロック信号により、エッジトリガリング計数器を通し
て複数個の第2エッジトリガ信号を発生させてクロック
信号合成回路30におくる。クロック信号合成回路30
は、第1クロック信号エッジトリガ生成回路15および
第2クロック信号エッジトリガ生成回路20に連接し
て、XORゲートおよびORゲートを通して目標クロッ
ク信号を合成する。
数分割装置は、周期が2.5ナノ秒(ns)、即ち周波数
が400MHzの入力クロック信号および位相シフト9
0度の400MHzの入力クロック信号を使用して、周
期3.75ナノ秒(ns)、即ち周波数266MHzの目
標クロック信号を合成する。
の発振器13は、複数個の位相インバータを含み、各位
相インバータはそれぞれ180度の基本位相シフトを有
して、更に予め定められた位相シフトを有す。例えば図
4では、4個の位相インバータ131,132,13
3,134を含み、各位相インバータは180度の位相
シフトを提供して、合計で720度の位相シフトを有す
る。発振の目的を達成するためには、必ず総位相シフト
が360度の倍数でなければならなく、そのため総位相
シフトは1080度(720度は不適用)で、4個の位
相インバータの720度を引く以外に、各インバータは
必ず90度の位相シフトを提供して発振の目的を達成す
る。60、120度の位相シフトを提供したいときに
は、発振器13は必ず3個の位相インバータを直列に繋
げて、3個の位相インバータは540度の位相シフトを
提供する。残りの180度は各位相インバータによりそ
れぞれ60度の位相シフトを提供して、そのため第1個
目の位相インバータの出力端子は位相シフト60度のク
ロック信号を取得して、第2個目の位相インバータの出
力端子が位相シフト120度のクロック信号を取得す
る。
計数器16は第1クロック信号エッジトリガ生成回路1
5の部分回路で、それは3個の正エッジトリガD型フリ
ップフロップ161,162,163および位相インバ
ータ164を含む。もとは3で分割した回路だが、フリ
ップフロップ163は位相インバータ164を通して、
第1個目の正エッジトリガD型フリップフロップ161
へ送って、6個のクロックの後に新しく次の正周期を開
始するため、それは6で分割した回路となる。図6に示
すように、開始時、全てのD型フリップフロップの出力
端子は全て低電位で、第1個目のクロック信号入力時、
第1個目の正エッジトリガD型フリップフロップ161
の出力端子は高電位値を得ることができる。次のクロッ
ク信号時、第2個目の正エッジトリガD型フリップフロ
ップ162の出力端子は高電位値を得ることができ、さ
らに次のクロック信号時、第3個目の正エッジトリガD
型フリップフロップ163の出力端子は高電位値を得る
ことができ、位相インバータ164を通して位相をイン
バータして低電位に変化させて、3個のクロック信号を
経過後、再び高電位の出力を得ることができる。このよ
うに入力クロック信号を6で分割したクロック信号を得
ることができる。
ング計数器17は第1クロック信号エッジトリガ生成回
路15の部分回路で、それは3個の負エッジトリガD型
フリップフロップ171,172,173および位相イ
ンバータ174を含む。そのうち第3個目の負エッジト
リガD型フリップフロップ173の正態出力端子(Q)
はインバータ174を通して第1負エッジトリガD型フ
リップフロップ171に返して、例えば上述した6で割
った回路のようなものとなる。図8に示すように、開始
時、全てのD型フリップフロップの出力端子は全て低電
位で、第1クロック信号を入力する時、第1負エッジト
リガD型フリップフロップ171の出力端子が入力クロ
ック信号の立下りエッジ時に高電位値を得ることができ
て、次のクロック信号時、第2負エッジトリガD型フリ
ップフロップ172の出力端子が入力クロック信号の立
下りエッジ時に、高電位値を得ることができる。さらに
次のクロック信号時、第3負エッジトリガD型フリップ
フロップ173の出力端子は、入力クロック信号の立下
りエッジ時に高電位値を得て、位相インバータ174の
位相インバータ後に低電位に変化して、3個のクロック
信号を経過後に、再び高電位の出力を得ることができ
る。このように入力クロック信号を180度位相シフト
して、6で割ったクロック信号を得ることができる。
ジトリガ生成回路15は正エッジトリガリング計数器1
6および負エッジトリガリング計数器17を含み、第2
クロック信号エッジトリガ生成回路20は正エッジトリ
ガリング計数器21および負エッジトリガリング計数器
22を含む。正エッジトリガリング計数器21および負
エッジトリガリング計数器22の動く原理と発生する相
関タイミング信号は上述の正エッジトリガリング計数器
16および負エッジトリガリング計数器17と同じであ
る。
zの入力クロック信号にして、信号Bを発振器13ある
いは位相シフト回路14により出力される位相シフト9
0度の400MHz入力クロック信号にする。その中の
複数個のエッジトリガ信号はD型フリップフロップ16
1の出力信号ar、D型フリップフロップ172の出力
信号af、D型フリップフロップ213の出力信号br
およびD型フリップフロップ221の出力信号bfを含
む。図11に示すように、上記のD型フリップフロップ
161の出力信号arおよびD型フリップフロップ22
1の出力信号bfをXORゲート31へ出力して、図1
0に示すように、400MHz/1.5=266MHz
目標クロック信号の第1作動周期信号(first duty-cyc
le signal)を発生させる。
フロップ172の出力信号afおよびD型フリップフロ
ップ213の出力信号brをXORゲート32へ出力し
て、図10に示すように、400MHz/1.5=26
6MHz目標クロック信号の第2作動周期信号(second
duty-cycle signal)を発生させる。上述の第1作動周
期信号と第2作動周期信号をORゲート33に連接し
て、図10に示すように、1.5で分割した266MH
zの目標クロック信号を得ることができる。
して、4個の入力クロック信号周期中で3個の目標クロ
ック信号周期を得て、そのため、それは4個のフリップ
フロップを具するリング計数器を必要として、4で分割
したクロック信号を得ることができる。そのほか発振器
13あるいは位相シフト回路14が提供する位相シフト
60度および120度の位相シフトクロック信号が必要
である。前述したように、位相シフト60度および12
0度の位相シフトクロック信号の発振器13を提供し
て、3個の位相インバータで構成して必要な位相シフト
クロック信号を提供する。このほか更に3個のXORゲ
ートにより組み合わせたクロック信号合成回路30が必
要で、入力クロック信号と位相シフト60度のクロック
信号が発生する複数個のエッジトリガ信号により、目標
クロック信号の第1個目の作動周期信号を合成する。入
力クロック信号と位相シフト120度のクロック信号が
発生する複数個のエッジトリガ信号により、目標クロッ
ク信号の第2個目の作動周期信号を合成する。位相シフ
ト60度のクロック信号と、位相シフト120度のクロ
ック信号が生成する複数個のエッジトリガ信号が、目標
クロック信号の第3作動周期信号を合成する。このよう
に入力クロック信号を非整数4/3で分割して、必要な
目標クロックを得ることができる。
この発明が提供する非整数周波数分割装置は、周波数が
同じ複数個の入力クロック信号を目標クロック信号に変
換して、これら入力クロック信号のm個の周期は目標ク
ロック信号のn個周期と同じで(例えば第1実施形態で
は3/2で分割して、m=3、n=2)、そのうちnと
mは0より大きい正整数、且つm>nである。これら入
力クロック信号の相位差が360度/2nの整数倍(例
えば第1実施形態中で90度の位相シフトが必要で、n
=2のため360/4=90度である)、この非整数周
波数分割装置が複数個のクロック信号エッジトリガ生成
回路を含み、複数個の入力クロック信号により複数個の
エッジトリガ信号を発生して、これらエッジトリガ信号
の周期が入力クロック信号の2m個の周期に等しく、ど
のエッジトリガ信号の立上りエッジおよび立下りエッジ
も、これら入力クロック信号中の1つの立上りエッジお
よび立下りエッジと同期する。そしてクロック信号合成
回路を、複数個のクロック信号エッジトリガ生成回路に
接続して、複数個のエッジトリガ信号を用いて目標クロ
ック信号を合成する。
XORゲートを含んで、複数個のクロック信号エッジト
リガ生成回路に接続して、n個の作動周期信号を生成す
る。ORゲートがn個の入力端子を具して、複数個の作
動周期信号に接続して、目標クロック信号を合成する。
路は複数個の正エッジトリガリング計数器および複数個
の負エッジトリガリング計数器を含む。そのうち、複数
個の正エッジトリガリング計数器が、位相インバータお
よびm個のD型フリップフロップを含む。これらD型フ
リップフロップは正エッジトリガフリップフロップで、
クロック入力端子は複数個の入力クロック信号の1つに
並列連接して、この複数個のD型フリップフロップのQ
出力端子を一つ下のレベルのD型フリップフロップのD
入力端子に直列連接して、最後のレベルのD型フリップ
フロップのQ出力端子を位相インバータの入力端子に接
続、この位相インバータの出力端子を第1レベルのD型
フリップフロップのD入力端子に接続する。
数器が、位相インバータおよびm個のD型フリップフロ
ップを含む。これらD型フリップフロップは負エッジト
リガフリップフロップで、このクロック入力端子を複数
個の入力クロック信号の1つに並列連接して、これらD
型フリップフロップのQ出力端子を1つ下のレベルのD
型フリップフロップのD入力端子に直列連接して、最後
のレベルのD型フリップフロップのQ出力端子を位相イ
ンバータの入力端子に接続、この位相インバータの出力
端子を第1レベルのD型フリップフロップのD入力端子
に接続する。
により開示したが、もとより、この発明を限定するため
のものではなく、同業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は、特許請求の範囲および、それと均等な
領域を基準として定めなければならない。
た点を有す。従来の技術は整数周波数分割器を使用する
ため、266MHzのクロック信号を得る時には、比較
的高い周波数である800MHzのクロック信号を使用
しなければならなかった。この発明の非整数周波数分割
装置は、比較的低い周波数であるクロック信号400M
Hzを使用、1.5などの非整数で分割して、マザー・
ボードが必要とする、266MHz、200MHz,1
33MHz、100MHzおよび66MHzなどの、各
種のクロック信号を得る。このように大幅に高周波位相
同期ループ回路設計の困難度を下げて、低周波数の位相
同期ループ回路のノイズが比較的小さくなるため、消耗
する仕事率も比較的少なくなり、全体の回路のパフォー
マンス(performance)が外界から受ける影響も比較的
少なくなる。従って、産業上の利用価値が高い。
発生させる場合における、この発明にかかる好適な実施
形態の非整数周波数分割装置の構成図である。
ロックを発生させる場合における、この発明にかかる好
適な実施形態の非整数周波数分割装置の構成図である。
波数分割装置の目標クロック信号のタイムテーブルであ
る。
波数分割装置の発振器の接続を示す図である。
波数分割装置の第1クロック信号エッジトリガ生成回路
の正エッジトリガリング計数器の接続を示す図である。
波数分割装置の第1クロック信号エッジトリガ生成回路
の正エッジトリガリング計数器の複数個のエッジトリガ
信号のタイムテーブルである。
波数分割装置の第1クロック信号エッジトリガ生成回路
の負エッジトリガリング計数器の接続を示す図である。
波数分割装置の第1クロック信号エッジトリガ生成回路
の負エッジトリガリング計数器の複数個のエッジトリガ
信号のタイムテーブルである。
波数分割装置の第1クロック信号エッジトリガ生成回路
および第2クロック信号エッジトリガ生成回路の接続を
示す図である。
周波数分割装置の複数個のエッジトリガ信号およびクロ
ック信号合成回路の相関タイムテーブルである。
周波数分割装置のクロック信号合成回路の接続を示す図
である。
態の非整数周波数分割装置の4/3で分割した目標クロ
ック信号のタイムテーブルである。
プフロップ 164……位相インバータ 17,22……負エッジトリガリング計数器 171,172,173……負エッジトリガD型フリッ
プフロップ 174……位相インバータ 20……第2クロック信号エッジトリガ生成回路 30……クロック信号合成回路 31,32……XORゲート 33……ORゲート
Claims (7)
- 【請求項1】 非整数周波数分割装置を用いて、周波数
が同じ複数個の入力クロック信号を目標クロック信号に
変換して、前記入力クロック信号のm個の周期が前記目
標クロック信号のn個の周期に等しく、nとmが0より
大きい正整数で且つm>n、前記入力クロック信号の位
相差が360°/2nの整倍数で、 前記非整数周波数分割装置は、 複数個のクロック信号エッジトリガ生成回路が、前記入
力クロック信号により複数個のエッジトリガ信号を生成
して、前記エッジトリガ信号の周期は前記入力クロック
信号の2m個の周期に等しく、また、どの前記エッジト
リガ信号の立上りエッジおよび立下りエッジでも、前記
の入力クロック信号の中の一つの立上りエッジおよび立
下りエッジに同調することを含み、そして、 クロック信号合成回路を、前記クロック信号エッジトリ
ガ生成回路に接続して、前記エッジトリガ信号により、
前記目標クロック信号を合成することを特徴とする非整
数周波数分割装置。 - 【請求項2】 非整数周波数分割装置を用いて、発振器
が出力する入力クロック信号および前記入力クロック信
号との位相差が90度の位相シフト90度クロック信号
を、目標クロック信号に変換して、前記入力クロック信
号の3個の周期が前記目標クロック信号の2個の周期に
等しく、 前記非整数周波数分割装置は、 前記入力クロック信号により複数個の第1エッジトリガ
信号を生成する第1クロック信号エッジトリガ生成回
路、 前記位相シフト90度クロック信号により複数個の第2
エッジトリガ信号を生成する第2クロック信号エッジト
リガ生成回路、および、 前記第1および前記第2クロック信号エッジトリガ生成
回路に接続して、前記第1および第2エッジトリガ信号
により前記目標クロック信号を合成する、クロック信号
合成回路を含むことを特徴とする非整数周波数分割装
置。 - 【請求項3】 上記発振器が複数個の位相インバータを
お互いに直列連接することにより組み合わせて、前記位
相インバータの最後の位相インバータの出力端子がまた
第1個目の位相インバータの入力端子につながることを
特徴とする請求項2記載の非整数周波数分割装置。 - 【請求項4】 上記第1クロック信号エッジトリガ生成
回路が第1正エッジトリガリング計数器および第1負エ
ッジトリガリング計数器を含み、上記第2クロック信号
エッジトリガ生成回路が第2正エッジトリガリング計数
器および第2負エッジトリガリング計数器を含むことを
特徴とする請求項2記載の非整数周波数分割装置。 - 【請求項5】 上記第1正エッジトリガリング計数器お
よび上記第2正エッジトリガリング計数器が、 位相インバータと3個のD型フリップフロップとを具備
し、 3個のD型フリップフロップが正エッジトリガフリップ
フロップで、そのクロック入力端子を並列連接して、上
記第1正エッジトリガリング計数器のクロック入力端子
を上記入力クロックに接続、上記第2正エッジトリガリ
ング計数器のクロック入力端子を上記位相シフト90度
のクロック信号に接続して、前記D型フリップフロップ
のQ出力端子を一つ下のレベルのD型フリップフロップの
D出力端子に直列接続して、最後のレベルのD型フリップ
フロップのQ出力端子を前記位相インバータの入力端子
に接続、前記位相インバータの出力端子を第1レベルの
D型フリップフロップのD入力端子に接続することを特徴
とする請求項4記載の非整数周波数分割装置。 - 【請求項6】 上記第1負エッジトリガリング計数器お
よび上記第2負エッジトリガリング計数器が、 位相インバータと3個のD型フリップフロップとを具備
し、 3個のD型フリップフロップが負エッジトリガフリップ
フロップで、そのクロック入力端子を並列連接して、上
記第1負エッジトリガリング計数器のクロック入力端子
を上記入力クロックに接続、上記第2負エッジトリガリ
ング計数器のクロック入力端子を上記位相シフト90度
のクロック信号に接続して、前記D型フリップフロップ
のQ出力端子を一つ下のレベルのD型フリップフロップの
D入力端子に直列接続して、最後のレベルのD型フリップ
フロップのQ出力端子を前記位相インバータの入力端子
に接続、前記位相インバータの出力端子を第1レベルの
D型フリップフロップのD入力端子に接続することを特徴
とする請求項4記載の非整数周波数分割装置。 - 【請求項7】 クロック信号合成回路が、 上記第1クロック信号エッジトリガ生成回路、上記第2
クロック信号エッジトリガ生成回路に接続して、上記の
第1および第2エッジトリガ信号により上記目標クロッ
ク信号の第1作動周期信号を合成する第1XORゲー
ト、 上記第1クロック信号エッジトリガ生成回路、上記第2
クロック信号エッジトリガ生成回路に接続して、上記の
第1および第2エッジトリガ信号により上記目標クロッ
ク信号の第2作動周期信号を合成する第2XORゲー
ト、および、 前記第1および第2XORゲートに接続して、前記第1
作動周期信号および第2作動周期信号により上記目標ク
ロック信号を合成するORゲートを含むことを特徴とす
る請求項2記載の非整数周波数分割装置。
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