JP2001117666A - 非整数周波数分割装置 - Google Patents
非整数周波数分割装置Info
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- H03—ELECTRONIC CIRCUITRY
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- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/68—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a base which is a non-integer
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- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
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- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】
【課題】 この発明はマザー・ボードの位相同期ループ
が比較的低い４００ＭＨｚクロック信号を使用して、各
種クロック周波数を得る。 【解決手段】 非整数周波数分割装置を用いて、周波数
が同じ複数個の入力クロック信号を目標クロック信号に
変換して、入力クロック信号のｍ個の周期を目標クロッ
ク信号のｎ個の周期に等しくする。そして、非整数周波
数分割装置が、複数個のクロック信号エッジトリガ生成
回路を用いて、入力クロック信号により複数個のエッジ
トリガ信号を生成して、エッジトリガ信号の周期は入力
クロック信号の２ｍ個の周期に等しく、どのエッジトリ
ガ信号の立上りエッジおよび立下りエッジでも、入力ク
ロック信号の中の一つの立上りエッジおよび立下りエッ
ジに同調する。そして、クロック信号合成回路をクロッ
ク信号エッジトリガ生成回路に接続して、エッジトリガ
信号により目標クロック信号を合成する。
が比較的低い４００ＭＨｚクロック信号を使用して、各
種クロック周波数を得る。 【解決手段】 非整数周波数分割装置を用いて、周波数
が同じ複数個の入力クロック信号を目標クロック信号に
変換して、入力クロック信号のｍ個の周期を目標クロッ
ク信号のｎ個の周期に等しくする。そして、非整数周波
数分割装置が、複数個のクロック信号エッジトリガ生成
回路を用いて、入力クロック信号により複数個のエッジ
トリガ信号を生成して、エッジトリガ信号の周期は入力
クロック信号の２ｍ個の周期に等しく、どのエッジトリ
ガ信号の立上りエッジおよび立下りエッジでも、入力ク
ロック信号の中の一つの立上りエッジおよび立下りエッ
ジに同調する。そして、クロック信号合成回路をクロッ
ク信号エッジトリガ生成回路に接続して、エッジトリガ
信号により目標クロック信号を合成する。
Description
【０００１】
【発明の属する技術分野】この発明は非整数周波数分割
装置に関して、特に入力したクロックを非整数で分割し
て、回路が必要な各種クロックを得る非整数周波数分割
装置に関する。
装置に関して、特に入力したクロックを非整数で分割し
て、回路が必要な各種クロックを得る非整数周波数分割
装置に関する。
【０００２】
【従来の技術】半導体技術の大幅な進歩により、近代コ
ンピューターの動作速度は段々速くなってきた。中央処
理装置（central process unit＝CPU）はパーソナル・
コンピューター（personal computer＝ＰＣ）の心臓部
で、クロック（clock）は中央処理装置が正常に作動で
きるかどうかの大切なポイントである。パーソナル・コ
ンピューターでは同時に異なるクロックを使用する可能
性があり、またこれは同時に従来の標準で、各クロック
はそれぞれ異なる機能を有する。
ンピューターの動作速度は段々速くなってきた。中央処
理装置（central process unit＝CPU）はパーソナル・
コンピューター（personal computer＝ＰＣ）の心臓部
で、クロック（clock）は中央処理装置が正常に作動で
きるかどうかの大切なポイントである。パーソナル・コ
ンピューターでは同時に異なるクロックを使用する可能
性があり、またこれは同時に従来の標準で、各クロック
はそれぞれ異なる機能を有する。
【０００３】そのうち、最も代表的なクロックは中央処
理装置の２６６ＭＨｚ、３００ＭＨｚ、３５０ＭＨｚ、
４００ＭＨｚあるいは４５０ＭＨｚなどの内部クロック
で、それはパーソナル・コンピューターで最も速い素子
の動作速度を代表する。しかし現在、このような動作速
度は中央処理装置内部コアが使用する以外には、その他
の素子がこの速度で動作することはない。
理装置の２６６ＭＨｚ、３００ＭＨｚ、３５０ＭＨｚ、
４００ＭＨｚあるいは４５０ＭＨｚなどの内部クロック
で、それはパーソナル・コンピューターで最も速い素子
の動作速度を代表する。しかし現在、このような動作速
度は中央処理装置内部コアが使用する以外には、その他
の素子がこの速度で動作することはない。
【０００４】中央処理装置からメイン・メモリーまでの
バス（bus）は、通常、中央処理装置クロックの何分の
一かで動作する。これはまた、実際の制御速度のクロッ
ク回路が中央処理装置外部のマザー・ボード（motherbo
ard）上で、中央処理装置が外部クロックの数倍の速度
で仕事を進める。
バス（bus）は、通常、中央処理装置クロックの何分の
一かで動作する。これはまた、実際の制御速度のクロッ
ク回路が中央処理装置外部のマザー・ボード（motherbo
ard）上で、中央処理装置が外部クロックの数倍の速度
で仕事を進める。
【０００５】マザー・ボード上で中央処理装置は必ず入
出力バス（I/O bus）を通して外部の周辺機器に連接し
なければならなく、ＩＳＡ（Industry Standard Archit
ecture）の入出力バスの速度動作を８．３３ＭＨｚより
あげることはできなかった。この信号はメイン・メモリ
ーと同じクロックの６６ＭＨｚを８で分割することによ
り獲得したもので、ＩＳＡクロック速度はこの種の緩慢
な速度が必要であった。このようにして全ての古いＩＳ
Ａ拡張カードは最新のパーソナル・コンピューター上で
の正確な動作性を確保した。現在のパーソナル・コンピ
ューターには、１個以上の拡張Ｉ／Ｏバスが増設されて
いて、これらのバス速度はＩＳＡバスよりも速いが、そ
れでもメイン・メモリーの速度とは比較にならない。現
在のパーソナル・コンピューターでは、ＰＣＩ（periph
eral component interconnection＝ＰＣＩ）バスは３３
ＭＨｚの速度で動作するが、これはメイン・メモリーの
クロック速度の半分あるいは３分の１であった。
出力バス（I/O bus）を通して外部の周辺機器に連接し
なければならなく、ＩＳＡ（Industry Standard Archit
ecture）の入出力バスの速度動作を８．３３ＭＨｚより
あげることはできなかった。この信号はメイン・メモリ
ーと同じクロックの６６ＭＨｚを８で分割することによ
り獲得したもので、ＩＳＡクロック速度はこの種の緩慢
な速度が必要であった。このようにして全ての古いＩＳ
Ａ拡張カードは最新のパーソナル・コンピューター上で
の正確な動作性を確保した。現在のパーソナル・コンピ
ューターには、１個以上の拡張Ｉ／Ｏバスが増設されて
いて、これらのバス速度はＩＳＡバスよりも速いが、そ
れでもメイン・メモリーの速度とは比較にならない。現
在のパーソナル・コンピューターでは、ＰＣＩ（periph
eral component interconnection＝ＰＣＩ）バスは３３
ＭＨｚの速度で動作するが、これはメイン・メモリーの
クロック速度の半分あるいは３分の１であった。
【０００６】従来の集積回路（ＩＣ）上には全て位相同
期ループ回路（phase-lock loop＝ＰＬＬ）が設けられ
て、パーソナル・コンピューターに必要な各種の周波数
クロックを提供する。また従来の技術は、回路と操作時
の複雑度のために、操作時の各種クロックは整数倍の関
係ではなく、例えば同一の集積回路（ＩＣ）中で６６Ｍ
Ｈｚ、１００ＭＨｚ、１３３ＭＨｚのクロックを使用す
る可能性があった。位相同期ループを使用して、集積回
路に必要な各種の周波数クロックを発生させるのが最も
効率的な方法であり、またこれは周波数の分割動作を通
して、位相同期ループにより固定周波数を発生、多数の
クロック出力を得た。
期ループ回路（phase-lock loop＝ＰＬＬ）が設けられ
て、パーソナル・コンピューターに必要な各種の周波数
クロックを提供する。また従来の技術は、回路と操作時
の複雑度のために、操作時の各種クロックは整数倍の関
係ではなく、例えば同一の集積回路（ＩＣ）中で６６Ｍ
Ｈｚ、１００ＭＨｚ、１３３ＭＨｚのクロックを使用す
る可能性があった。位相同期ループを使用して、集積回
路に必要な各種の周波数クロックを発生させるのが最も
効率的な方法であり、またこれは周波数の分割動作を通
して、位相同期ループにより固定周波数を発生、多数の
クロック出力を得た。
【０００７】
【発明が解決しようとする課題】従来、先進グラフィッ
クポート（Advanced Graphic Port＝AGP）４Ｘパターン
支援の集積回路中で、クロックの要求は２６６ＭＨｚか
ら開始した。周波数を整数で分割してつくるとすると、
位相同期ループは必ず８００ＭＨｚの周波数でなければ
ならず、同時に２６６ＭＨｚ（８００ＭＨｚ／３＝２６
６ＭＨｚ）、２００ＭＨｚ（８００ＭＨｚ／４）、１３
３ＭＨｚ（８００ＭＨｚ／６）、１００ＭＨｚ（８００
ＭＨｚ／８）および６６ＭＨｚ（８００ＭＨｚ／１２）
を得た。このように高周波位相同期ループの困難度が高
まり、効率が低下することになった。
クポート（Advanced Graphic Port＝AGP）４Ｘパターン
支援の集積回路中で、クロックの要求は２６６ＭＨｚか
ら開始した。周波数を整数で分割してつくるとすると、
位相同期ループは必ず８００ＭＨｚの周波数でなければ
ならず、同時に２６６ＭＨｚ（８００ＭＨｚ／３＝２６
６ＭＨｚ）、２００ＭＨｚ（８００ＭＨｚ／４）、１３
３ＭＨｚ（８００ＭＨｚ／６）、１００ＭＨｚ（８００
ＭＨｚ／８）および６６ＭＨｚ（８００ＭＨｚ／１２）
を得た。このように高周波位相同期ループの困難度が高
まり、効率が低下することになった。
【０００８】この発明の目的は、マザー・ボードの位相
同期ループが比較的低い４００ＭＨｚクロック信号を使
用して、２６６ＭＨｚ、２００ＭＨｚ、１３３ＭＨｚ、
１００ＭＨｚおよび６６ＭＨｚなどの、各種のクロック
周波数を得ることである。そして大幅に高周波数の位相
同期ループの困難度を低下させ、また低周波の位相同期
ループのノイズ、および、消耗する仕事率を比較的少な
くして、全体の回路のパフォーマンス（performance）
が外界から受ける影響の程度も比較的小さくする。
同期ループが比較的低い４００ＭＨｚクロック信号を使
用して、２６６ＭＨｚ、２００ＭＨｚ、１３３ＭＨｚ、
１００ＭＨｚおよび６６ＭＨｚなどの、各種のクロック
周波数を得ることである。そして大幅に高周波数の位相
同期ループの困難度を低下させ、また低周波の位相同期
ループのノイズ、および、消耗する仕事率を比較的少な
くして、全体の回路のパフォーマンス（performance）
が外界から受ける影響の程度も比較的小さくする。
【０００９】
【課題を解決するための手段】非整数周波数分割装置を
用いて、周波数が同じ複数個の入力クロック信号を目標
クロック信号に変換して、入力クロック信号のｍ個の周
期を目標クロック信号のｎ個の周期に等しくして、ｎと
ｍが０より大きい正整数で且つｍ＞ｎ、入力クロック信
号の位相差を３６０°／２ｎの整数倍にする。そして、
非整数周波数分割装置が、複数個のクロック信号エッジ
トリガ生成回路を用いて、入力クロック信号により複数
個のエッジトリガ信号を生成して、エッジトリガ信号の
周期は入力クロック信号の２ｍ個の周期に等しく、どの
エッジトリガ信号の立上りエッジおよび立下りエッジで
も、入力クロック信号の中の一つの立上りエッジおよび
立下りエッジに同調するのを含む。そして、クロック信
号合成回路をクロック信号エッジトリガ生成回路に接続
して、エッジトリガ信号により目標クロック信号を合成
する。
用いて、周波数が同じ複数個の入力クロック信号を目標
クロック信号に変換して、入力クロック信号のｍ個の周
期を目標クロック信号のｎ個の周期に等しくして、ｎと
ｍが０より大きい正整数で且つｍ＞ｎ、入力クロック信
号の位相差を３６０°／２ｎの整数倍にする。そして、
非整数周波数分割装置が、複数個のクロック信号エッジ
トリガ生成回路を用いて、入力クロック信号により複数
個のエッジトリガ信号を生成して、エッジトリガ信号の
周期は入力クロック信号の２ｍ個の周期に等しく、どの
エッジトリガ信号の立上りエッジおよび立下りエッジで
も、入力クロック信号の中の一つの立上りエッジおよび
立下りエッジに同調するのを含む。そして、クロック信
号合成回路をクロック信号エッジトリガ生成回路に接続
して、エッジトリガ信号により目標クロック信号を合成
する。
【００１０】
【発明の実施の形態】以下、この発明にかかる好適な実
施形態を図面に基づいて説明する。 第１実施形態 図１に示すように、この発明の非整数周波数分割装置
は、第１クロック信号エッジトリガ生成回路が生成する
複数個の第１エッジトリガ信号、および第２クロック信
号エッジトリガ生成回路が生成する複数個の第２エッジ
トリガ信号で目標クロック信号を合成する。非整数周波
数分割装置は、マザー・ボードの位相同期ループが比較
的低い４００ＭＨｚクロック信号を使用して、２６６Ｍ
Ｈｚ、２００ＭＨｚ、１３３ＭＨｚ、１００ＭＨｚおよ
び６６ＭＨｚなどの各種のクロック周波数を得る。そし
て大幅に高周波数位相同期ループ回路の困難度を下げ、
また低周波位相同期ループ回路のノイズを比較的小さく
して、消耗する仕事率も比較的少なくして、全体の回路
のパフォーマンス（performance）が外界から受ける影
響を少なくする。
施形態を図面に基づいて説明する。 第１実施形態 図１に示すように、この発明の非整数周波数分割装置
は、第１クロック信号エッジトリガ生成回路が生成する
複数個の第１エッジトリガ信号、および第２クロック信
号エッジトリガ生成回路が生成する複数個の第２エッジ
トリガ信号で目標クロック信号を合成する。非整数周波
数分割装置は、マザー・ボードの位相同期ループが比較
的低い４００ＭＨｚクロック信号を使用して、２６６Ｍ
Ｈｚ、２００ＭＨｚ、１３３ＭＨｚ、１００ＭＨｚおよ
び６６ＭＨｚなどの各種のクロック周波数を得る。そし
て大幅に高周波数位相同期ループ回路の困難度を下げ、
また低周波位相同期ループ回路のノイズを比較的小さく
して、消耗する仕事率も比較的少なくして、全体の回路
のパフォーマンス（performance）が外界から受ける影
響を少なくする。
【００１１】図１に示すように、本発明の非整数周波数
分割装置は、発振器１３、第１クロック信号エッジトリ
ガ生成回路１５、第２クロック信号エッジトリガ生成回
路２０およびクロック信号合成回路３０を含む。そのう
ちの第１クロック信号エッジトリガ生成回路１５は、入
力クロック信号に連接して、エッジトリガリング計数器
を通して複数個の第１エッジトリガ信号を発生させ、ク
ロック信号合成回路３０に送る。発振器１３は、入力ク
ロック信号および複数個の周波数が同じ且つ異なる位相
シフトを有する入力クロック信号を発生させる。第２ク
ロック信号エッジトリガ生成回路２０は、発振器１３に
連接して、複数個の位相シフト入力クロック信号の１つ
により、エッジトリガリング計数器を通して、複数個の
第２エッジトリガ信号を発生させてクロック信号合成回
路３０に送る。クロック信号合成回路３０は、第１クロ
ック信号エッジトリガ生成回路１５および第２クロック
信号エッジトリガ生成回路２０に接続、ＸＯＲゲートお
よびＯＲゲートを通して目標クロック信号を合成する。
分割装置は、発振器１３、第１クロック信号エッジトリ
ガ生成回路１５、第２クロック信号エッジトリガ生成回
路２０およびクロック信号合成回路３０を含む。そのう
ちの第１クロック信号エッジトリガ生成回路１５は、入
力クロック信号に連接して、エッジトリガリング計数器
を通して複数個の第１エッジトリガ信号を発生させ、ク
ロック信号合成回路３０に送る。発振器１３は、入力ク
ロック信号および複数個の周波数が同じ且つ異なる位相
シフトを有する入力クロック信号を発生させる。第２ク
ロック信号エッジトリガ生成回路２０は、発振器１３に
連接して、複数個の位相シフト入力クロック信号の１つ
により、エッジトリガリング計数器を通して、複数個の
第２エッジトリガ信号を発生させてクロック信号合成回
路３０に送る。クロック信号合成回路３０は、第１クロ
ック信号エッジトリガ生成回路１５および第２クロック
信号エッジトリガ生成回路２０に接続、ＸＯＲゲートお
よびＯＲゲートを通して目標クロック信号を合成する。
【００１２】図２に示すように、この発明は、位相シフ
ト回路１４、第１クロック信号エッジトリガ生成回路１
５、第２クロック信号エッジトリガ生成回路２０および
クロック信号合成回路３０を含む。そのうちの第１クロ
ック信号エッジトリガ生成回路１５は、入力クロック信
号を入力して、エッジトリガリング計数器を通して複数
個の第１エッジトリガ信号を発生させてクロック信号合
成回路３０に送る。位相シフト回路１４は、入力クロッ
ク信号により各種位相シフトの入力クロック信号を発生
させる。第２クロック信号エッジトリガ生成回路２０
は、位相シフト回路１４に連接して、位相シフトの入力
クロック信号により、エッジトリガリング計数器を通し
て複数個の第２エッジトリガ信号を発生させてクロック
信号合成回路３０におくる。クロック信号合成回路３０
は、第１クロック信号エッジトリガ生成回路１５および
第２クロック信号エッジトリガ生成回路２０に連接し
て、ＸＯＲゲートおよびＯＲゲートを通して目標クロッ
ク信号を合成する。
ト回路１４、第１クロック信号エッジトリガ生成回路１
５、第２クロック信号エッジトリガ生成回路２０および
クロック信号合成回路３０を含む。そのうちの第１クロ
ック信号エッジトリガ生成回路１５は、入力クロック信
号を入力して、エッジトリガリング計数器を通して複数
個の第１エッジトリガ信号を発生させてクロック信号合
成回路３０に送る。位相シフト回路１４は、入力クロッ
ク信号により各種位相シフトの入力クロック信号を発生
させる。第２クロック信号エッジトリガ生成回路２０
は、位相シフト回路１４に連接して、位相シフトの入力
クロック信号により、エッジトリガリング計数器を通し
て複数個の第２エッジトリガ信号を発生させてクロック
信号合成回路３０におくる。クロック信号合成回路３０
は、第１クロック信号エッジトリガ生成回路１５および
第２クロック信号エッジトリガ生成回路２０に連接し
て、ＸＯＲゲートおよびＯＲゲートを通して目標クロッ
ク信号を合成する。
【００１３】図３に示すように、この発明の非整数周波
数分割装置は、周期が２．５ナノ秒（ns）、即ち周波数
が４００ＭＨｚの入力クロック信号および位相シフト９
０度の４００ＭＨｚの入力クロック信号を使用して、周
期３．７５ナノ秒（ns）、即ち周波数２６６ＭＨｚの目
標クロック信号を合成する。
数分割装置は、周期が２．５ナノ秒（ns）、即ち周波数
が４００ＭＨｚの入力クロック信号および位相シフト９
０度の４００ＭＨｚの入力クロック信号を使用して、周
期３．７５ナノ秒（ns）、即ち周波数２６６ＭＨｚの目
標クロック信号を合成する。
【００１４】図４に示すように、非整数周波数分割装置
の発振器１３は、複数個の位相インバータを含み、各位
相インバータはそれぞれ１８０度の基本位相シフトを有
して、更に予め定められた位相シフトを有す。例えば図
４では、４個の位相インバータ１３１，１３２，１３
３，１３４を含み、各位相インバータは１８０度の位相
シフトを提供して、合計で７２０度の位相シフトを有す
る。発振の目的を達成するためには、必ず総位相シフト
が３６０度の倍数でなければならなく、そのため総位相
シフトは１０８０度（７２０度は不適用）で、４個の位
相インバータの７２０度を引く以外に、各インバータは
必ず９０度の位相シフトを提供して発振の目的を達成す
る。６０、１２０度の位相シフトを提供したいときに
は、発振器１３は必ず３個の位相インバータを直列に繋
げて、３個の位相インバータは５４０度の位相シフトを
提供する。残りの１８０度は各位相インバータによりそ
れぞれ６０度の位相シフトを提供して、そのため第１個
目の位相インバータの出力端子は位相シフト６０度のク
ロック信号を取得して、第２個目の位相インバータの出
力端子が位相シフト１２０度のクロック信号を取得す
る。
の発振器１３は、複数個の位相インバータを含み、各位
相インバータはそれぞれ１８０度の基本位相シフトを有
して、更に予め定められた位相シフトを有す。例えば図
４では、４個の位相インバータ１３１，１３２，１３
３，１３４を含み、各位相インバータは１８０度の位相
シフトを提供して、合計で７２０度の位相シフトを有す
る。発振の目的を達成するためには、必ず総位相シフト
が３６０度の倍数でなければならなく、そのため総位相
シフトは１０８０度（７２０度は不適用）で、４個の位
相インバータの７２０度を引く以外に、各インバータは
必ず９０度の位相シフトを提供して発振の目的を達成す
る。６０、１２０度の位相シフトを提供したいときに
は、発振器１３は必ず３個の位相インバータを直列に繋
げて、３個の位相インバータは５４０度の位相シフトを
提供する。残りの１８０度は各位相インバータによりそ
れぞれ６０度の位相シフトを提供して、そのため第１個
目の位相インバータの出力端子は位相シフト６０度のク
ロック信号を取得して、第２個目の位相インバータの出
力端子が位相シフト１２０度のクロック信号を取得す
る。
【００１５】図５に示すように、正エッジトリガリング
計数器１６は第１クロック信号エッジトリガ生成回路１
５の部分回路で、それは３個の正エッジトリガＤ型フリ
ップフロップ１６１，１６２，１６３および位相インバ
ータ１６４を含む。もとは３で分割した回路だが、フリ
ップフロップ１６３は位相インバータ１６４を通して、
第１個目の正エッジトリガＤ型フリップフロップ１６１
へ送って、６個のクロックの後に新しく次の正周期を開
始するため、それは６で分割した回路となる。図６に示
すように、開始時、全てのＤ型フリップフロップの出力
端子は全て低電位で、第１個目のクロック信号入力時、
第１個目の正エッジトリガＤ型フリップフロップ１６１
の出力端子は高電位値を得ることができる。次のクロッ
ク信号時、第２個目の正エッジトリガＤ型フリップフロ
ップ１６２の出力端子は高電位値を得ることができ、さ
らに次のクロック信号時、第３個目の正エッジトリガＤ
型フリップフロップ１６３の出力端子は高電位値を得る
ことができ、位相インバータ１６４を通して位相をイン
バータして低電位に変化させて、３個のクロック信号を
経過後、再び高電位の出力を得ることができる。このよ
うに入力クロック信号を６で分割したクロック信号を得
ることができる。
計数器１６は第１クロック信号エッジトリガ生成回路１
５の部分回路で、それは３個の正エッジトリガＤ型フリ
ップフロップ１６１，１６２，１６３および位相インバ
ータ１６４を含む。もとは３で分割した回路だが、フリ
ップフロップ１６３は位相インバータ１６４を通して、
第１個目の正エッジトリガＤ型フリップフロップ１６１
へ送って、６個のクロックの後に新しく次の正周期を開
始するため、それは６で分割した回路となる。図６に示
すように、開始時、全てのＤ型フリップフロップの出力
端子は全て低電位で、第１個目のクロック信号入力時、
第１個目の正エッジトリガＤ型フリップフロップ１６１
の出力端子は高電位値を得ることができる。次のクロッ
ク信号時、第２個目の正エッジトリガＤ型フリップフロ
ップ１６２の出力端子は高電位値を得ることができ、さ
らに次のクロック信号時、第３個目の正エッジトリガＤ
型フリップフロップ１６３の出力端子は高電位値を得る
ことができ、位相インバータ１６４を通して位相をイン
バータして低電位に変化させて、３個のクロック信号を
経過後、再び高電位の出力を得ることができる。このよ
うに入力クロック信号を６で分割したクロック信号を得
ることができる。
【００１６】図７に示すように、この負エッジトリガリ
ング計数器１７は第１クロック信号エッジトリガ生成回
路１５の部分回路で、それは３個の負エッジトリガＤ型
フリップフロップ１７１，１７２，１７３および位相イ
ンバータ１７４を含む。そのうち第３個目の負エッジト
リガＤ型フリップフロップ１７３の正態出力端子（Ｑ）
はインバータ１７４を通して第１負エッジトリガＤ型フ
リップフロップ１７１に返して、例えば上述した６で割
った回路のようなものとなる。図８に示すように、開始
時、全てのＤ型フリップフロップの出力端子は全て低電
位で、第１クロック信号を入力する時、第１負エッジト
リガＤ型フリップフロップ１７１の出力端子が入力クロ
ック信号の立下りエッジ時に高電位値を得ることができ
て、次のクロック信号時、第２負エッジトリガＤ型フリ
ップフロップ１７２の出力端子が入力クロック信号の立
下りエッジ時に、高電位値を得ることができる。さらに
次のクロック信号時、第３負エッジトリガＤ型フリップ
フロップ１７３の出力端子は、入力クロック信号の立下
りエッジ時に高電位値を得て、位相インバータ１７４の
位相インバータ後に低電位に変化して、３個のクロック
信号を経過後に、再び高電位の出力を得ることができ
る。このように入力クロック信号を１８０度位相シフト
して、６で割ったクロック信号を得ることができる。
ング計数器１７は第１クロック信号エッジトリガ生成回
路１５の部分回路で、それは３個の負エッジトリガＤ型
フリップフロップ１７１，１７２，１７３および位相イ
ンバータ１７４を含む。そのうち第３個目の負エッジト
リガＤ型フリップフロップ１７３の正態出力端子（Ｑ）
はインバータ１７４を通して第１負エッジトリガＤ型フ
リップフロップ１７１に返して、例えば上述した６で割
った回路のようなものとなる。図８に示すように、開始
時、全てのＤ型フリップフロップの出力端子は全て低電
位で、第１クロック信号を入力する時、第１負エッジト
リガＤ型フリップフロップ１７１の出力端子が入力クロ
ック信号の立下りエッジ時に高電位値を得ることができ
て、次のクロック信号時、第２負エッジトリガＤ型フリ
ップフロップ１７２の出力端子が入力クロック信号の立
下りエッジ時に、高電位値を得ることができる。さらに
次のクロック信号時、第３負エッジトリガＤ型フリップ
フロップ１７３の出力端子は、入力クロック信号の立下
りエッジ時に高電位値を得て、位相インバータ１７４の
位相インバータ後に低電位に変化して、３個のクロック
信号を経過後に、再び高電位の出力を得ることができ
る。このように入力クロック信号を１８０度位相シフト
して、６で割ったクロック信号を得ることができる。
【００１７】図９に示すように、第１クロック信号エッ
ジトリガ生成回路１５は正エッジトリガリング計数器１
６および負エッジトリガリング計数器１７を含み、第２
クロック信号エッジトリガ生成回路２０は正エッジトリ
ガリング計数器２１および負エッジトリガリング計数器
２２を含む。正エッジトリガリング計数器２１および負
エッジトリガリング計数器２２の動く原理と発生する相
関タイミング信号は上述の正エッジトリガリング計数器
１６および負エッジトリガリング計数器１７と同じであ
る。
ジトリガ生成回路１５は正エッジトリガリング計数器１
６および負エッジトリガリング計数器１７を含み、第２
クロック信号エッジトリガ生成回路２０は正エッジトリ
ガリング計数器２１および負エッジトリガリング計数器
２２を含む。正エッジトリガリング計数器２１および負
エッジトリガリング計数器２２の動く原理と発生する相
関タイミング信号は上述の正エッジトリガリング計数器
１６および負エッジトリガリング計数器１７と同じであ
る。
【００１８】図１０に示すように、信号Ａを４００ＭＨ
ｚの入力クロック信号にして、信号Ｂを発振器１３ある
いは位相シフト回路１４により出力される位相シフト９
０度の４００ＭＨｚ入力クロック信号にする。その中の
複数個のエッジトリガ信号はＤ型フリップフロップ１６
１の出力信号ａｒ、Ｄ型フリップフロップ１７２の出力
信号ａｆ、Ｄ型フリップフロップ２１３の出力信号ｂｒ
およびＤ型フリップフロップ２２１の出力信号ｂｆを含
む。図１１に示すように、上記のＤ型フリップフロップ
１６１の出力信号ａｒおよびＤ型フリップフロップ２２
１の出力信号ｂｆをＸＯＲゲート３１へ出力して、図１
０に示すように、４００ＭＨｚ／１．５＝２６６ＭＨｚ
目標クロック信号の第１作動周期信号（first duty-cyc
le signal）を発生させる。
ｚの入力クロック信号にして、信号Ｂを発振器１３ある
いは位相シフト回路１４により出力される位相シフト９
０度の４００ＭＨｚ入力クロック信号にする。その中の
複数個のエッジトリガ信号はＤ型フリップフロップ１６
１の出力信号ａｒ、Ｄ型フリップフロップ１７２の出力
信号ａｆ、Ｄ型フリップフロップ２１３の出力信号ｂｒ
およびＤ型フリップフロップ２２１の出力信号ｂｆを含
む。図１１に示すように、上記のＤ型フリップフロップ
１６１の出力信号ａｒおよびＤ型フリップフロップ２２
１の出力信号ｂｆをＸＯＲゲート３１へ出力して、図１
０に示すように、４００ＭＨｚ／１．５＝２６６ＭＨｚ
目標クロック信号の第１作動周期信号（first duty-cyc
le signal）を発生させる。
【００１９】図１１に示すように、図９のＤ型フリップ
フロップ１７２の出力信号ａｆおよびＤ型フリップフロ
ップ２１３の出力信号ｂｒをＸＯＲゲート３２へ出力し
て、図１０に示すように、４００ＭＨｚ／１．５＝２６
６ＭＨｚ目標クロック信号の第２作動周期信号（second
duty-cycle signal）を発生させる。上述の第１作動周
期信号と第２作動周期信号をＯＲゲート３３に連接し
て、図１０に示すように、１．５で分割した２６６ＭＨ
ｚの目標クロック信号を得ることができる。
フロップ１７２の出力信号ａｆおよびＤ型フリップフロ
ップ２１３の出力信号ｂｒをＸＯＲゲート３２へ出力し
て、図１０に示すように、４００ＭＨｚ／１．５＝２６
６ＭＨｚ目標クロック信号の第２作動周期信号（second
duty-cycle signal）を発生させる。上述の第１作動周
期信号と第２作動周期信号をＯＲゲート３３に連接し
て、図１０に示すように、１．５で分割した２６６ＭＨ
ｚの目標クロック信号を得ることができる。
【００２０】第２実施形態 図１２に示すように、入力クロック信号を４／３で分割
して、４個の入力クロック信号周期中で３個の目標クロ
ック信号周期を得て、そのため、それは４個のフリップ
フロップを具するリング計数器を必要として、４で分割
したクロック信号を得ることができる。そのほか発振器
１３あるいは位相シフト回路１４が提供する位相シフト
６０度および１２０度の位相シフトクロック信号が必要
である。前述したように、位相シフト６０度および１２
０度の位相シフトクロック信号の発振器１３を提供し
て、３個の位相インバータで構成して必要な位相シフト
クロック信号を提供する。このほか更に３個のＸＯＲゲ
ートにより組み合わせたクロック信号合成回路３０が必
要で、入力クロック信号と位相シフト６０度のクロック
信号が発生する複数個のエッジトリガ信号により、目標
クロック信号の第１個目の作動周期信号を合成する。入
力クロック信号と位相シフト１２０度のクロック信号が
発生する複数個のエッジトリガ信号により、目標クロッ
ク信号の第２個目の作動周期信号を合成する。位相シフ
ト６０度のクロック信号と、位相シフト１２０度のクロ
ック信号が生成する複数個のエッジトリガ信号が、目標
クロック信号の第３作動周期信号を合成する。このよう
に入力クロック信号を非整数４／３で分割して、必要な
目標クロックを得ることができる。
して、４個の入力クロック信号周期中で３個の目標クロ
ック信号周期を得て、そのため、それは４個のフリップ
フロップを具するリング計数器を必要として、４で分割
したクロック信号を得ることができる。そのほか発振器
１３あるいは位相シフト回路１４が提供する位相シフト
６０度および１２０度の位相シフトクロック信号が必要
である。前述したように、位相シフト６０度および１２
０度の位相シフトクロック信号の発振器１３を提供し
て、３個の位相インバータで構成して必要な位相シフト
クロック信号を提供する。このほか更に３個のＸＯＲゲ
ートにより組み合わせたクロック信号合成回路３０が必
要で、入力クロック信号と位相シフト６０度のクロック
信号が発生する複数個のエッジトリガ信号により、目標
クロック信号の第１個目の作動周期信号を合成する。入
力クロック信号と位相シフト１２０度のクロック信号が
発生する複数個のエッジトリガ信号により、目標クロッ
ク信号の第２個目の作動周期信号を合成する。位相シフ
ト６０度のクロック信号と、位相シフト１２０度のクロ
ック信号が生成する複数個のエッジトリガ信号が、目標
クロック信号の第３作動周期信号を合成する。このよう
に入力クロック信号を非整数４／３で分割して、必要な
目標クロックを得ることができる。
【００２１】以上の２つの実施形態から分かるように、
この発明が提供する非整数周波数分割装置は、周波数が
同じ複数個の入力クロック信号を目標クロック信号に変
換して、これら入力クロック信号のｍ個の周期は目標ク
ロック信号のｎ個周期と同じで（例えば第１実施形態で
は３／２で分割して、ｍ＝３、ｎ＝２）、そのうちｎと
ｍは０より大きい正整数、且つｍ＞ｎである。これら入
力クロック信号の相位差が３６０度／２ｎの整数倍（例
えば第１実施形態中で９０度の位相シフトが必要で、ｎ
＝２のため３６０／４＝９０度である）、この非整数周
波数分割装置が複数個のクロック信号エッジトリガ生成
回路を含み、複数個の入力クロック信号により複数個の
エッジトリガ信号を発生して、これらエッジトリガ信号
の周期が入力クロック信号の２ｍ個の周期に等しく、ど
のエッジトリガ信号の立上りエッジおよび立下りエッジ
も、これら入力クロック信号中の１つの立上りエッジお
よび立下りエッジと同期する。そしてクロック信号合成
回路を、複数個のクロック信号エッジトリガ生成回路に
接続して、複数個のエッジトリガ信号を用いて目標クロ
ック信号を合成する。
この発明が提供する非整数周波数分割装置は、周波数が
同じ複数個の入力クロック信号を目標クロック信号に変
換して、これら入力クロック信号のｍ個の周期は目標ク
ロック信号のｎ個周期と同じで（例えば第１実施形態で
は３／２で分割して、ｍ＝３、ｎ＝２）、そのうちｎと
ｍは０より大きい正整数、且つｍ＞ｎである。これら入
力クロック信号の相位差が３６０度／２ｎの整数倍（例
えば第１実施形態中で９０度の位相シフトが必要で、ｎ
＝２のため３６０／４＝９０度である）、この非整数周
波数分割装置が複数個のクロック信号エッジトリガ生成
回路を含み、複数個の入力クロック信号により複数個の
エッジトリガ信号を発生して、これらエッジトリガ信号
の周期が入力クロック信号の２ｍ個の周期に等しく、ど
のエッジトリガ信号の立上りエッジおよび立下りエッジ
も、これら入力クロック信号中の１つの立上りエッジお
よび立下りエッジと同期する。そしてクロック信号合成
回路を、複数個のクロック信号エッジトリガ生成回路に
接続して、複数個のエッジトリガ信号を用いて目標クロ
ック信号を合成する。
【００２２】そのうちクロック信号合成回路が、ｎ個の
ＸＯＲゲートを含んで、複数個のクロック信号エッジト
リガ生成回路に接続して、ｎ個の作動周期信号を生成す
る。ＯＲゲートがｎ個の入力端子を具して、複数個の作
動周期信号に接続して、目標クロック信号を合成する。
ＸＯＲゲートを含んで、複数個のクロック信号エッジト
リガ生成回路に接続して、ｎ個の作動周期信号を生成す
る。ＯＲゲートがｎ個の入力端子を具して、複数個の作
動周期信号に接続して、目標クロック信号を合成する。
【００２３】複数個のクロック信号エッジトリガ生成回
路は複数個の正エッジトリガリング計数器および複数個
の負エッジトリガリング計数器を含む。そのうち、複数
個の正エッジトリガリング計数器が、位相インバータお
よびｍ個のＤ型フリップフロップを含む。これらＤ型フ
リップフロップは正エッジトリガフリップフロップで、
クロック入力端子は複数個の入力クロック信号の１つに
並列連接して、この複数個のＤ型フリップフロップのＱ
出力端子を一つ下のレベルのＤ型フリップフロップのＤ
入力端子に直列連接して、最後のレベルのＤ型フリップ
フロップのＱ出力端子を位相インバータの入力端子に接
続、この位相インバータの出力端子を第１レベルのＤ型
フリップフロップのＤ入力端子に接続する。
路は複数個の正エッジトリガリング計数器および複数個
の負エッジトリガリング計数器を含む。そのうち、複数
個の正エッジトリガリング計数器が、位相インバータお
よびｍ個のＤ型フリップフロップを含む。これらＤ型フ
リップフロップは正エッジトリガフリップフロップで、
クロック入力端子は複数個の入力クロック信号の１つに
並列連接して、この複数個のＤ型フリップフロップのＱ
出力端子を一つ下のレベルのＤ型フリップフロップのＤ
入力端子に直列連接して、最後のレベルのＤ型フリップ
フロップのＱ出力端子を位相インバータの入力端子に接
続、この位相インバータの出力端子を第１レベルのＤ型
フリップフロップのＤ入力端子に接続する。
【００２４】そのうち複数個の負エッジトリガリング計
数器が、位相インバータおよびｍ個のＤ型フリップフロ
ップを含む。これらＤ型フリップフロップは負エッジト
リガフリップフロップで、このクロック入力端子を複数
個の入力クロック信号の１つに並列連接して、これらＤ
型フリップフロップのＱ出力端子を１つ下のレベルのＤ
型フリップフロップのＤ入力端子に直列連接して、最後
のレベルのＤ型フリップフロップのＱ出力端子を位相イ
ンバータの入力端子に接続、この位相インバータの出力
端子を第１レベルのＤ型フリップフロップのＤ入力端子
に接続する。
数器が、位相インバータおよびｍ個のＤ型フリップフロ
ップを含む。これらＤ型フリップフロップは負エッジト
リガフリップフロップで、このクロック入力端子を複数
個の入力クロック信号の１つに並列連接して、これらＤ
型フリップフロップのＱ出力端子を１つ下のレベルのＤ
型フリップフロップのＤ入力端子に直列連接して、最後
のレベルのＤ型フリップフロップのＱ出力端子を位相イ
ンバータの入力端子に接続、この位相インバータの出力
端子を第１レベルのＤ型フリップフロップのＤ入力端子
に接続する。
【００２５】以上のごとく、この発明を好適な実施形態
により開示したが、もとより、この発明を限定するため
のものではなく、同業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は、特許請求の範囲および、それと均等な
領域を基準として定めなければならない。
により開示したが、もとより、この発明を限定するため
のものではなく、同業者であれば容易に理解できるよう
に、この発明の技術思想の範囲において、適当な変更な
らびに修正が当然なされうるものであるから、その特許
権保護の範囲は、特許請求の範囲および、それと均等な
領域を基準として定めなければならない。
【００２６】
【発明の効果】上記構成により、この発明は下記の優れ
た点を有す。従来の技術は整数周波数分割器を使用する
ため、２６６ＭＨｚのクロック信号を得る時には、比較
的高い周波数である８００ＭＨｚのクロック信号を使用
しなければならなかった。この発明の非整数周波数分割
装置は、比較的低い周波数であるクロック信号４００Ｍ
Ｈｚを使用、１．５などの非整数で分割して、マザー・
ボードが必要とする、２６６ＭＨｚ、２００ＭＨｚ，１
３３ＭＨｚ、１００ＭＨｚおよび６６ＭＨｚなどの、各
種のクロック信号を得る。このように大幅に高周波位相
同期ループ回路設計の困難度を下げて、低周波数の位相
同期ループ回路のノイズが比較的小さくなるため、消耗
する仕事率も比較的少なくなり、全体の回路のパフォー
マンス（performance）が外界から受ける影響も比較的
少なくなる。従って、産業上の利用価値が高い。
た点を有す。従来の技術は整数周波数分割器を使用する
ため、２６６ＭＨｚのクロック信号を得る時には、比較
的高い周波数である８００ＭＨｚのクロック信号を使用
しなければならなかった。この発明の非整数周波数分割
装置は、比較的低い周波数であるクロック信号４００Ｍ
Ｈｚを使用、１．５などの非整数で分割して、マザー・
ボードが必要とする、２６６ＭＨｚ、２００ＭＨｚ，１
３３ＭＨｚ、１００ＭＨｚおよび６６ＭＨｚなどの、各
種のクロック信号を得る。このように大幅に高周波位相
同期ループ回路設計の困難度を下げて、低周波数の位相
同期ループ回路のノイズが比較的小さくなるため、消耗
する仕事率も比較的少なくなり、全体の回路のパフォー
マンス（performance）が外界から受ける影響も比較的
少なくなる。従って、産業上の利用価値が高い。
【図１】 発振器を使用して位相シフト入力クロックを
発生させる場合における、この発明にかかる好適な実施
形態の非整数周波数分割装置の構成図である。
発生させる場合における、この発明にかかる好適な実施
形態の非整数周波数分割装置の構成図である。
【図２】 位相シフト回路を使用して位相シフト入力ク
ロックを発生させる場合における、この発明にかかる好
適な実施形態の非整数周波数分割装置の構成図である。
ロックを発生させる場合における、この発明にかかる好
適な実施形態の非整数周波数分割装置の構成図である。
【図３】 この発明にかかる好適な実施形態の非整数周
波数分割装置の目標クロック信号のタイムテーブルであ
る。
波数分割装置の目標クロック信号のタイムテーブルであ
る。
【図４】 この発明にかかる好適な実施形態の非整数周
波数分割装置の発振器の接続を示す図である。
波数分割装置の発振器の接続を示す図である。
【図５】 この発明にかかる好適な実施形態の非整数周
波数分割装置の第１クロック信号エッジトリガ生成回路
の正エッジトリガリング計数器の接続を示す図である。
波数分割装置の第１クロック信号エッジトリガ生成回路
の正エッジトリガリング計数器の接続を示す図である。
【図６】 この発明にかかる好適な実施形態の非整数周
波数分割装置の第１クロック信号エッジトリガ生成回路
の正エッジトリガリング計数器の複数個のエッジトリガ
信号のタイムテーブルである。
波数分割装置の第１クロック信号エッジトリガ生成回路
の正エッジトリガリング計数器の複数個のエッジトリガ
信号のタイムテーブルである。
【図７】 この発明にかかる好適な実施形態の非整数周
波数分割装置の第１クロック信号エッジトリガ生成回路
の負エッジトリガリング計数器の接続を示す図である。
波数分割装置の第１クロック信号エッジトリガ生成回路
の負エッジトリガリング計数器の接続を示す図である。
【図８】 この発明にかかる好適な実施形態の非整数周
波数分割装置の第１クロック信号エッジトリガ生成回路
の負エッジトリガリング計数器の複数個のエッジトリガ
信号のタイムテーブルである。
波数分割装置の第１クロック信号エッジトリガ生成回路
の負エッジトリガリング計数器の複数個のエッジトリガ
信号のタイムテーブルである。
【図９】 この発明にかかる好適な実施形態の非整数周
波数分割装置の第１クロック信号エッジトリガ生成回路
および第２クロック信号エッジトリガ生成回路の接続を
示す図である。
波数分割装置の第１クロック信号エッジトリガ生成回路
および第２クロック信号エッジトリガ生成回路の接続を
示す図である。
【図１０】 この発明にかかる好適な実施形態の非整数
周波数分割装置の複数個のエッジトリガ信号およびクロ
ック信号合成回路の相関タイムテーブルである。
周波数分割装置の複数個のエッジトリガ信号およびクロ
ック信号合成回路の相関タイムテーブルである。
【図１１】 この発明にかかる好適な実施形態の非整数
周波数分割装置のクロック信号合成回路の接続を示す図
である。
周波数分割装置のクロック信号合成回路の接続を示す図
である。
【図１２】 この発明にかかるもう一つの好適な実施形
態の非整数周波数分割装置の４／３で分割した目標クロ
ック信号のタイムテーブルである。
態の非整数周波数分割装置の４／３で分割した目標クロ
ック信号のタイムテーブルである。
１３……発振器 １３１，１３２，１３３，１３４……位相インバータ １４……位相シフト回路 １５……第１クロック信号エッジトリガ生成回路 １６，２１……正エッジトリガリング計数器 １６１，１６２，１６３……正エッジトリガＤ型フリッ
プフロップ １６４……位相インバータ １７，２２……負エッジトリガリング計数器 １７１，１７２，１７３……負エッジトリガＤ型フリッ
プフロップ １７４……位相インバータ ２０……第２クロック信号エッジトリガ生成回路 ３０……クロック信号合成回路 ３１，３２……ＸＯＲゲート ３３……ＯＲゲート
プフロップ １６４……位相インバータ １７，２２……負エッジトリガリング計数器 １７１，１７２，１７３……負エッジトリガＤ型フリッ
プフロップ １７４……位相インバータ ２０……第２クロック信号エッジトリガ生成回路 ３０……クロック信号合成回路 ３１，３２……ＸＯＲゲート ３３……ＯＲゲート
Claims (7)
- 【請求項１】 非整数周波数分割装置を用いて、周波数
が同じ複数個の入力クロック信号を目標クロック信号に
変換して、前記入力クロック信号のｍ個の周期が前記目
標クロック信号のｎ個の周期に等しく、ｎとｍが０より
大きい正整数で且つｍ＞ｎ、前記入力クロック信号の位
相差が３６０°／２ｎの整倍数で、 前記非整数周波数分割装置は、 複数個のクロック信号エッジトリガ生成回路が、前記入
力クロック信号により複数個のエッジトリガ信号を生成
して、前記エッジトリガ信号の周期は前記入力クロック
信号の２ｍ個の周期に等しく、また、どの前記エッジト
リガ信号の立上りエッジおよび立下りエッジでも、前記
の入力クロック信号の中の一つの立上りエッジおよび立
下りエッジに同調することを含み、そして、 クロック信号合成回路を、前記クロック信号エッジトリ
ガ生成回路に接続して、前記エッジトリガ信号により、
前記目標クロック信号を合成することを特徴とする非整
数周波数分割装置。 - 【請求項２】 非整数周波数分割装置を用いて、発振器
が出力する入力クロック信号および前記入力クロック信
号との位相差が９０度の位相シフト９０度クロック信号
を、目標クロック信号に変換して、前記入力クロック信
号の３個の周期が前記目標クロック信号の２個の周期に
等しく、 前記非整数周波数分割装置は、 前記入力クロック信号により複数個の第１エッジトリガ
信号を生成する第１クロック信号エッジトリガ生成回
路、 前記位相シフト９０度クロック信号により複数個の第２
エッジトリガ信号を生成する第２クロック信号エッジト
リガ生成回路、および、 前記第１および前記第２クロック信号エッジトリガ生成
回路に接続して、前記第１および第２エッジトリガ信号
により前記目標クロック信号を合成する、クロック信号
合成回路を含むことを特徴とする非整数周波数分割装
置。 - 【請求項３】 上記発振器が複数個の位相インバータを
お互いに直列連接することにより組み合わせて、前記位
相インバータの最後の位相インバータの出力端子がまた
第１個目の位相インバータの入力端子につながることを
特徴とする請求項２記載の非整数周波数分割装置。 - 【請求項４】 上記第１クロック信号エッジトリガ生成
回路が第１正エッジトリガリング計数器および第１負エ
ッジトリガリング計数器を含み、上記第２クロック信号
エッジトリガ生成回路が第２正エッジトリガリング計数
器および第２負エッジトリガリング計数器を含むことを
特徴とする請求項２記載の非整数周波数分割装置。 - 【請求項５】 上記第１正エッジトリガリング計数器お
よび上記第２正エッジトリガリング計数器が、 位相インバータと３個のD型フリップフロップとを具備
し、 ３個のD型フリップフロップが正エッジトリガフリップ
フロップで、そのクロック入力端子を並列連接して、上
記第１正エッジトリガリング計数器のクロック入力端子
を上記入力クロックに接続、上記第２正エッジトリガリ
ング計数器のクロック入力端子を上記位相シフト９０度
のクロック信号に接続して、前記D型フリップフロップ
のQ出力端子を一つ下のレベルのD型フリップフロップの
D出力端子に直列接続して、最後のレベルのD型フリップ
フロップのQ出力端子を前記位相インバータの入力端子
に接続、前記位相インバータの出力端子を第１レベルの
D型フリップフロップのD入力端子に接続することを特徴
とする請求項４記載の非整数周波数分割装置。 - 【請求項６】 上記第１負エッジトリガリング計数器お
よび上記第２負エッジトリガリング計数器が、 位相インバータと３個のD型フリップフロップとを具備
し、 ３個のD型フリップフロップが負エッジトリガフリップ
フロップで、そのクロック入力端子を並列連接して、上
記第１負エッジトリガリング計数器のクロック入力端子
を上記入力クロックに接続、上記第２負エッジトリガリ
ング計数器のクロック入力端子を上記位相シフト９０度
のクロック信号に接続して、前記D型フリップフロップ
のQ出力端子を一つ下のレベルのD型フリップフロップの
D入力端子に直列接続して、最後のレベルのD型フリップ
フロップのQ出力端子を前記位相インバータの入力端子
に接続、前記位相インバータの出力端子を第１レベルの
D型フリップフロップのD入力端子に接続することを特徴
とする請求項４記載の非整数周波数分割装置。 - 【請求項７】 クロック信号合成回路が、 上記第１クロック信号エッジトリガ生成回路、上記第２
クロック信号エッジトリガ生成回路に接続して、上記の
第１および第２エッジトリガ信号により上記目標クロッ
ク信号の第１作動周期信号を合成する第１ＸＯＲゲー
ト、 上記第１クロック信号エッジトリガ生成回路、上記第２
クロック信号エッジトリガ生成回路に接続して、上記の
第１および第２エッジトリガ信号により上記目標クロッ
ク信号の第２作動周期信号を合成する第２ＸＯＲゲー
ト、および、 前記第１および第２ＸＯＲゲートに接続して、前記第１
作動周期信号および第２作動周期信号により上記目標ク
ロック信号を合成するＯＲゲートを含むことを特徴とす
る請求項２記載の非整数周波数分割装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW88117662 | 1999-10-13 | ||
| TW088117662A TW425766B (en) | 1999-10-13 | 1999-10-13 | Non-integer frequency division device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001117666A true JP2001117666A (ja) | 2001-04-27 |
| JP4357692B2 JP4357692B2 (ja) | 2009-11-04 |
Family
ID=21642607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000102304A Expired - Lifetime JP4357692B2 (ja) | 1999-10-13 | 2000-04-04 | 非整数周波数分割装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6356123B1 (ja) |
| JP (1) | JP4357692B2 (ja) |
| DE (1) | DE10041048B4 (ja) |
| TW (1) | TW425766B (ja) |
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| US10547315B2 (en) | 2017-11-28 | 2020-01-28 | Samsung Electronics Co., Ltd. | Frequency divider and a transceiver including the same |
| US10700668B2 (en) | 2018-06-15 | 2020-06-30 | Analog Devices Global Unlimited Company | Method and apparatus for pulse generation |
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| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| DE10041048A1 (de) | 2001-04-19 |
| DE10041048B4 (de) | 2009-12-03 |
| JP4357692B2 (ja) | 2009-11-04 |
| US6356123B1 (en) | 2002-03-12 |
| TW425766B (en) | 2001-03-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051222 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060110 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060403 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060829 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090805 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120814 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4357692 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130814 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |