DE10041048A1

DE10041048A1 - Nicht-Ganzzahliger Frequenzteiler

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Publication number: DE10041048A1
Application number: DE10041048A
Authority: DE
Inventors: Shan-Shan Lee; Jyhfong Lin
Original assignee: Via Technologies Inc
Current assignee: Via Technologies Inc
Priority date: 1999-10-13
Filing date: 2000-08-22
Publication date: 2001-04-19
Anticipated expiration: 2020-08-23
Also published as: JP4357692B2; TW425766B; DE10041048B4; US6356123B1; JP2001117666A

Abstract

Ein nicht-ganzzahliger Frequenzteiler wird vorgestellt, der eine ursprüngliche Taktfrequenz durch eine nicht-ganzzahlige Zahl in eine erwünschte Ziel-Taktfrequenz teilen kann. Der nicht-ganzzahlige Frequenzteiler kann beispielsweise auf einer PC-Grundplatine zur Erzeugung eines Satzes unterschiedlicher Taktfrequenzen verwendet werden, um verschiedene Komponenten auf der Grundplatine zu betreiben, wie CPU, Speicher und Schnittstellen. Bei diesem nicht-ganzzahligen Frequenzteiler wird ein Phasenverschiebungs-Mittel zunächst zum Umwandeln der ursprünglichen Taktfrequenz zu einer vorbestimmten Zahl phasenverschobener Versionen der ursprünglichen Taktfrequenz mit einem vorbestimmten Phasenunterschied benutzt. Anschließend wird eine Vielzahl von flankengesteuerten Taktsignal-Erzeugern zur Erzeugung einer Vielzahl von flankengesteuerten Signalen verwendet, deren ansteigende und fallende Flanken mit der ursprünglichen Taktfrequenz und deren phasenverschobenen Versionen synchronisiert sind. Schließlich wird eine Synthese-Schaltung verwendet, um die flankengesteuerten Signale zu einem, als beabsichtigte Ziel-Taktfrequenz dienenden Output-Signal zu synthetisieren. Mit diesem nicht-ganzzahligen Frequenzteiler gelingt es, die ursprüngliche Taktfrequenz im Vergleich zum Stand der Technik zu reduzieren, so daß die Verwendung von Niedrigfrequenz-PLL-Schaltungen erforderlich ist, wobei erreicht wird, daß die erforderlichen PLL-Schaltungen eine weniger komplexe Struktur aufweisen, ...

Description

HINTERGRUND DER ERFINDUNG 1. Gebiet der Erfindung

Diese Erfindung betrifft digitale Schaltungen und insbesondere einen nicht-ganzzahligen Frequenzteiler, der eine ursprüngliche Taktfrequenz in eine Ziel-Taktfrequenz umwandeln kann, die gleich der, durch eine nicht-ganzzahlige Zahl geteilten, ursprünglichen Taktfrequenz ist. Der erfindungsgemäße nicht-ganzzahlige Frequenzteiler kann beispielsweise auf einer PC- Grundplatine (PC motherboard) zur Erzeugung eines Satzes unterschiedlicher Taktfrequenzen zum Betrieb verschiedener Komponenten mit unterschiedlichen Taktspezifikationen auf der Grundplatine, wie CPU, Speicher und Peripheriegeräte, verwendet werden.

2. Beschreibung verwandter Fachgebiete

In einem Computersystem dient die CPU als die Hauptsteuerungs- und Berechnungs-Einheit. Der Betrieb einer CPU wird von einem Taktsignal betrieben, dessen Frequenz die Geschwindigkeit der CPU bestimmt. Auf einer PC-Grundplatine müssen jedoch gegebenenfalls zum Betrieb verschiedener Komponenten mit unterschiedlichen Taktspezifikationen auf der PC-Grundplatine, wie CPU, Speicher und Peripheriegeräte, eine Anzahl von Taktsignalen mit unterschiedlichen Frequenzen zur Verfügung gestellt werden.

Zur Zeit wurden Werte von 266 MHz, 300 MHz, 350 MHz, 400 MHz, 450 MHz oder höher als PC-Geschwindigkeiten festgelegt. Bei der Verwendung dieser Hochgeschwindigkeits-CPU's ergibt sich jedoch das Problem, daß andere Komponenten auf der Grundplatine, insbesondere die Speicher und Peripheriegeräte, weiterhin bei niedrigen Taktfrequenzen arbeiten. Aus diesem Grund sollte die Grundplatine eine Anzahl unterschiedlicher Taktfrequenzen erzeugen können, falls eine Hochgeschwindigkeits-CPU zusammen mit einer Niedergeschwindigkeits- Speichereinheit oder einem Peripheriegerät betrieben wird.

Die CPU steht mit dem Peripheriegerät über einen dedizierten I/O Bus-Aufbau in Verbindung. Gemäß dem ISA (Industry Standard Architecture bzw. Industrie Standard Aufbau) Standard wird der I/O Bus bei 8.33 MHz betrieben, was durch Teilen des 66 MHz Hauptspeicher-Taktsignals durch 8 erhalten werden kann. Der Grund dafür, daß dieser Niedergeschwindigkeits-Aufbau weiterhin in Verwendung ist, liegt darin, daß sie Kompatibilität mit alten auf ISA basierenden Funktions-Karten ermöglicht.

Neuere I/O Bus-Aufbauten weisen eine höhere Geschwindigkeit als ISA auf, sind jedoch weiterhin langsamer als der Hauptspeicher. Der PCI (Peripheral Component Interconnect bzw. Peripherie-Komponenten koppelnde) Aufbau kann bei 33 MHz betrieben werden, was der Hälfte des 66 MHz Hauptspeicher-Taktsignals entspricht.

Zur Zeit verwenden PC-Grundplatinen gewöhnlich eine PLL (phase-locked loop bzw. Phasenregelkreis) Schaltung zur Erzeugung der verschiedenen erforderlichen Taktfrequenzen. Falls eine erste Taktfrequenz ein ganzzahliges Submultiplum einer zweiten Taktfrequenz ist, kann die erste Taktfrequenz einfach durch Verwendung eines Frequenzteilers, der die zweite Taktfrequenz teilt, erzeugt werden. Dies ist jedoch nicht immer der Fall. So kann beispielsweise die Grundplatine die Verwendung von 66 MHz, 100 MHz und 133 MHz Taktfrequenzen erforderlich machen, wobei unter diesen Taktfrequenzen die 100 MHz Taktfrequenz kein ganzzahliges Submultiplum von 133 MHz ist, was zu einer ziemlich komplexen Struktur der PLL Schaltung führen würde.

So erfordert beispielsweise die Verwendung der AGP (Advanced Graphic Port) 4X Schaltungen die Verwendung von 266 MHz, 200 MHz, 133 MHz, 100 MHz und 66 MHz als Taktfrequenzen. Eine Vorgehensweise zum Erzielen dieser Taktfrequenzen beruht darauf, daß eine ursprüngliche Taktfrequenz von 800 MHz erzeugt wird und daß anschließend diese ursprüngliche Taktfrequenz durch jeweils eine der ganzzahligen Zahlen 3, 4, 6, 8 und 12 geteilt wird. Ein Nachteil bei dieser Vorgehensweise ist jedoch, daß sie zu einer ziemlich komplexen Struktur der PLL Schaltung mit hohem Stromverbrauch führt.

ZUSAMMENFASSUNG DER ERFINDUNG

Die Aufgabe dieser Erfindung ist es, einen nicht-ganzzahligen Frequenzteiler zur Verfügung zu stellen, durch den eine Ziel-Taktfrequenz erhalten werden kann, indem eine ursprüngliche Taktfrequenz durch eine nicht-ganzzahlige Zahl geteilt wird, derart, daß der vorstehend erwähnte Satz von Taktfrequenzen von 266 MHz, 200 MHz, 133 MHz, 100 MHz und 66 MHz erhalten werden kann, indem beispielsweise eine ursprüngliche Taktfrequenz von 400 MHz durch die nicht-ganzzahligen und ganzzahligen Zahlen von 1,5; 2; 3; 4 und 6 geteilt wird.

Eine andere Aufgabe dieser Erfindung ist es, einen nicht-ganzzahligen Frequenzteiler zur Verfügung zu stellen, der eine weniger komplexe Schaltungsstruktur aufweist als der zur Erzeugung eines Satzes unterschiedlicher Taktfrequenzen vorhandene Stand der Technik.

Noch eine weitere Aufgabe dieser Erfindung ist es, einen nicht-ganzzahligen Frequenzteiler zur Verfügung zu stellen, der im Vergleich zum Stand der Technik weniger Strom verbraucht und weniger rauschempfindlich ist.

Zur Lösung der vorstehend genannten und anderer Aufgaben wird durch die Erfindung ein neuer nicht-ganzzahliger Frequenzteiler vorgeschlagen. Der erfindungsgemäße, nicht-ganzzahlige Frequenzteiler wurde zum Umwandeln einer ursprünglichen Taktfrequenz in eine Ziel- Taktfrequenz entworfen, die gleich der, durch eine nicht-ganzzahlige Zahl geteilten, ursprünglichen Taktfrequenz ist. Hierfür sollte zunächst eine Phasenverschiebung des ursprünglichen Takts zu phasenverschobenen Versionen des ursprünglichen Takts, in einer vorbestimmten Anzahl, mit einem vorbestimmten Phasenunterschied, erfolgen. Anschließend wird eine Vielzahl flankengesteuerter (edge-triggered) Taktsignal-Erzeuger zum Empfangen des ursprünglichen Takts und seiner phasenverschobenen Versionen als Input-Signale verwendet, um hierauf ansprechend, eine Vielzahl flankengesteuerter bzw. mehrere flankengesteuerte Signale zu erzeugen, die in Bezug auf steigende und fallende Flanken mit der ursprünglichen Taktfrequenz und deren phasenverschobenen Versionen synchronisiert sind.

Anschließend wird eine Synthese-Schaltung (synthesis circuit) zum Empfangen der flankengesteuerten Signale als Input-Signale verwendet, um die flankengesteuerten Signale zu einem, als beabsichtigter Ziel-Takt dienenden Output-Signal zu synthetisieren (synthesizing). Die Synthese-Schaltung beinhaltet: einen Satz von XOR-Gattern, wobei jedes zwei der flankengesteuerten Signale von der Vielzahl flankengesteuerter Taktsignal-Erzeuger als Input- Signale zur Durchführung einer logischen XOR-Operation an jedem Satz von zwei empfangenen flankengesteuerten Signalen empfängt, um hierdurch einen Satz von Arbeitszyklus-Signalen zu erzeugen und ein OR-Gatter, das einen Satz von Input-Enden aufweist. Jedes Input-Ende ist mit dem Output-Port von einem jeden der XOR-Gatter zur Durchführung einer logischen OR- Operation an den, von den XOR-Gattern empfangenen Arbeitszyklus-Signalen verbunden, wobei sein Output als beabsichtigter Zieltakt dient.

Mit dem erfindungsgemäßen, nicht-ganzzahligen Frequenzteiler kann eine 266 MHz Taktfrequenz erhalten werden, indem eine ursprüngliche Taktfrequenz von 400 MHz (anstelle von 800 MHz, wie im Stand der Technik) durch eine nicht-ganzzahlige Zahl von 1,5 geteilt wird, wobei die Taktfrequenzen von 200 MHz, 133 MHz, 100 MHz und 66 MHz weiterhin durch Teilen der 400 MHz-Frequenz durch die ganzzahligen Zahlen 2, 3, 4 und 6 erhalten werden können. Deshalb ermöglicht die Erfindung, daß die erforderlichen PLL-Schaltungen eine weniger komplexe Struktur aufweisen, einen geringeren Stromverbrauch haben und gegenüber externem Rauschen weniger empfindlich sind.

Durch Verwendung eines Oszillators, der den ursprünglichen Takt und die verschobenen Versionen der ursprünglichen Taktfrequenzen erzeugen kann, kann die Erfindung verwirklicht werden. In diesem Fall beinhaltet der nicht-ganzzahlige Frequenzteiler weiter einen ersten flankengesteuerten Taktsignal-Erzeuger, der von der ursprünglichen Taktfrequenz gesteuert bzw. ausgelöst werden kann (being triggered) und auf diese Weise ein erstes positiv flankengesteuertes Signal bzw. ein durch eine Flanke mit positiver Steigung gesteuertes Signal bzw. ein durch eine ansteigende Flanke gesteuertes Signal (positive edge-triggered signal) und ein erstes negativ flankengesteuertes Signal erzeugt; einen zweiten flankengesteuerten Taktsignal-Erzeuger, der von der verschobenen Version der ursprünglichen Taktfrequenz gesteuert werden kann und dadurch ein zweites positiv flankengesteuertes Signal und ein zweites negativ flankengesteuertes Signal steuert; und eine Synthese-Schaltung um das erste und zweite positiv flankengesteuerte Signal und das erste und zweite negativ flankengesteuerte Signal zu einem, als die beabsichtigte Ziel-Taktfrequenz dienenden Output-Signal zu synthetisieren.

KURZE BESCHREIBUNG DER ZEICHNtNGEN

Die Erfindung wird unter Bezug auf die begleitenden Zeichnungen durch die nachstehende detaillierte Beschreibung der bevorzugten Ausführungsformen besser verständlich werden, worin:

Fig. 1 ein schematisches Block-Diagramm einer, auf einem Oszillator basierenden, ersten bevorzugten Ausführungsform der Erfindung ist,

Fig. 2 ein schematisches Block-Diagramm einer, auf einer Phasenverschiebungs-Schaltung basierenden, zweiten bevorzugten Ausführungsform der Erfindung ist,

Fig. 3 ein Signal-Diagramm, das zur Veranschaulichung der zeitlichen Beziehung (the timing relationship) zwischen der ursprünglichen Taktfrequenz und der erfindungsgemäß resultierenden Ziel-Taktfrequenz verwendet wird, ist,

Fig. 4 ein schematisches Schaltungsdiagramm ist, das die interne Struktur des in Fig. 1 gezeigten, in dem erfindungsgemäßen nicht-ganzzahligen Frequenzteiler verwendeten Oszillators zeigt,

Fig. 5 ein schematisches Schaltungsdiagramm ist, das die interne Struktur eines, in dem erfindungsgemäßen nicht-ganzzahligen Frequenzteiler verwendeten, positiv flankengesteuerten Ringzählers zeigt,

Fig. 6 ein Signal-Diagramm ist, das die zeitliche Beziehung zwischen einer Input-Taktfrequenz und drei resultierenden flankengesteuerten Signalen von dem positiv flankengesteuerten Ringzähler aus Fig. 5 zeigt,

Fig. 7 ein schematisches Schaltungsdiagramm ist, das die interne Struktur eines, in dem erfindungsgemäßen nicht-ganzzahligen Frequenzteiler verwendeten, negativ flankengesteuerten Ringzählers zeigt,

Fig. 8 ein Signal-Diagramm ist, das die zeitliche Beziehung zwischen einer Input-Taktfrequenz und drei resultierenden flankengesteuerten Signalen von dem negativ flankengesteuerten Ringzähler aus Fig. 7 zeigt,

Fig. 9 ein schematisches Schaltungsdiagramm ist, das die interne Struktur des, in dem erfindungsgemäßen nicht-ganzzahligen Frequenzteiler verwendeten, ersten und zweiten flankengesteuerten Taktsignal-Erzeugers zeigt,

Fig. 10 ein Signal-Diagramm ist, das die zeitliche Beziehung zwischen der Ziel-Taktfrequenz, den flankengesteuerten Signalen und der ursprünglichen Taktfrequenz bei Verwendung der Erfindung im Falle einer 3/2 Frequenz-Teilung zeigt,

Fig. 11 ein schematisches Schaltungsdiagramm ist, das die interne Struktur der in dem erfindungsgemäßen, nicht-ganzzahligen Frequenzteiler verwendeten Synthese-Schaltung zeigt, und

Fig. 12 ein Signal-Diagramm ist, das die zeitliche Beziehung zwischen der Ziel-Taktfrequenz, den flankengesteuerten Signalen, der ursprünglichen Taktfrequenz und den phasenverschobenen Versionen der ursprünglichen Taktfrequenz im Falle einer 4/3 Frequenz-Teilung zeigt

DETAILLIERTE BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Fig. 1 ist ein schematisches Block-Diagramm einer, auf einem Oszillator basierenden, ersten bevorzugten Ausführungsform des erfindungsgemäßen nicht-ganzzahligen Frequenzteilers. Der erfindungsgemäße nicht-ganzzahlige Frequenzteiler kann eine ursprüngliche Taktfrequenz in eine Ziel-Taktfrequenz umwandeln, die ein nicht-ganzzahliges Submultiplum der ursprünglichen Taktfrequenz ist. In dieser Ausführungsform wird beispielsweise der erfindungsgemäße nicht- ganzzahlige Frequenzteiler zum Erzeugen eines Satzes unterschiedlicher Taktfrequenzen, einschließlich 266 MHz, 200 MHz, 133 MHz, 100 MHz und 66 MHz, verwendet, indem eine ursprüngliche Taktfrequenz von 400 MHz durch die nicht-ganzzahligen und ganzzahligen Zahlen 1,5; 2; 3; 4 und 6 geteilt wird.

Wie ersichtlich beinhaltet die erste bevorzugte Ausführungsform des erfindungsgemäßen nicht- ganzzahligen Frequenzteilers einen Oszillator 13, einen ersten flankengesteuerten Taktsignal- Erzeuger 15, einen zweiten flankengesteuerten Taktsignal-Erzeuger 20 und eine Synthese- Schaltung 30. Der Oszillator 13 wurde zum Erzeugen einer ursprünglichen Taktfrequenz und mindestens einer phasenverschobenen Version der ursprünglichen Taktfrequenz entworfen. Im Falle des Teilens von beispielsweise 400 MHz durch 3/2 wird der Oszillator 13 zum Erzeugen einer ursprünglichen Taktfrequenz von 400 MHz und ebenso zum Erzeugen einer 90°- verschobenen Version der ursprünglichen Taktfrequenz verwendet, während im Falle des Teilens durch 4/3, der Oszillator 13 zum Erzeugen einer ursprünglichen Taktfrequenz und ebenso zum Erzeugen einer 60°-verschobenen und einer 120°-verschobenen Version der ursprünglichen Taktfrequenz verwendet wird.

Die ursprüngliche Taktfrequenz CLK_A wird an den ersten flankengesteuerten Taktsignal- Erzeuger 15 übermittelt, während die 90°-verschobene Version CLK_B an den zweiten flankengesteuerten Taktsignal-Erzeuger 20 übermittelt wird. Als Antwort hierauf gibt der erste flankengesteuerte Taktsignal-Erzeuger 15 einen ersten Satz flankengesteuerter Signale an die Syntheseschaltung 30 aus, während der zweite flankengesteuerte Taktsignal-Erzeuger 20 einen zweiten Satz flankengesteuerter Signale an die Syntheseschaltung 30 ausgibt. Bei der Synthese- Schaltung 30 werden der erste Satz flankengesteuerter Signale und der zweite Satz flankengesteuerter Signale zu einem, als beabsichtigte Ziel-Taktfrequenz dienenden Output- Taktsignal CLK_OUT synthetisiert.

Fig. 2 ist ein schematisches Block-Diagramm einer, auf einer Phasenverschiebungs-Schaltung basierenden, zweiten bevorzugten Ausführungsform der Erfindung. Diese Ausführungsform weicht von der zuvor in Fig. 1 gezeigten, insbesondere dadurch ab, daß anstelle des in Fig. 1 gezeigten Oszillators 13 eine Phasenverschiebungs-Schaltung 14 verwendet wird, welche ein Input-Taktsignal empfängt und einen Satz phasenverschobener Versionen des Input-Taktsignals erzeugt. Die Input-Taktfrequenz wird direkt an den ersten flankengesteuerten Taktsignal- Erzeuger 15 übermittelt, während die phasenverschobene Version der Input-Taktfrequenz von der Phasenverschiebungs-Schaltung 14 an den zweiten flankengesteuerten Taktsignal-Erzeuger 20 übermittelt wird.

Fig. 3 ist ein Signal-Diagramm zur Veranschaulichung der zeitlichen Beziehung zwischen der ursprünglichen Taktfrequenz CLK_A und der resultierenden Ziel-Taktfrequenz CLK_OUT bei Verwendung der Erfindung, für den Fall, daß die ursprüngliche Taktfrequenz CLK_A 400 MHz und die Ziel-Taktfrequenz CLK_OUT 266 MHz beträgt. In diesem Fall weist die ursprüngliche Taktfrequenz CLK_A eine Dauer von 2.5 ns (Nanosekunden) auf, während die Ziel-Taktfrequenz CLK_OUT eine Dauer von 3.75 ns aufweist. Die phasenverschobene Version CLK_B der ursprünglichen Taktfrequenz CLK_A weist ebenfalls eine Dauer von 2.5 ns auf, ist jedoch hinsichtlich der ursprünglichen Taktfrequenz CLK_A um 90° phasenverschoben.

Fig. 4 ist ein schematisches Diagramm, das die interne Struktur des Oszillators 13 im Falle der 3/2 Frequenzteilung zeigt. Wie ersichtlich, beinhaltet der Oszillator 13 eine Anzahl von vier kaskadierten bzw. in Kaskade hintereinandergeschalteten Phasen-Invertern 131, 132, 133, 134, wobei jeder eine 180° Phasenverschiebung der Input-Frequenz zur Verfügung stellen kann. Folglich beträgt die gesamte Phasenverschiebung, die durch diese vier Inverter 131, 132, 133, 134 zur Verfügung gestellt wird, 720°. Zum Ermöglichen von Oszillation beträgt jedoch die gesamte Phasenverschiebung, die ein Vielfaches von 360° ist, 1080° und deshalb sollte jeder der vier Phasen-Inverter 131, 132, 133, 134 weiter eine zusätzliche Phasenverschiebung von 90° zur Verfügung stellen.

Im Falle der 4/3 Frequenzteilung, wobei eine 60°-verschobene Version und eine 120°- verschobene Version der ursprünglichen Taktfrequenz erforderlich sind, sind in dem Oszillator 13 lediglich drei Phasen-Inverter erforderlich. In diesem Fall können die drei kaskadierten Phasen-Inverter eine Gesamtphasenverschiebung von 540° zur Verfügung stellen, wobei jeder weiterhin eine zusätzliche Phasenverschiebung von 60° zur Verfügung stellt, um Oszillation zu ermöglichen. Die 60°-verschobene Version der ursprünglichen Taktfrequenz kann von dem Output-Port des ersten Phasen-Inverters erhalten werden, während die 120°-verschobene Version von dem Output-Port des zweiten Phasen-Inverters erhalten werden kann.

Fig. 5 ist ein schematisches Schaltungsdiagramm, das die interne Struktur eines durch eine ansteigende Flanke gesteuerten Ringzählers 16 zeigt, der als ein Bestandteil des ersten und zweiten flankengesteuerten Taktsignal-Erzeugers 15, 20 dient (ersichtlich in Fig. 9). Wie ersichtlich, beinhaltet der durch ansteigende Flanken gesteuerte Ringzähler 16 drei positive D- Typ Flipflops: ein erstes steigend schaltendes (rising) D-Typ Flipflop 161, ein zweites positives D-Typ Flipflop 162, ein drittes positives D-Typ Flipflop 163 und einen Inverter 164. Diese drei positiven D-Typ Flipflops 161, 162, 163 sind derart kaskadiert, daß der Q-Port eines jeden mit dem D-Port der nächsten Stufe verbunden ist, wobei der D-Port des Ersten mit dem Output-Ende des Inverters 164 verbunden ist und der Q-Port des Letzten mit dem Input-Ende des Inverters 164 verbunden ist. Der Output des ersten positiven D-Typ Flipflops 161 wird mit (1) bezeichnet, der Output des zweiten positiven D-Typ Flipflops 162 wird mit (2) bezeichnet und der Output des dritten positiven D-Typ Flipflops 163 wird mit (3) bezeichnet. Diese Anordnung ermöglicht es, daß der positiv flankengesteuerte Ringzähler 16, wie nachstehend ausgeführt, als ein "Teile- durch-6"-Frequenzteiler dient.

Fig. 6 ist ein Signalwellenform-Diagramm, das die zeitliche Beziehung der Output-Signale (1), (2), (3) hinsichtlich des Taktsignals CLK zeigt. Zu Beginn sind die Output-Signale (1), (2), (3) der jeweiligen Q-Ports der drei positiven D-Typ Flipflops 161, 162, 163 alle im Zustand LOW (NIEDRIG) (Bit 0 darstellend). Beim Auftreten der ansteigenden Flanke (d. h. einer Flanke mit positiver Steigung (the positive-going edge) des ersten Pulses im CLK, wird das Output-Signal (1) vom Q-Port des ersten positiven D-Typ Flipflops 161 in einen HIGH-(HOCH)-Zustand getriggert. Nachfolgend wird beim Auftreten der ansteigenden Flanke des zweiten Pulses im CLK, das Output-Signal (2) vom Q-Port des zweiten positiven D-Typ Flipflops 162 in einen HIGH-Zustand steigend geschaltet (raised). Schließlich wird beim Auftreten der ansteigenden Flanke des dritten Pulses im CLK, das Output-Signal (3) vom Q-Port des dritten positiven D-Typ Flipflops 163 in einen HIGH-Zustand steigend geschaltet. Das Output-Signal (3) vom Q-Port des dritten positiven D-Typ Flipflops 163 wird anschließend durch den Inverter 164 in einen LOW- Zustand invertiert und zurück zu dem D-Port des ersten positiven D-Typ Flipflops 161 transferiert. Hieraus resultiert, daß das Output-Signal (1) vom Q-Port des ersten positiven D-Typ Flipflops 161 während der nächsten drei Pulse im CLK im LOW-Zustand verbleibt. Jedes der Output-Signale (1), (2), (3) ist daher eine "Teile-durch-6"-(divide-by-6)-Version der Taktfrequenz CLK.

Fig. 7 ist ein schematisches Schaltungsdiagramm, das die interne Struktur eines negativ flankengesteuerten Ringzählers 17 zeigt, der als Bestandteil des ersten und zweiten flankengesteuerten Taktsignal-Erzeugers 15, 20 dient (ersichtlich in Fig. 9). Wie ersichtlich beinhaltet der negativ flankengesteuerte Ringzähler 17 ein erstes negatives D-Typ Flipflop 171, ein zweites negatives D-Typ Flipflop 172, ein drittes negatives D-Typ Flipflop 173 und einen Inverter 164, die im wesentlichen in der gleichen Weise konfiguriert sind, wie der in Fig. 5 gezeigte, positiv flankengesteuerte Ringzähler 16. Der Output des ersten negativen D-Typ Flipflops 171 wird mit (1) bezeichnet, der Output des zweiten negativen D-Typ Flipflops 172 wird mit (2) bezeichnet und der Output des dritten negativen D-Typ Flipflops 173 wird mit (3) bezeichnet. Diese Anordnung ermöglicht es, daß der negativ flankengesteuerte Ringzähler 17 als ein "Teile-durch-6"-Frequenzteiler dient, wie nachstehend ausgeführt wird.

Fig. 8 ist ein Signalwellenform-Diagramm, das die zeitliche Beziehung der Output-Signale (1), (2), (3) hinsichtlich des Taktsignals CLK zeigt. Zu Beginn sind die Output-Signale (1), (2), (3) der jeweiligen Q-Ports der drei negativen D-Typ Flipflops 171, 172, 173 alle im Zustand LOW (Bit 0 darstellend). Beim Auftreten der fallenden Flanke (d. h. der Flanke mit negativer Steigung (negative-going edge)) des ersten Pulses im CLK, wird das Output-Signal (1) vom Q-Port des ersten negativen D-Typ Flipflops 171 in einen HIGH-Zustand steigend geschaltet. Nachfolgend wird beim Auftreten der fallenden Flanke des zweiten Pulses im CLK das Output-Signal (2) vom Q-Port des zweiten negativen D-Typ Flipflops 172 in einen HIGH-Zustand steigend geschaltet. Schließlich wird beim Auftreten der fallenden Flanke des dritten Pulses im CLK, das Output- Signal (3) vom Q-Port des dritten negativen D-Typ Flipflops 173 in einen HIGH-Zustand steigend geschaltet. Das Output-Signal (3) vom Q-Port des dritten negativen D-Typ Flipflops 173 wird anschließend durch den Inverter 174 in einen LOW-Zustand invertiert und zurück zu dem D-Port des ersten negativen D-Typ Flipflops 171 transferiert. Hieraus folgt, daß das Output- Signal (1) vom Q-Port des ersten negativen D-Typ Flipflops 171 während der nächsten drei Pulse im CLK in einem LOW-Zustand verbleibt. Jedes der Output-Signale (1), (2), (3) ist daher eine "Teile-durch-6"-Version der Taktfrequenz CLK.

Fig. 9 ist ein schematisches Schaltungsdiagramm, das die Einbindung des positiv flankengesteuerten Ringzählers von Fig. 5 und des negativ flankengesteuerten Ringzählers von Fig. 7 in den ersten und zweiten flankengesteuerten Taktsignal-Erzeugern 15, 20 zeigt. Wie ersichtlich, beinhaltet der erste flankengesteuerte Taktsignal-Erzeuger 15 einen positiv flankengesteuerten Ringzähler 16 und einen negativ flankengesteuerten Ringzähler 17, während der zweite flankengesteuerte Taktsignal-Erzeuger 20 ebenfalls einen positiv flankengesteuerten Ringzähler 21 und einen negativ flankengesteuerten Ringzähler 22 beinhaltet. Die positiv flankengesteuerten Ringzähler 16, 21 sind wie in Fig. 5 strukturiert, während die negativ flankengesteuerten Ringzähler 17, 22 wie in Fig. 7 strukturiert sind. Im Falle einer 3/2 Frequenzteilung, werden sowohl der positiv flankengesteuerte Ringzähler 16 als auch der negativ flankengesteuerte Ringzähler 17 durch die ursprüngliche Taktfrequenz CLK_A taktgesteuert, während der positiv flankengesteuerte Ringzähler 21 und der negativ flankengesteuerte Ringzähler 22 beide von der 90°-verschobenen Version CLK_B der ursprünglichen Taktfrequenz CLK_A taktgesteuert werden.

Von dem ersten flankengesteuerten Taktsignal-Erzeuger 15 werden zwei flankengesteuerte Signale ar, af erhalten, wobei das ar Signal von dem Q-Port des ersten positiven D-Typ Flipflops 161 in dem positiv flankengesteuerten Ringzähler 16 erhalten wird, während das af Signal von dem Q-Port des zweiten negativen D-Typ Flipflops 172 in dem negativ flankengesteuerten Ringzähler 17 erhalten wird. Weiter werden von dem zweiten flankengesteuerten Taktsignal- Erzeuger 20 zwei flankengesteuerte Signale br, bf erhalten, wobei das br Signal von dem Q-Port des dritten positiven D-Typ Flipflops 213 in dem positiv flankengesteuerten Ringzähler 21 erhalten wird, während das bf Signal vom Q-Port des ersten negativen D-Typ Flipflops 221 in dem negativ flankengesteuerten Ringzähler 22 erhalten wird.

Fig. 10 ist ein Signal-Diagramm, das die zeitliche Beziehung zwischen der Ziel-Taktfrequenz CLK_OUT, den flankengesteuerten Signalen ar, af, br, bf und den Taktfrequenzen CLK_A, CLK_B im Falle einer 3/2-Frequenzteilung zeigt. Das CLK_A Signal repräsentiert die ursprüngliche Taktfrequenz von 400 MHz und das CLK_B Signal repräsentiert die 90°- verschobene Version der ursprünglichen Taktfrequenz CLK_A. Jedes der flankengesteuerten Signale ar, af, br, bf ist eine "Teile-durch-6"-Version der ursprünglichen Taktfrequenz CLK_A, weicht jedoch hinsichtlich der Phase von jedem der anderen ab. Die ar, bf, af und br Signale werden zur weiteren Verarbeitung, wie im Nachstehenden beschrieben, in die Synthese- Schaltung 30 transferiert.

Fig. 11 ist ein schematisches Schaltungsdiagramm, das die interne Struktur der Synthese- Schaltung 30 zeigt. Wie ersichtlich setzt sich die Synthese-Schaltung 30 aus einem ersten XOR- Gatter 31, einem zweiten XOR-Gatter 32 und einem OR-Gatter 33 zusammen. Das erste XOR- Gatter 31 wird zur Durchführung einer logischen XOR-Operation an den beiden flankengesteuerten Signalen (ar, bf) von der Schaltung von Fig. 9 verwendet (auf den Output hiervon wird als erstes Arbeitszyklus-Signal Bezug genommen); während das zweite XOR- Gatter 32 zur Durchführung einer logischen XOR-Operation an den beiden flankengesteuerten Signalen (af, br) von der Schaltung von Fig. 9 verwendet wird (auf den Output hiervon wird als zweites Arbeitszyklus-Signal Bezug genommen). Nachfolgend führt das OR-Gatter 33 eine logische OR Operation an dem Output des ersten XOR-Gatters 31 und dem Output des zweiten XOR-Gatters 32 durch. Falls die ursprüngliche Taktfrequenz CLK_A 400 MHz beträgt, ist der Output des OR-Gatters 33 ein Taktsignal von 400/1,5 = 266 MHz, das dann als Ziel- Taktfrequenz CLK_OUT dient.

Fig. 12 ist ein Signal-Diagramm, das die zeitliche Beziehung zwischen der Ziel-Taktfrequenz CLK_OUT, den flankengesteuerten Signalen A_ar, A_cr, B_af, B_cf, C_br, C_dr, der ursprünglichen Taktfrequenz CLK_A, der 60°-verschobenen Version CLK_B der ursprünglichen Taktfrequenz CLK_A und der 120°-verschobenen Version CLK_C der ursprünglichen Taktfrequenz CLK_A im Falle einer 4/3 Frequenz-Teilung zeigt. In diesem Falle sollte der Oszillator 13 aus drei Phasen- Invertern bestehen, um die 60°-verschobene Version CLK_B und die 120°-verschobene Version CLK C der ursprünglichen Taktfrequenz CLK_A zur Verfügung zu stellen. Die Synthese- Schaltung 30 sollte mit drei XOR-Gattern beinhaltet sein, in jeweiliger Weise zur Durchführung einer ersten logischen XOR-Operation an den flankengesteuerten Signalen (A_ar, A_cr), die von der ursprünglichen Taktfrequenz CLK_A resultieren, einer zweiten logischen XOR-Operation an den flankengesteuerten Signalen (B_af, B_cf), die von der 60°-verschobenen Version CLK_B der ursprünglichen Taktfrequenz CLK_A resultieren und einer dritten logischen XOR-Operation an den flankengesteuerten Signalen (C_br, C_dr), die von der 120°-verschobenen Version CLK_C der ursprünglichen Taktfrequenz CLK_A resultieren. Ein OR-Gatter wird dann zur Durchführung einer logischen OR-Operation an den Output-Signalen von jeweils diesen drei XOR-Gattern benutzt, um die "Teile-durch-4/3"-Ziel-Taktfrequenz CLK_OUT zu erzielen.

Verallgemeinerung

Im allgemeinen, kann der erfindungsgemäße nicht-ganzzahlige Frequenzteiler eine ursprüngliche Taktfrequenz in eine Ziel-Taktfrequenz umwandeln, die gleich der durch eine nicht-ganzzahlige Zahl m/n geteilten ursprünglichen Taktfrequenz ist, wobei m und n ganzzahlige Zahlen sind und m < n ist. Im Falle einer 3/2 Frequenzteilung ist m = 3 und n = 2 und die ursprüngliche Taktfrequenz sollte zum Erzielen der 90°-verschobenen Version als weiterer Input-Taktfrequenz um 360/2n = 360/2 . 2 = 90° phasenverschoben sein. Im Falle einer 4/3 Frequenzteilung ist m = 4 und n = 3 und die ursprüngliche Taktfrequenz sollte zum Erzielen der 60°-verschobenen Version und der 120°-verschobenen Version als weiteren Input-Taktfrequenzen, um 360/2n = 360/2 . 3 = 60° phasenverschoben sein.

Im weitesten Sinne definiert, umfaßt der erfindungsgemäße nicht-ganzzahlige Frequenzteiler die folgenden Bestandteile: ein Phasenverschiebungs-Mittel zum Umwandeln der ursprünglichen Taktfrequenz in eine vorbestimmte Zahl an phasenverschobenen Versionen der ursprünglichen Taktfrequenz mit einem Phasenunterschied von 360°/2n; eine Vielzahl von flankengesteuerten Taktsignal-Erzeugern, welche die ursprüngliche Taktfrequenz und deren phasenverschobene Versionen als Input-Signale empfangen, um hierauf ansprechend, eine Vielzahl von flankengesteuerten Signalen zu erzeugen, wobei jedes eine Dauer von 2 m aufweist und wobei jedes hinsichtlich ansteigender und fallender Flanken mit der ursprünglichen Taktfrequenz und deren phasenverschobenen Versionen synchronisiert ist; und eine Synthese-Schaltung, welche die flankengesteuerten Signale als Input-Signale empfängt, um die flankengesteuerten Signale zu einem, als beabsichtigte Ziel-Taktfrequenz dienenden Output-Signal zu synthetisieren. Die Synthese-Schaltung beinhaltet: einen Satz von n XOR-Gattern, wobei jedes zwei der flankengesteuerten Signale von der Vielzahl von flankengesteuerten Taktsignal-Erzeugern als Input-Signale zur Durchführung einer logischen XOR-Operation an jedem Satz von zwei empfangenen flankengesteuerten Signalen empfängt, um dadurch einen Satz von n Arbeitszyklus-Signalen zu erzeugen und ein OR-Gatter, das einen Satz von n Input-Enden aufweist. Jedes Ende ist mit dem Output-Port eines jeden der XOR-Gatter verbunden, um eine logische OR-Operation an den empfangenen n Arbeitszyklus-Signalen von den n XOR-Gattern durchzuführen, wobei sein bzw. ihr Output als beabsichtigte Ziel-Taktfrequenz dient.

Von der Vielzahl flankengesteuerter Taktsignal-Erzeuger beinhaltet jeder: eine Vielzahl positiv flankengesteuerter Ringzähler und eine Vielzahl negativ flankengesteuerter Ringzähler, die zur Erzeugung flankengesteuerter Signale kombiniert sind.

Jeder der positiv flankengesteuerten Ringzähler beinhaltet: einen Inverter und einen Satz von m positiven D-Typ Flipflops, die derart kaskadiert sind, daß bei jedem der Q-Port mit dem D-Port des nächsten verbunden ist. Der D-Port des Ersten ist mit dem Output-Ende des Inverters verbunden und der Q-Port des Letzten ist mit dem Input-Ende des Inverters verbunden.

Jeder der negativ flankengesteuerten Ringzähler beinhaltet: einen Inverter und einen Satz von m negativen D-Typ Flipflops die derart kaskadiert sind, daß bei jedem der Q-Port mit dem D-Port des nächsten verbunden ist. Der D-Port des Ersten ist mit dem Output-Ende des Inverters verbunden und der Q-Port des Letzten ist mit dem Input-Ende des Inverters verbunden.

Schlussfolgerung

Als Schlußfolgerung ergibt sich, daß die Erfindung einen nicht-ganzzahligen Frequenzteiler zur Verfügung stellt, der eine ursprüngliche Taktfrequenz in eine Ziel-Taktfrequenz umwandeln kann, die gleich der, durch eine nicht-ganzzahlige Zahl geteilten ursprünglichen Taktfrequenz ist. Durch die Erfindung kann eine 266 MHz Taktfrequenz erhalten werden, indem man eine ursprüngliche Taktfrequenz von 400 MHz (anstelle von 800 MHz, wie im Stand der Technik) durch die nicht-ganzzahlige Zahl 1,5 teilt, während die Taktfrequenzen von 200 MHz, 133 MHz, 100 MHz und 66 MHz weiterhin durch Teilen der 400 MHz-Frequenz durch die ganzzahligen Zahlen 2, 3, 4 und 6 erhältlich sind. Durch Verwendung der 400 MHz-Taktfrequenz anstelle der 800 MHz-Taktfrequenz ermöglicht die Erfindung, daß die erforderlichen PLL-Schaltungen eine weniger komplexe Struktur aufweisen, einen geringeren Stromverbrauch haben und weniger empfindlich gegenüber externen Rauschen sind. Die Erfindung weist deshalb Vorteile gegenüber dem Stand der Technik auf.

Die Erfindung wurde unter Verwendung beispielhafter bevorzugter Ausführungsformen beschrieben. Jedoch ist klar, daß der Bereich der Erfindung durch die offenbarten Ausführungsformen nicht eingeschränkt werden soll. Im Gegenteil wird beabsichtigt, daß verschiedene Modifikationen und vergleichbare Anordnungen abgedeckt sind. Deshalb sollte dem Bereich der Ansprüche die weitest mögliche Auslegung zugestanden werden, so daß alle derartigen Modifikationen und vergleichbare Anordnungen umfaßt sind.

Claims

1. Nicht-ganzzahliger Frequenzteiler zum Umwandeln einer ursprünglichen Taktfrequenz in eine Ziel-Taktfrequenz, die gleich der, durch eine nicht-ganzzahlige Zahl m/n geteilten, ursprünglichen Taktfrequenz ist, wobei m und n ganzzahlige Zahlen sind und wobei m < n ist, wobei der nicht-ganzzahlige Frequenzteiler umfaßt:
ein Phasenverschiebungs-Mittel zum Umwandeln der ursprünglichen Taktfrequenz in eine vorbestimmte Anzahl an phasenverschobenen Versionen der ursprünglichen Taktfrequenz mit einem Phasenunterschied von 360°/2n;
mehrere flankengesteuerte Taktsignal-Erzeuger, welche die ursprüngliche Taktfrequenz und deren phasenverschobene Versionen als Input-Signale empfangen, um als Antwort, mehrere flankengesteuerte Signale zu erzeugen, wobei jedes eine Dauer von 2 m aufweist und wobei jedes jeweils eine ansteigende Flanke oder eine fallende Flanke aufweist, die mit einer ansteigenden Flanke oder einer fallenden Flanke der ursprünglichen Taktfrequenz synchronisiert ist, und
eine, die flankengesteuerten Signale als Input-Signale empfangende Synthese-Schaltung, um die flankengesteuerten Signale zu einem als Ziel-Taktfrequenz dienenden Output-Signal zu synthetisieren.

2. Nicht-ganzzahliger Frequenzteiler nach Anspruch 1, worin die Synthese-Schaltung beinhaltet:
mehrere n XOR-Gatter, wobei jedes zwei der flankengesteuerten Signale von den mehreren flankengesteuerten Taktsignal-Erzeugern als Input-Signale empfängt, zur Durchführung einer logischen XOR-Operation an jedem Satz von zwei empfangenen, flankengesteuerten Signalen, um dadurch n Arbeitszyklus-Signale zu erzeugen, und
ein OR-Gatter, das n Input-Terminals aufweist, wobei jedes Terminal mit einem der Output- Ports der XOR-Gatter verbunden ist, zur Durchführung einer logischen OR-Operation an empfangenen n Arbeitszyklus-Signalen von XOR-Gattern, zum Erzeugen eines Outputs als Ziel-Taktfrequenz bzw. eines Outputs, der Ziel-Taktfrequenz ist.

3. Nicht-ganzzahliger Frequenzteiler nach Anspruch 1, worin jeder flankengesteuerte Taktsignal-Erzeuger beinhaltet: mehrere positiv flankengesteuerte Ringzähler und mehrere negativ flankengesteuerte Ringzähler, die zur Erzeugung der flankengesteuerten Signale kombiniert sind.

4. Nicht-ganzzahliger Frequenzteiler nach Anspruch 3, worin jeder der positiv flankengesteuerten Ringzähler beinhaltet:
einen Inverter, und
m positive D-Typ Flipflops, die derart kaskadiert sind, daß bei jedem der Q-Port mit dem D- Port der nächsten Stufe verbunden ist, wobei der D-Port des ersten Flipflops mit dem Output-Ende des Inverters verbunden ist und der Q-Port des letzten Flipflops mit dem Input- Ende des Inverters verbunden ist.

5. Nicht-ganzzahliger Frequenzteiler nach Anspruch 3, worin jeder der negativ flankengesteuerten Ringzähler beinhaltet:
einen Inverter, und
m negative D-Typ Flipflops, die derart kaskadiert sind, daß bei jedem der Q-Port mit dem D- Port der nächsten Stufe verbunden ist, wobei der D-Port des ersten Flipflops mit dem Output-Ende des Inverters verbunden ist und der Q-Port des letzten Flipflops mit dem Input- Ende des Inverters verbunden ist.

6. Nicht-ganzzahliger Frequenzteiler zum Umwandeln einer ursprünglichen Taktfrequenz in eine Ziel-Taktfrequenz, die gleich der, durch eine nicht-ganzzahlige Zahl 3/2 geteilten, ursprünglichen Taktfrequenz ist, wobei der nicht-ganzzahlige Frequenzteiler umfaßt:
ein Phasenverschiebungs-Mittel zum Umwandeln der ursprünglichen Taktfrequenz in eine 90°-verschobene Version der ursprünglichen Taktfrequenz;
einen ersten flankengesteuerten Taktsignal-Erzeuger, der von der ursprünglichen Taktfrequenz gesteuert werden kann und dadurch ein erstes positiv flankengesteuertes Signal und ein erstes negativ flankengesteuertes Signal erzeugt, und
einen zweiten flankengesteuerten Taktsignal-Erzeuger, der von der 90°-verschobenen Version der ursprünglichen Taktfrequenz gesteuert werden kann und dadurch ein zweites positiv flankengesteuertes Signal und ein zweites negativ flankengesteuertes Signal erzeugt, und
eine Synthese-Schaltung um das erste und zweite positiv flankengesteuerte Signal und das erste und zweite negativ flankengesteuerte Signal zu einem, als Ziel-Taktfrequenz dienenden Output-Signal zu synthetisieren.

7. Nicht-ganzzahliger Frequenzteiler nach Anspruch 6, worin der flankengesteuerte Taktsignal- Erzeuger einen positiv flankengesteuerten Ringzähler und einen negativ flankengesteuerten Ringzähler beinhaltet, die beide von der ursprünglichen Taktfrequenz taktgesteuert werden.

8. Nicht-ganzzahliger Frequenzteiler nach Anspruch 7, worin der positiv flankengesteuerte Ringzähler beinhaltet:
einen Inverter, und
3 positive D-Typ Flipflops, die alle von der ursprünglichen Taktfrequenz taktgesteuert werden und die derart kaskadiert sind, daß bei jedem der Q-Port mit dem D-Port der nächsten Stufe verbunden ist, wobei der D-Port des ersten Flipflops mit dem Output-Ende des Inverters verbunden ist und der Q-Port des letzten Flipflops mit dem Input-Ende des Inverters verbunden ist.

9. Nicht-ganzzahliger Frequenzteiler nach Anspruch 7, worin jeder der ersten und zweiten negativ flankengesteuerten Ringzähler beinhaltet:
einen Inverter, und
3 negative D-Typ Flipflops, die alle von der 90°-verschobenen Version der ursprünglichen Taktfrequenz taktgesteuert werden und die derart kaskadiert sind, daß bei jedem der Q-Port mit dem D-Port der nächsten Stufe verbunden ist, wobei der D-Port des ersten Flipflops mit dem Output-Ende des Inverters verbunden ist und der Q-Port des letzten Flipflops mit dem Input-Ende des Inverters verbunden ist.

10. Nicht-ganzzahliger Frequenzteiler nach Anspruch 6, worin die Synthese-Schaltung beinhaltet:
ein erstes XOR-Gatter zur Durchführung einer logischen XOR-Operation an dem ersten positiv flankengesteuerten Signal und an dem zweiten negativ flankengesteuerten Signal um dadurch ein erstes Arbeitszyklus-Signal zu erzeugen, und
ein zweites XOR-Gatter zur Durchführung einer logischen XOR-Operation an dem ersten negativ flankengesteuerten Signal und an dem zweiten positiv flankengesteuerten Signal um dadurch ein zweites Arbeitszyklus-Signal zu erzeugen, und
ein OR-Gatter zur Durchführung einer logischen OR-Operation am ersten und zweiten Arbeitszyklus-Signal, wobei sein Output als Ziel-Taktfrequenz dient.

11. Nicht-ganzzahliger Frequenzteiler zur Verwendung mit einem Oszillator, der eine ursprüngliche Taktfrequenz und eine 90°-verschobene Version der ursprünglichen Taktfrequenz erzeugen kann, um die ursprüngliche Taktfrequenz und die 90°-verschobene Version der ursprünglichen Taktfrequenz in eine Ziel-Taktfrequenz umzuwandeln, die gleich der, durch 1,5 geteilten, ursprünglichen Taktfrequenz ist, wobei der nicht-ganzzahlige Frequenzteiler umfaßt:
einen ersten flankengesteuerten Taktsignal-Erzeuger, der von der ursprünglichen Taktfrequenz gesteuert werden kann und dadurch ein erstes positiv flankengesteuertes Signal und ein erstes negativ flankengesteuertes Signal erzeugt, und
einen zweiten flankengesteuerten Taktsignal-Erzeuger, der von der 90°-verschobenen Version der ursprünglichen Taktfrequenz gesteuert werden kann und dadurch ein zweites positiv flankengesteuertes Signal und ein zweites negativ flankengesteuertes Signal erzeugt, und
eine Synthese-Schaltung um das erste und zweite positiv flankengesteuerte Signal und das erste und zweite negativ flankengesteuerte Signal zu einem, als Ziel-Taktfrequenz dienenden Output-Signal zu synthetisieren.

12. Nicht-ganzzahliger Frequenzteiler nach Anspruch 11, worin der Oszillator aus einer Anzahl von kaskadierten Phaseninvertern besteht, wobei die Output-Enden der letzten Stufe auf das Input-Ende der ersten Stufe rückgeführt werden.

13. Nicht-ganzzahliger Frequenzteiler nach Anspruch 11, worin der flankengesteuerte Taktsignal-Erzeuger einen positiv flankengesteuerten Ringzähler und einen negativ flankengesteuerten Ringzähler beinhaltet, die beide mit der ursprünglichen Taktfrequenz taktgesteuert werden.

14. Nicht-ganzzahliger Frequenzteiler nach Anspruch 13, worin jeder der ersten und zweiten positiv flankengesteuerten Ringzähler beinhaltet:
einen Inverter, und
3 positive D-Typ Flipflops, die alle von der ursprünglichen Taktfrequenz taktgesteuert werden und die derart kaskadiert sind, daß bei jedem der Q-Port mit dem D-Port der nächsten Stufe verbunden ist, wobei der D-Port des ersten Flipflops mit dem Output-Ende des Inverters verbunden ist und der Q-Port des Letzten mit dem Input-Ende des Inverters verbunden ist.

15. Nicht-ganzzahliger Frequenzteiler nach Anspruch 13, worin jeder der ersten und zweiten negativ flankengesteuerten Ringzähler beinhaltet:
einen Inverter, und
3 negative D-Typ Flipflops, die alle von der 90°-verschobenen Version der ursprünglichen Taktfrequenz taktgesteuert werden und die derart kaskadiert sind, daß bei jedem der Q-Port mit dem D-Port des nächsten Flipflops verbunden ist, wobei der D-Port des ersten Flipflops mit dem Output-Ende des Inverters verbunden ist und der Q-Port des letzten Flipflops mit dem Input-Ende des Inverters verbunden ist.

16. Nicht-ganzzahliger Frequenzteiler nach Anspruch 11, worin die Synthese-Schaltung beinhaltet:
ein erstes XOR-Gatter zur Durchführung einer logischen XOR-Operation an dem ersten positiv flankengesteuerten Signal und an dem zweiten negativ flankengesteuerten Signal um dadurch ein erstes Arbeitszyklus-Signal zu erzeugen, und
ein zweites XOR-Gatter zur Durchführung einer logischen XOR-Operation an dem ersten negativ flankengesteuerten Signal und an dem zweiten positiv flankengesteuerten Signal um dadurch ein zweites Arbeitszyklus-Signal zu erzeugen, und
ein OR-Gatter, das eine logische OR-Operation am ersten und zweiten Arbeitszyklus-Signal von dem ersten und zweiten XOR-Gatter durchführt, wobei sein Output als Ziel- Taktfrequenz dient.