CN105743497B - 分频器及其方法以及包含该分频器的锁相环和半导体装置 - Google Patents

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Abstract

本发明公开了一种分频器及其方法，以及包括该分频器的锁相环和半导体装置。一种分频器，包括：第一移位器，包括连接成第一环的第一至第M个钟控元件，其中所述钟控元件由输入时钟信号钟控使得信号沿着该第一环逐钟控元件地移位，其中M为大于1的整数，其中所述第一移位器的选定的钟控元件的输出被提供作为所述第一移位器的进位信号；以及第二移位器，包括连接成第二环的第一至第N个钟控元件，其中所述钟控元件由第一移位器的进位信号钟控使得信号沿着该第二环逐钟控元件地移位，其中N为大于1的整数，其中所述第二移位器的选定的钟控元件的输出被提供作为所述第二移位器的进位信号。

Description

分频器及其方法以及包含该分频器的锁相环和半导体装置
技术领域
本公开涉及分频器及其方法。本公开还涉及包括前述分频器的锁相环，以及包括前述分频器的半导体装置。
背景技术
为了使不同电子部件或装置之间的信号处理同步，通常采用系统时钟来为装置时序以用于不同部件或装置之间的适当的数据或信号操作。通常，通过锁相环(PLL)来建立系统时钟。
PLL典型地包括输入参考时钟分频器(输入分频器)、相位频率检测器(PFD)、电荷泵(CP)、低通滤波器(LPF)、压控振荡器(VCO)以及反馈时钟分频器(反馈分频器)。PLL将输入的参考时钟与分频后的输出时钟相比较，并对齐二者的时钟相位，并锁定频率倍比(frequency multiple ratio)。
输入的参考时钟可以产生自晶体振荡器或者其它装置，而输出时钟频率由PLL限定。在大多数情况下，合成的输出时钟要比输入的参考时钟快得多。因此，反馈分频器需要高速操作。
分频器可以分为同步分频器和异步分频器。异步分频器具有多级，其中高有效位级以较低频率运行，从而导致较少的功耗和时钟数负荷。然而，异步分频器会在级上累积抖动/延迟。同步分频器降低了抖动，但是所有的触发器都以最大频率工作，导致较高的功耗和时钟信号负荷。
因此，期望提供一种分频器能够减轻或者克服现有技术的上述问题。
概述
根据本公开的一个实施例，提供了一种分频器，包括：第一移位器，包括连接成第一环的第一至第M个钟控元件，其中所述钟控元件由输入时钟信号钟控使得信号沿着该第一环逐钟控元件地移位，其中M为大于1的整数，其中所述第一移位器的选定的钟控元件的输出被提供作为所述第一移位器的进位信号；以及第二移位器，包括连接成第二环的第一至第N个钟控元件，其中所述钟控元件由第一移位器的进位信号钟控使得信号沿着该第二环逐钟控元件地移位，其中N为大于1的整数，其中所述第二移位器的选定的钟控元件的输出被提供作为所述第二移位器的进位信号。
在一个示例实现方式中，所述分频器还包括选择模块，其用于：接收所述第一移位器和所述第二移位器中每一个钟控元件的输出；以及基于分频系数，提供所述第一移位器的选定的钟控元件的输出作为所述第一移位器的进位信号到第二移位器，以及提供所述第二移位器的选定的钟控元件的输出作为第二移位器的进位信号。
在一个示例实现方式中，在所述第一环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述输入时钟信号。在所述第二环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述第一移位器的进位信号。
在一个示例实现方式中，所述钟控元件可以是下列中的一种或多种：触发器、寄存器、或RAM。
在一个示例实现方式中，所述选择模块包括：开关阵列，包括用于所述第一移位器和所述第二移位器中每一个钟控元件的输出的开关，所述开关阵列用于根据所述分频系数，提供所述第一移位器中选定的钟控元件的输出作为所述第一移位器的进位输出，以及将所述第二移位器中的选定的钟控元件的输出提供作为第二移位器的进位信号。
在一个示例实现方式中，所述选择模块还包括与门，其具有第一输入、第二输入和输出；其中所述第一移位器的进位信号连接到所述与门的第一输入，以及第二移位器的进位信号连接到所述与门的第二输入，并且其中所述与门的输出作为所述选择模块的输出。
在一个示例实现方式中，所述分频器还包括刷新模块，用于响应于所述第二移位器的进位信号，提供用于使部分或全部钟控元件返回各自的初始状态的刷新信号。在另一示例实现方式中，所述刷新模块响应于所述选择模块的输出，提供用于使部分或全部钟控元件返回各自的初始状态的刷新信号。
在一个示例实现方式中，所述钟控元件是具有复位和/或置位功能的D触发器，其能够被通过刷新信号复位或者置位。
在一个示例实现方式中，所述选择模块还包括解码器，其接收指示所述分频系数的分频系数信号，并输出对应的控制信号，以控制所述开关阵列。
在一个示例实现方式中，所述选择模块还包括寄存器，用于向所述解码器提供所述分频系数信号。
在一个示例实现方式中，所述分频器还包括：第三移位器，包括连接成第三环的第一至第K个钟控元件，其中所述钟控元件由第二移位器的进位信号钟控使得信号沿着该第三环逐钟控元件地移位，其中K为大于1的整数。
在一个示例实现方式中，所述分频器还包括第三移位器，包括连接成第三环的第一至第K个钟控元件，其中所述钟控元件由第二移位器的进位信号钟控使得信号沿着该第三环逐钟控元件地移位，其中K为大于1的整数，并且其中所述选择模块还接收所述第三移位器中每一个钟控元件的输出，并基于分频系数提供提供所述第三移位器的选定的钟控元件的输出作为所述第三移位器的进位信号。
在一个示例实现方式中，在所述第三环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述第二移位器的进位信号。
根据本公开的一个实施例，还提供了一种锁相环，其包括如前所述的分频器。
根据本公开的一个实施例，还提供了一种半导体装置，其包括如前所述的分频器。
根据本公开的一个实施例，还提供了一种用于分频器的方法。所述分频器可以包括：包括连接成第一环的第一至第M个钟控元件的第一移位器，包括连接成第二环的第一至第N个钟控元件的第二移位器，其中M和N分别为大于1的整数。所述方法可以包括：由第一移位器在输入时钟信号钟控下沿着该第一环逐钟控元件地移位信号；提供第一移位器的选定的钟控元件的输出作为第一移位器的进位信号；由第二移位器在第一移位器的进位信号钟控下沿着该第二环逐钟控元件地移位信号；以及提供第二移位器的选定的钟控元件的输出作为第二移位器的进位信号。
在一个示例实现方式中，所述方法还包括：由选择模块接收所述第一移位器和所述第二移位器中每一个钟控元件的输出，并基于分频系数提供所述第一移位器的进位信号到第二移位器以及所述第二移位器的进位信号。
在一个示例实现方式中，所述分频器还包括：包括连接成第三环的第一至第K个钟控元件的第三移位器，其中K为大于1的整数。所述方法还可以包括：由所述第三移位器在第二移位器的进位信号的钟控下沿着该第三环逐钟控元件地移位信号；以及提供所述第三移位器的选定的钟控元件的输出作为第三移位器的进位信号。
在另一示例实现方式中，所述方法还包括：由所述第三移位器在第二移位器的进位信号的钟控下沿着该第三环逐钟控元件地移位信号；以及由所述选择模块接收所述第三移位器中每一个钟控元件的输出，并基于分频系数提供所述第三移位器的进位信号。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。
附图说明
附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：
图1是根据本公开一个实施例的分频器的简化框图；
图2是根据本公开另一实施例的分频器的简化框图；
图3是根据本公开又一个实施例的分频器的简化框图；
图4是根据本公开一个实施例的分频器的简化框图；
图5是示出根据本公开一个实施例的分频器的更详细的示意图；
图6是示出根据本公开另一实施例的分频器的更详细的示意图；
图7是示出根据本公开再一个实施例的分频器的更详细的示意图；
图8是示出根据本公开又一个实施例的分频器的更详细的示意图；
图9是示出根据本公开又一个实施例的分频器的更详细的示意图；
图10是示出根据本公开一个实施例的包括分频器的锁相环的示意框图；以及
图11是根据本公开一个实施例的用于分频器的方法的示例流程图。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
图1是根据本公开一个实施例的分频器100的简化框图。分频器100包括第一移位器101、第二移位器103。分频器10还可以包括可选的刷新模块201。第一移位器101包括连接成第一环的两个或更多个(例如，M个，M为大于1的整数)钟控元件，其中所述钟控元件由输入信号(例如，时钟信号)钟控使得信号沿着该第一环逐钟控元件地移位。这里也可以将该第一环称为第一位，或者最低有效位(LSB)。可以将所述第一移位器101的选定的钟控元件的输出被提供作为所述第一移位器的进位信号107，如下面将进一步说明的。
第二移位器103包括连接成第二环的两个或更多个(例如，N个，N为大于1的整数)钟控元件，其中所述钟控元件由第一移位器的进位信号107钟控使得信号沿着该第二环逐钟控元件地移位。这里也可以将该第二环对应称为第二位，或者最高有效位(MSB)。类似地，可以将所述第二移位器103的选定的钟控元件的输出提供作为所述第二移位器的进位信号109。这里，该进位信号109被作为分频器100的输出，然而本发明并不限于此。
可选的刷新模201可以用于使部分或全部钟控元件返回各自的初始状态的刷新信号。例如，在图1的示例中，刷新模块可以响应于所述第二移位器的进位信号，提供用于使部分或全部钟控元件返回各自的初始状态的刷新信号。
本领域技术人员将理解，所述钟控元件可以是(但不限于)下列中的一种或多种：触发器(例如，D触发器、RS触发器等等)、寄存器、或RAM，等等。因此，在某些实现方式中，所述移位器也包括或者也被称为移位寄存器。
本领域技术人员还将理解，本发明可以包括两个或更多个移位器。例如，分频器100还可以包括第三移位器。与第一和第二移位器类似地，第三移位器可以包括连接成第三环的第一至第K个钟控元件，其中所述钟控元件由第二移位器的进位信号钟控使得信号沿着该第三环逐钟控元件地移位，其中K为大于1的整数。类似地，在所述第三环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述第二移位器的进位信号。
图2是根据本公开一个实施例的分频器110的简化框图。分频器110包括第一移位器101、第二移位器103以及选择模块105。类似地，第一移位器101包括连接成第一环的两个或更多个(例如，M个，M为大于1的整数)钟控元件，其中所述钟控元件由输入信号钟控使得信号沿着该第一环逐钟控元件地移位。
选择模块被配置用于接收各级移位器中每一个钟控元件的输出，并基于分频系数提供用于驱动或者钟控后续级移位器(如果有的话)信号。例如，选择模块105接收所述第一移位器101中每一个钟控元件的输出，并基于分频系数提供用于驱动或者钟控后续级移位器(即，下面将更详细说明的所述第二移位器)的信号，即，所述第一移位器的“进位”信号107。该进位信号可以被提供用于钟控第二移位器。在图2的示例中，选择模块105基于分频系数，将第一移位器的选定的钟控元件的输出作为所述第一移位器的进位信号提供到第二移位器。
所述分频系数可以是预先存储在选择模块中的，例如预先存储在选择模块中的存储器(诸如，寄存器、ROM、EEPROM等)中。在某些实施例中，所述分频系数也可以从外部接收。另外，在某些实施例中，所述分频可以是可编程的，从而使得分频器也是可编程的；这有利于调整输入参考时钟和输出时钟之间的分频率倍比。
第二移位器103包括连接成第二环的两个或更多个(例如，N个，N为大于1的整数)钟控元件，其中所述钟控元件由第一移位器的进位信号钟控使得信号沿着该第二环逐钟控元件地移位。这里也可以将该第二环对应称为第二位，或者最高有效位(MSB)。
选择模块105也接收所述第二移位器103中每一个钟控元件的输出，并基于分频系数提供所述第二移位器的选定的钟控元件的输出作为第二移位器的进位信号109。这里，进位信号109可以作为选择模块的输出，并且在某些情况下，进位信号109或者选择模块的输出也作为分频器的输出。在某些其它实现方式中，第二移位器的进位109可以用于驱动/钟控后续级移位器，如下面将说明的。
图3是根据本公开另一实施例的分频器200的简化框图。图2的分频器200与图1的分频器110的区别之处在于，分频器200还包括刷新模块201。刷新模块201响应于所述选择模块的输出(在本示例中，其为所述第二移位器的进位信号109)，提供刷新信号到第一移位器和第二移位器，以使选定的钟控元件返回各自的初始状态。通常，可以使所有的钟控元件复位或者置位到其初始状态，然而，应理解，本发明并不限于此。
图4是根据本公开又一个实施例的分频器300的简化框图。分频器300与分频器100的区别之处在于，分频器300还包括第三移位器301。第三移位器301包括连接成第三环的两个或更多个(例如，K，K为大于1的整数)钟控元件，其中所述钟控元件由第二移位器的进位信号109钟控使得信号沿着该第三环逐钟控元件地移位。这里也可以将该第三环(第三移位器)对应称为第三位，并且在这种情况下，第三位(而不是第二位)成为最高有效位(MSB)。
选择模块105还接收所述第三移位器中每一个钟控元件的输出，并基于分频系数提供所述第三移位器的选定的钟控元件的输出作为所述第三移位器的进位信号309。这里进位信号309可以作为选择模块的输出，并且在某些情况下，进位信号309或者选择模块的输出也作为分频器输出。类似地，在存在后续级的情况下，该进位信号309也可以用于驱动/钟控后续级。
如此这般，本发明的其他实施例可以包括更多级移位器。一级移位器也可以被称为一位。某一级(一位)移位器的进位信号可以用于对后续的一级或多级(位)移位器进行钟控。而最后一级(最后一位)的输出可以作为选择模块的输出(在某些情况下，其也可以直接作为分频器的最终输出)。
图5是示出根据本公开一个实施例的分频器400的更详细的示意图。分频器400可以对应于图1的框图。分频器400包括第一移位器401、第二移位器403。在本实施例中，通过D触发器来实现所述钟控元件。
第一移位器401包括连接成第一环的第一至第M个钟控元件，例如钟控元件401-1至401-3。如图所示，在所述第一环中，每一钟控元件401-1至401-3都具有输入D、输出Q和用于接收时钟信号的时钟输入CLK，其中一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入CLK连接到输入时钟信号。钟控元件(在本实施例中，D触发器)401-1至401-3由输入信号(时钟)钟控使得信号沿着该第一环逐钟控元件地移位。
在图5的示例中，第一移位器401的第二触发器401-2的输出被选择来作为第一移位器401的进位信号提供到第二移位器103。应理解，这仅仅是示例性的，例如，根据需要也可以第一移位器401的第三触发器401-3的输出作为第一移位器的进位信号提供到第二移位器。
第二移位器403包括连接成第二环的第一至第N个钟控元件，例如D触发器403-1至403-4。类似地，在所述第二环中，每一钟控元件403-1至403-4都具有输入D、输出Q和用于接收时钟信号的时钟输入CLK，其中一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件403-1至403-4的时钟输入连接到所述第一移位器的进位信号407。钟控元件(这里，D触发器)403-1至403-4由第一移位器的进位信号407钟控使得信号沿着该第二环逐钟控元件地移位。
在本实施例中，第二移位器的进位409可以作为分频器400的输出。
至此，应理解，各移位器(环)自身中，各钟控元件之间是同步的；而移位器(环)之间是异步的。如此，可以减轻或者消除前述的现有技术的问题。也就是说，本公开的分频器可以被称为异步和同步混合式的分频器。
另外，应理解，由于移位器中的钟控元件分别连接成环，因此，M、N、K为大于等于二的整数。
图6是示出根据本公开一个实施例的分频器500的更详细的示意图。分频器500可以对应于图2的框图。分频器400包括第一移位器401、第二移位器403以及选择模块405。在本实施例中，通过D触发器来实现所述钟控元件。
第一移位器401包括连接成第一环的第一至第M个钟控元件，例如钟控元件401-1至401-3。如图所示，在所述第一环中，每一钟控元件401-1至401-3都具有输入D、输出Q和用于接收时钟信号的时钟输入CLK，其中一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入CLK连接到输入时钟信号。钟控元件(在本实施例中，D触发器)401-1至401-3由输入信号(时钟)钟控使得信号沿着该第一环逐钟控元件地移位。
选择模块405接收所述第一移位器403中每一个钟控元件的输出，并基于分频系数提供第一移位器的进位信号409到第二移位器中每一D触发器的时钟输入CLK。
第二移位器403包括连接成第二环的第一至第N个钟控元件，例如D触发器403-1至403-4。类似地，在所述第二环中，每一钟控元件403-1至403-4都具有输入D、输出Q和用于接收时钟信号的时钟输入CLK，其中一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件403-1至403-4的时钟输入连接到所述第一移位器的进位信号407。钟控元件(这里，D触发器)403-1至403-4由第一移位器的进位信号407钟控使得信号沿着该第二环逐钟控元件地移位。
选择模块405也接收所述第二移位器403中每一个钟控元件的输出，并基于分频系数提供第二移位器的进位信号409。
如图所示，在本实施例中，选择模块405包括开关阵列，所述开关阵列包括用于所述第一移位器和所述第二移位器中每一个钟控元件的输出的开关SW1至SW7。开关SW1至SW7的一端分别连接到D触发器401-1至401-3和403-1至403-4的输出Q。开关SW1至SW3的另一端共同连接到用于第一移位器的进位线407。开关SW4至SW7的另一端共同连接到用于第二移位器的进位线409。而开关SW1至SW7的开关操作受与分频系数对应的信号411的控制。
如此，该开关阵列可以根据所述分频系数，有选择地将所述第一移位器中钟控元件的输出传递作为所述第一移位器的进位输出，以及有选择地地将所述第二移位器中的钟控元件的输出传递作为第二移位器的进位信号。仅作为一个示例，在控制信号使得开关SW1、SW2打开(断)且SW3闭合(导通)的情况下，D触发器401-3的输出被提供作为第一移位器(或者，第一环，第一位)的进位信号407。而在开关SW4至SW6打开(断)且开关SW7闭合(导通)的情况下，D触发器403-4的输出被提供作为第二移位器(或者，第二环，第二位)的进位409。此情形可以对应于3×4＝12的分频系数，即输出时钟的频率是输入时钟的1/12。分频系数可以简单地在1至M×N(对于图4的示例，3×4)之间选择。然而应理解，分频系数并不限于这样的选择，设计人员可以容易地结合选择模块自由地设置多种不同的可用的分频系数或可用的分频系数范围。
在本实施例中，第二移位器的进位409可以作为选择模块405的输出，并且在某些情况下，进位信号409或者选择模块的输出也被作为分频器400的输出。
类似地，各移位器(环)自身中，各钟控元件之间是同步的；而移位器(环)之间是异步的。如此，可以减轻或者消除前述的现有技术的问题。也就是说，本公开的分频器可以被称为异步和同步混合式的分频器。
还应理解，选择模块的实现方式并不限于开关阵列。本领域技术人员将理解，可以用多种方式来实现所述选择模块，例如，可以通过适当的组合逻辑或其它方式来实现，等等。
图7是示出根据本公开另一实施例的分频器700的更详细的示意图。分频器700与分频器500的区别在于其选择模块405’。选择模块405’与图6的选择模块405类似，但是还包括与门501。这里，第一移位器的进位信号407连接(输入)到所述与门的第一输入503，第二移位器的进位信号409连接(输入)到所述与门的第二输入505。这里，与门501的输出即为选择模块405的输出，其可以直接作为分频器的输出。
相比图6的实施例，图7的方案可以有利于降低第一移位器的输出和第二移位器的输出之间的相位偏差。
图8是示出根据本公开再一个实施例的分频器800的更详细的示意图。分频器800与图6和7的分频器600、700类似，区别之处在于，分频器600还包括刷新模块601，用于响应于所述选择模块的输出(例如，图6中的进位信号409或者图5中的与门501的输出信号)，提供用于使选定的钟控元件返回各自的初始状态的刷新信号。在如图8所示，钟控元件以具有复位和/或置位功能的D触发器实现的情况下，所述刷新模块将(选定的)钟控元件复位或者置位。在图8中，刷新模块包括上拉开关SW11、SW15和下拉开关SW13、SW17，以分别向D触发器的置位/复位端(S/R)提供逻辑高和逻辑低电平。然而，本发明并不限于此。根据钟控元件的实现方式，刷新的机制将是多种多样的。例如，在适当时，可以直接将与门501的输出提供到D触发器的复位端，以使D触发器复位。另外，在其它的实施例中也可以采用相反的逻辑。
图9是示出根据本公开又一个实施例的分频器900的更详细的示意图。分频器900与分频器600类似，不同之处在于，分频器900的选择模块405”还包括解码器701，用于将通过输入705从外部接收的或者可选地存储在可选的存储器(诸如，寄存器)703中分频系数解码以得到所述与分频系数对应的控制信号411。如前所述的，在某些实施例中，分频系数是可编程的。
图10是示出根据本公开一个实施例的包括分频器的锁相环1000的示意框图。锁相环1000包括输入参考时钟分频器(输入分频器)801、相位频率检测器(PFD)803、电荷泵(CP)805、低通滤波器(LPF)807、压控振荡器(VCO)809以及反馈时钟分频器(反馈分频器)811。PLL将输入的参考时钟与分频后的反馈信号(反馈时钟)相比较，对齐二者的时钟相位，并锁定频率倍比，从而得到稳定的相位锁定的输出时钟。有时，也将参考时钟、反馈时钟、输出时钟分别称为参考频率、反馈频率、输出频率。由于锁相环其它部件的细节并非是本发明所关注的，因此这里省去了对其细节的描述，以避免使本发明的特征模糊。
应注意，虽然本公开的分频器特别适用于锁相环应用，然而本公开并不限于锁相环应用。实际上，本公开适用于任何包括分频器的半导体装置。因此，在此还公开了一种包括根据前述实施例的分频器的半导体装置。
还应理解，本公开还公开了一种用于分频器的方法，如图11所示。图11示出了根据本公开一个实施例的用于分频器的方法1100的示例流程图。所述分频器包括：包括连接成第一环的第一至第M个钟控元件的第一移位器，包括连接成第二环的第一至第N个钟控元件的第二移位器，以及选择模块。在步骤901，由第一移位器在输入时钟信号钟控下沿着该第一环逐钟控元件地移位信号。在步骤903，将第一移位器的选定的个钟控元件的输出提供作为第一移位器的进位信号。在步骤905，由第二移位器在第一移位器的进位信号钟控下沿着该第二环逐钟控元件地移位信号。在步骤907，将第二移位器的选定的钟控元件的输出提供作为第二移位器的进位信号。在其它实施例中，所述方法还可以包括另外的步骤：由选择模块接收所述第一移位器和所述第二移位器中每一个钟控元件的输出，并基于分频系数提供所述第一移位器的进位信号以及所述第二移位器的进位信号。在某些实施例中，所述分频器还包括：包括连接成第三环的第一至第K个钟控元件的第三移位器。相应地，在一个示例性的实现方式中，所述方法还可以包括如下步骤：由所述第三移位器在第二移位器的进位信号的钟控下沿着该第三环逐钟控元件地移位信号，以及提供所述第三移位器的选定的钟控元件的输出作为第三移位器的进位信号。在另一示例性的实现方式中，所述方法还可以包括如下步骤：由所述第三移位器在第二移位器的进位信号的钟控下沿着该第三环逐钟控元件地移位信号；以及，由所述选择模块接收所述第三移位器中每一个钟控元件的输出，并基于分频系数提供所述第三移位器的进位信号。
应理解，步骤的编号仅仅是为了区分的方便，对这些步骤的执行顺序没有特别的限制。
至此，应了解，已经详细描述了根据本公开的实施例的分频器及其方法，以及包括所述分频器的锁相环和半导体装置。
在此所使用的“第一”、“第二”、“第三”等，仅仅是为了便于在其所引述的特征之间进行区分，并不表示任何时间上的或者其它的优先次序。
应理解，为了避免遮蔽本公开的构思，没有描述本领域所公知的一些细节，本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。另外，本说明书公开所教导的各实施例可以自由组合。本领域的技术人员应该理解，可以对上面说明的实施例进行多种修改而不脱离如所附权利要求限定的本公开的精神和范围。

Claims (18)

1.一种分频器，包括：
第一移位器，包括连接成第一环的第一至第M个钟控元件，其中所述钟控元件由输入时钟信号钟控使得信号沿着该第一环逐钟控元件地移位，其中M为大于1的整数，其中所述第一移位器的选定的钟控元件的输出被提供作为所述第一移位器的进位信号；
第二移位器，包括连接成第二环的第一至第N个钟控元件，其中所述钟控元件由第一移位器的进位信号钟控使得信号沿着该第二环逐钟控元件地移位，其中N为大于1的整数，其中所述第二移位器的选定的钟控元件的输出被提供作为所述第二移位器的进位信号；以及
选择模块，其用于：接收所述第一移位器和所述第二移位器中每一个钟控元件的输出；以及基于分频系数，提供所述第一移位器的选定的钟控元件的输出作为所述第一移位器的进位信号到第二移位器，以及提供所述第二移位器的选定的钟控元件的输出作为第二移位器的进位信号。
2.根据权利要求1所述的分频器，其特征在于：
在所述第一环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述输入时钟信号；并且
在所述第二环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述第一移位器的进位信号。
3.根据权利要求1所述的分频器，其特征在于，所述钟控元件是下列中的一种或多种：触发器、寄存器、或RAM。
4.根据权利要求1所述的分频器，其特征在于，所述选择模块包括：
开关阵列，包括用于所述第一移位器和所述第二移位器中每一个钟控元件的输出的开关，所述开关阵列用于根据所述分频系数，提供所述第一移位器中选定的钟控元件的输出作为所述第一移位器的进位输出，以及将所述第二移位器中的选定的钟控元件的输出提供作为第二移位器的进位信号。
5.根据权利要求4所述的分频器，其特征在于，所述选择模块还包括与门，其具有第一输入、第二输入和输出；
其中所述第一移位器的进位信号连接到所述与门的第一输入，以及第二移位器的进位信号连接到所述与门的第二输入，并且
其中所述与门的输出作为所述选择模块的输出。
6.根据权利要求1所述的分频器，其特征在于，所述分频器还包括刷新模块，用于响应于所述第二移位器的进位信号，提供用于使部分或全部钟控元件返回各自的初始状态的刷新信号。
7.根据权利要求1所述的分频器，其特征在于，所述分频器还包括刷新模块，用于响应于所述选择模块的输出，提供用于使部分或全部钟控元件返回各自的初始状态的刷新信号。
8.根据权利要求1所述的分频器，其特征在于，所述钟控元件是具有复位和/或置位功能的D触发器，其能够被通过刷新信号复位或者置位。
9.根据权利要求4所述的分频器，其特征在于，所述选择模块还包括：
解码器，其接收指示所述分频系数的分频系数信号，并输出对应的控制信号，以控制所述开关阵列。
10.根据权利要求9所述的分频器，其特征在于，所述选择模块还包括：
寄存器，用于向所述解码器提供所述分频系数信号。
11.根据权利要求1所述的分频器，其特征在于，所述分频器还包括：
第三移位器，包括连接成第三环的第一至第K个钟控元件，其中所述钟控元件由第二移位器的进位信号钟控使得信号沿着该第三环逐钟控元件地移位，其中K为大于1的整数。
12.根据权利要求1所述的分频器，其特征在于，所述分频器还包括：
第三移位器，包括连接成第三环的第一至第K个钟控元件，其中所述钟控元件由第二移位器的进位信号钟控使得信号沿着该第三环逐钟控元件地移位，其中K为大于1的整数，并且
其中所述选择模块还接收所述第三移位器中每一个钟控元件的输出，并基于分频系数提供所述第三移位器的选定的钟控元件的输出作为所述第三移位器的进位信号。
13.根据权利要求11所述的分频器，其特征在于：
在所述第三环中，每一钟控元件都具有输入、输出和用于接收时钟信号的时钟输入，一个钟控元件的输出连接到另一个钟控元件的输入，并且所述钟控元件的时钟输入连接到所述第二移位器的进位信号。
14.一种锁相环，其包括如权利要求1所述的分频器。
15.一种半导体装置，其包括如权利要求1所述的分频器。
16.一种用于分频器的方法，其特征在于：
所述分频器包括：包括连接成第一环的第一至第M个钟控元件的第一移位器，包括连接成第二环的第一至第N个钟控元件的第二移位器，其中M和N分别为大于1的整数；
所述方法包括：
由第一移位器在输入时钟信号钟控下沿着该第一环逐钟控元件地移位信号；
提供第一移位器的选定的钟控元件的输出作为第一移位器的进位信号；
由第二移位器在第一移位器的进位信号钟控下沿着该第二环逐钟控元件地移位信号；
提供第二移位器的选定的钟控元件的输出作为第二移位器的进位信号；以及
由选择模块接收所述第一移位器和所述第二移位器中每一个钟控元件的输出，并基于分频系数提供所述第一移位器的进位信号到第二移位器以及所述第二移位器的进位信号。
17.根据权利要求16所述的方法，其特征在于：
所述分频器还包括：包括连接成第三环的第一至第K个钟控元件的第三移位器，其中K为大于1的整数，
所述方法还包括：
由所述第三移位器在第二移位器的进位信号的钟控下沿着该第三环逐钟控元件地移位信号；以及
提供所述第三移位器的选定的钟控元件的输出作为第三移位器的进位信号。
18.根据权利要求16所述的方法，其特征在于：
所述分频器还包括：包括连接成第三环的第一至第K个钟控元件的第三移位器，其中K为大于1的整数；
所述方法还包括：
由所述第三移位器在第二移位器的进位信号的钟控下沿着该第三环逐钟控元件地移位信号；以及
由所述选择模块接收所述第三移位器中每一个钟控元件的输出，并基于分频系数提供所述第三移位器的进位信号。
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