JP4335056B2 - 電圧制御発振器およびpll回路 - Google Patents
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Description
また、本発明の電圧制御発振器の一形態では、電圧比較回路および発振回路に供給される制御電圧は、参照クロックおよび発振回路から出力される出力クロックの位相比較結果に応じて調整される電圧である。カウンタに供給されるカウントクロックは、発振回路から出力される出力クロックである。カウンタは、位相比較タイミングとして使用される出力クロックの遷移エッジとは反対の遷移エッジに同期してカウンタ値を更新する。
本発明のPLL回路では、参照クロックのゆらぎに起因して、電圧制御発振器の発振周波数帯域が切り替わることはないため、参照クロックの周波数を保持するためのレジスタ等を不要にでき、PLL回路の回路規模を低減できる。また、動作条件の変動に対して、あるいは電源電圧の低電圧化に伴う制御電圧の設定範囲の縮小に対して、広いロックレンジを確保できる。
図1は、本発明の第1の実施形態を示している。PLL回路100は、例えば、クロック同期型の通信用LSIに搭載されており、位相比較器102、チャージポンプ104、ローパスフィルタ106、インバータ108および電圧制御発振器110を有している。
図9は、本発明の第3の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。PLL回路300は、第1の実施形態のPLL回路100(図1)に分周器318を加えて構成され、第1の実施形態の電圧制御発振器110に代えて電圧制御発振器310を有している。PLL回路300は、第1の実施形態と同様に、クロック同期型の通信用LSIに搭載されている。
図12は、本発明の第5の実施形態を示している。第1の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。PLL回路500は、第1の実施形態の電圧制御発振器110(図1)に代えて電圧制御発振器510を有している。PLL回路500のその他の構成は、第1の実施形態のPLL回路100と同一である。PLL回路500は、第1の実施形態と同様に、クロック同期型の通信用LSIに搭載されている。電圧制御発振器510は、第1の実施形態の選択信号生成回路114(図2)および発振回路116(図3)に代えて、選択信号生成回路514および発振回路516を有している。電圧制御発振器510のその他の構成は、第1の実施形態の電圧制御発振器110と同一である。
図15は、本発明の第6の実施形態を示している。第1、第2および第5の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。PLL回路600は、第5の実施形態のPLL回路500(図12)と同様に、クロック同期型の通信用LSIに搭載されており、第5の実施形態の電圧制御発振器510に代えて電圧制御発振器610を有している。PLL回路600のその他の構成は、第5の実施形態のPLL回路500と同一である。なお、通信用LSIに供給される外部クロック(すなわち、参照クロックCKR)の周波数は、第2の実施形態と同様に、例えば、図6のY点の周波数に限定されている。電圧制御発振器610は、第5の実施形態の選択信号生成回路514に代えて、選択信号生成回路614を有している。電圧制御発振器610のその他の構成は、第5の実施形態の電圧制御発振器510と同一である。
以上、第6の実施形態でも、第1、第2および第5の実施形態と同様の効果が得られる。
第1、第3および第5の実施形態では、通信用LSIの電源投入時に、カウンタ値信号Q[1:0]が”01”に初期化され、発振回路の一番低い発振周波数帯域が選択される例について述べた。本発明は、かかる実施形態に限定されるものではない。例えば、通信用LSIの電源投入時に、カウンタ値信号Q[1:0]が”11”に初期化され、発振回路の一番高い発振周波数帯域が選択されるようにしてもよい。図17に示すように、選択される発振周波数帯域が高いほど、発振回路のゲイン(制御電圧の変化量に対する出力クロックの周波数の変化量)は大きくなるため、通信用LSIの電源投入時に、発振回路の一番低い発振周波数帯域が選択される場合に比べて、PLL回路のロックアップタイムを短縮できる。従って、PLL回路が搭載される通信用LSIを短時間で安定させることができる。
102 位相比較器
104 チャージポンプ
106 ローパスフィルタ
108 インバータ
110、210、310、410、510、610 電圧制御発振器
112 電圧比較回路
114、214、514、614 選択信号生成回路
116、316、516 発振回路
318 分周器
ADD 加算器
CKD 分周クロック
CKO 出力クロック
CKR 参照クロック
CKC カウントクロック
CMP1、CMP2 電圧比較器
CNT1、CNT2 カウンタ
DEC1、DEC2 デコーダ
FF10、FF11、FF20、FF21 フリップフロップ
G1〜G4 ゲート回路
IV0〜IV6 インバータ
NR0〜6、NR00〜02、NR10〜12、NR20〜22 nMOSトランジスタ
NS00〜02、NS10〜12、NS20〜22 nMOSトランジスタ
Q0、Q1 カウンタ値信号
R1 第1電圧比較信号
R2 第2電圧比較信号
S0〜S2 選択信号
SC1、SC2 セレクタ回路
SUB 減算器
SW0〜SW3 スイッチ
/UP、DOWN 位相比較信号
VR1 第1参照電圧
VR2 第2参照電圧
VC 制御電圧
Claims (9)
- 制御電圧と第1参照電圧と前記第1参照電圧より高い第2参照電圧とを受け、前記制御電圧が前記第1参照電圧より低いときに第1電圧比較信号を活性化させ、前記制御電圧が前記第2参照電圧より高いときに第2電圧比較信号を活性化させる電圧比較回路と、
カウントクロックに同期して、前記第1電圧比較信号の活性化中にカウンタ値を減少させ、前記第2電圧比較信号の活性化中にカウンタ値を増加させるカウンタと、
互いに異なる複数の発振周波数帯域を有し、前記カウンタ値に応じて前記発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において前記制御電圧に応じて発振周波数を調整して出力クロックを出力する発振回路とを備え、
前記制御電圧は、参照クロックおよび前記出力クロックの位相比較結果に応じて調整される電圧であり、
前記カウントクロックは、前記出力クロックであり、
前記カウンタは、位相比較タイミングとして使用される前記出力クロックの遷移エッジとは反対の遷移エッジに同期してカウンタ値を更新することを特徴とする電圧制御発振器。 - 請求項1記載の電圧制御発振器において、
前記発振回路は、
互いに異なる発振周波数帯域を有する複数の内部発振回路と、
前記内部発振回路により生成されるクロックのいずれかを前記カウンタ値に応じて選択して前記出力クロックとして出力するセレクタ回路とを備え、
前記内部発振回路は、
環状に接続された複数の反転回路と、
電源線および前記反転回路の電源端子の間にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗とを備えていることを特徴とする電圧制御発振器。 - 請求項2記載の電圧制御発振器において、
前記出力クロックの目標周波数は、所定周波数に限定されており、
前記カウンタ値の電源投入時の初期値は、前記所定周波数を含む発振周波数帯域を有する内部発振回路を示す値であることを特徴とする電圧制御発振器。 - 請求項1記載の電圧制御発振器において、
前記発振回路は、
直列に接続された複数の反転回路と、
電源線および前記反転回路の電源端子の間にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗と、
初段の反転回路の入力に供給される信号を前記出力クロックとして出力するために、奇数番目の反転回路の出力のいずれかを前記カウンタ値に応じて初段の反転回路の入力に接続するスイッチ回路とを備えていることを特徴とする電圧制御発振器。 - 請求項4記載の電圧制御発振器において、
前記出力クロックの目標周波数は、所定周波数に限定されており、
前記カウンタ値の電源投入時の初期値は、前記所定周波数を含む発振周波数帯域に対応する反転回路の出力を示す値であることを特徴とする電圧制御発振器。 - 請求項1記載の電圧制御発振器において、
前記発振回路は、
環状に接続された複数の反転回路と、
電源線および前記各反転回路の電源端子の間に並列に接続された複数のスイッチを有し、前記カウンタ値に応じてオン状態のスイッチ数が変化する複数のスイッチ回路と、
前記電源線および前記反転回路の電源端子の間に前記スイッチ回路と直列にそれぞれ接続され、前記制御電圧に応じて抵抗値が変化する複数の可変抵抗とを備えていることを特徴とする電圧制御発振器。 - 請求項6記載の電圧制御発振器において、
前記出力クロックの目標周波数は、所定周波数に限定されており、
前記カウンタ値の電源投入時の初期値は、前記所定周波数を含む発振周波数帯域に対応するオン状態のスイッチ数を示す値であることを特徴とする電圧制御発振器。 - 参照クロックおよび前記参照クロックに基づいて生成される出力クロックの位相を比較する位相比較器と、
前記位相比較器の位相比較結果に応じて出力電圧を調整する電圧調整回路と、
前記出力電圧を制御電圧として受け、前記制御電圧に応じて前記出力クロックの周波数を変更する電圧制御発振器とを備え、
前記電圧制御発振器は、
前記制御電圧と第1参照電圧と前記第1参照電圧より高い第2参照電圧とを受け、前記制御電圧が前記第1参照電圧より低いときに第1電圧比較信号を活性化させ、前記制御電圧が前記第2参照電圧より高いときに第2電圧比較信号を活性化させる電圧比較回路と、
カウントクロックに同期して、前記第1電圧比較信号の活性化中にカウンタ値を減少させ、前記第2電圧比較信号の活性化中にカウンタ値を増加させるカウンタと、
互いに異なる複数の発振周波数帯域を有し、前記カウンタ値に応じて前記発振周波数帯域のいずれかを選択するとともに、選択した発振周波数帯域において前記制御電圧に応じて発振周波数を調整して前記出力クロックを出力する発振回路とを備え、
前記カウントクロックは、前記出力クロックであり、
前記カウンタは、前記位相比較器の位相比較タイミングとして使用される前記出力クロックの遷移エッジとは反対の遷移エッジに同期してカウンタ値を更新することを特徴とするPLL回路。 - 請求項8記載のPLL回路において、
前記電圧制御発振器および前記位相比較器の間に接続され、前記出力クロックを分周した分周クロックを前記出力クロックとして前記位相比較器に出力する分周器を備えていることを特徴とするPLL回路。
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