JP4416735B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関し、特に、ＤＬＬ（Delay Locked Loop）回路に用いて好適なものである。

ＤＤＲ（Double Data Rate）メモリなどのクロック信号に同期してデータを読み書き可能なメモリのインタフェース等として、ＤＬＬ（Delay Locked Loop）回路が用いられている。ＤＬＬ回路は、ＰＬＬ（Phase Locked Loop）の機能を利用して、入力された信号が出力されるまでの遅延時間（出力ディレイ）を調整している。すなわち、ＤＬＬ回路は、外部からの基準クロック信号と内部の電圧制御発振回路にて生成するクロック信号を比較して当該クロック信号の発振周波数を制御し、この制御に係る信号を用いて遅延時間を調整する。

しかしながら、通常、ＤＬＬ回路等の半導体装置が有する電圧制御発振回路は１つである。そのため、従来においては、内部で生成可能なクロック信号の発振周波数の範囲は限られており、ＤＬＬ回路にて対応可能な基準クロック信号の範囲も限られていた。

このような問題を解決する１つの方法として、電圧制御発振回路が有するリング発振回路（インバータ回路が従属接続されたインバータチェーン）内にセレクタを設け、段数の切り換え制御を可能にした電圧制御発振回路があった（例えば、特開平５−３４３９５６号公報（特許文献１）参照。）。

また、従来の電圧制御発振回路においては、リング発振回路内のインバータ回路の出力に対し、一端が接地された容量を適宜接続できるようにして、インバータ回路の出力における負荷容量を増加させることで発振周波数を調整できるようにしたものがあった（例えば、特開平８−１０２６４３号公報（特許文献２）参照。）。

しかしながら、特開平５−３４３９５６号公報に記載された電圧制御発振回路は、段数制御を行うためのセレクタがリング発振回路のループ内にある。そのため、図９Ａ、図９Ｂに示すように５：５となるべき生成するクロック信号のデューティ比が、図９Ｃ、図９Ｄに示すように崩れてしまうおそれがあるという問題があった。生成するクロック信号のデューティ比が崩れることにより、特に図９Ｄに示すように高速動作時に多大な障害を生じさせてしまうおそれがある。例えば、ＤＬＬ回路に用いた場合には、高速動作において遅延時間を制御することができなくなるおそれがある。

また、リング発振回路内のインバータ回路の出力に、一端が接地された容量を適宜接続できるようにして発振周波数を調整できるようにした電圧制御発振回路においては、以下の図１０Ａ、図１０Ｂを参照して説明するような問題があった。

図１０Ａにおいて、電源ラインＶｄｄ及び接地ラインＶｓｓに接続されたインバータ回路Ｉ１０１は、入力される入力信号Ｖｉｎを反転して出力ノードＶａに出力する。また、インバータ回路Ｉ１０１の出力は、制御信号ＶＣｏｎｔがゲートに供給されるトランジスタＴ１０１を介して、一端が接地された容量Ｃ２の他端に接続されている。この制御信号ＶＣｏｎｔによりトランジスタＴ１０１をオン／オフ制御することで、インバータ回路Ｉ１０１の出力における負荷容量を制御している。ここで、トランジスタＴ１０１においては、図１０Ｂに示すように寄生容量Ｃａ、Ｃｂが存在し、この容量はバルク容量であるので基本的に容量は大きい。図１０Ｂにおいて、１０２はドレイン、１０３はソース、１０４はゲートである。

したがって、リング発振回路内のインバータ回路の出力に、一端が接地された容量を適宜接続できるようにした電圧制御発振回路においては、インバータ回路Ｉ１０１の出力に対して、トランジスタＴ１０１がオフ状態のときにはバルク容量Ｃａが付加され、トランジスタＴ１０１がオン状態のときには容量Ｃ２に加えバルク容量Ｃａ、Ｃｂが付加される。上述したようにバルク容量Ｃａ、Ｃｂは基本的に容量が大きいので、微小な発振周波数、すなわち遅延時間の微小な制御を行うことが困難である。

特開平５−３４３９５６号公報 特開平８−１０２６４３号公報

本発明は、このような問題を解決するためになされたものであり、動作速度が高速であっても、入力された信号が出力されるまでの遅延時間を任意に調整できるようにすることを目的とする。

本発明の半導体装置は、基準クロック信号と帰還クロック信号との位相を比較する位相比較回路と、上記位相比較回路での比較結果に基づいて上記遅延時間を制御する遅延制御信号を出力する発振回路と、上記遅延制御信号に基づいて上記入力信号を遅延させる遅延回路とを備える。そして、発振回路は、位相比較回路での比較結果に基づいて発振周波数が制御可能であるとともに、上記発振周波数が異なる互いに独立した複数の内部発振回路と、上記複数の内部発振回路の出力のうち１つの出力を上記帰還クロック信号として選択的に出力するための選択回路とを有する。また、選択回路は、すべての内部発振回路の出力と当該出力の選択に係る選択信号が入力され、当該選択信号に応じて上記内部発振回路の出力を帰還クロック信号として選択的に出力する。また、内部発振回路は、従属接続された複数かつ奇数個の反転出力の論理ゲートであって、上記従属接続を２個に分離する、初段又は終段の反転出力の論理ゲートの一方が含まれる第１部分と、初段又は終段の反転出力の論理ゲートの他方が含まれ、かつ従属接続された少なくとも２個の反転出力の論理ゲートが含まれる第２部分とを有する論理ゲートと、上記第１部分において上記従属接続された反転出力の論理ゲートの初段から奇数番目の反転出力の論理ゲートの出力端に、上記従属接続に対して並列に接続された第１の負荷容量回路と、上記第２部分において上記従属接続された反転出力の論理ゲートの初段から偶数番目の反転出力の論理ゲートの出力端に、上記従属接続に対して並列に接続された第２の負荷容量回路とを有する。

本発明によれば、位相比較回路での比較結果に応じて発振周波数を制御可能な内部発振回路がそれぞれ独立して設けられ、その中の１つの内部発振回路の出力を帰還クロック信号として出力できるようになる。これにより、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力することができ、入力された信号が出力されるまでの遅延時間を任意に調整することができる。また、発振周波数が異なる複数の内部発振回路を設けたことにより、さまざまな周波数の基準クロック信号に対応することができる。

本発明によれば、独立した内部発振回路の出力が帰還クロック信号として出力されるので、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力することができ、入力信号に係る遅延時間を任意に調整することができる。また、内部発振回路の従属接続された反転出力の論理ゲートの初段から奇数番目の反転出力の論理ゲートの出力端、及び偶数番目の反転出力の論理ゲートの出力端に各々接続された負荷容量回路を設けることで、遅延時間をより微小に制御することができ、遅延時間を高い精度で調整することができる。

以下、本発明の実施形態を図面に基づいて説明する。

図１は、本発明の実施形態による半導体装置を適用したＤＬＬ（delay locked loop）回路の一構成例を示すブロック図である。本実施形態におけるＤＬＬ回路は、位相比較回路１１、フィルタ回路（Low Pass Filter）１４、電圧制御発振回路（ＶＣＯ）１５、及び遅延回路（Delay module）１６を有する。

位相比較回路１１は、基準クロック信号であるリファレンスクロック信号ＦＩＮと帰還クロック信号である遅延クロック信号ＦＢが入力される。ここで、リファレンスクロック信号ＦＩＮは外部から供給される信号であり、遅延クロック信号ＦＢは電圧制御発振回路１５から供給される信号である。位相比較回路１１は、この２つのクロック信号ＦＩＮとＦＢの位相を比較して、比較結果に応じた電圧信号ＣＰＯをフィルタ回路１４に出力する。

具体的には、位相比較回路１１は、位相比較部（Phase Comparator）１２とチャージポンプ（Charge Pump）１３を有する。位相比較部１２は、リファレンスクロック信号ＦＩＮと遅延クロック信号ＦＢが入力され、入力されたクロック信号ＦＩＮとＦＢの位相を比較する。また、位相比較部１２は、比較結果に応じてアップ信号ＵＰ、ダウン信号ＤＯＷＮをチャージポンプ１３に出力する。チャージポンプ１３は、アップ信号ＵＰ及びダウン信号ＤＯＷＮに従って電圧信号ＣＰＯの出力電圧を変化させ出力する。

フィルタ回路１４は、入力される電圧信号ＣＰＯにフィルタ処理を施し、そのフィルタ出力を電圧信号ＶＣＩとして電圧制御発振回路１５に出力する。フィルタ回路１４は、通常、ローパスフィルタで構成される。

電圧制御発振回路１５は、入力される電圧信号ＶＣＩの電圧、すなわち位相比較回路１１での比較結果に応じた発振周波数の遅延クロック信号ＦＢを出力するとともに、電圧信号ＶＣＩの電圧に応じた遅延制御信号ＰＣ、ＮＣを出力する。また、電圧制御発振回路１５は、選択信号ＳＥＬ及び容量制御信号ＣＯが入力される。なお、電圧制御発振回路１５の詳細については後述する。

遅延回路１６は、外部から入力信号ＤＬＬＩが入力されるとともに、電圧制御発振回路１５から遅延制御信号ＰＣ、ＮＣが入力される。遅延回路１６は、遅延制御信号ＰＣ、ＮＣに応じて入力信号ＤＬＬＩを所定時間遅延させた後、出力信号ＤＬＬＯとして出力する。遅延回路１６の詳細については後述する。

図２は、電圧制御発振回路１５の構成例を示すブロック図である。
電圧制御発振回路１５は、１つのカレントミラー回路２１と、インバータ回路Ｉ１、Ｉ２、Ｉ３、…により構成された複数のリング発振回路と、１つのセレクタ２２とを有する。

カレントミラー回路２１は、電圧信号ＶＣＩが入力され、電圧信号ＶＣＩに応じた電圧の遅延制御信号ＰＣ、ＮＣを出力するものであり、例えば図３Ａに示すように構成される。上記遅延制御信号ＰＣ、ＮＣは、インバータ回路Ｉ１、Ｉ２、Ｉ３、…に供給されるとともに、図１に示した遅延回路１６に供給される信号である。

図３Ａは、カレントミラー回路２１の回路構成を示す図である。図３Ａにおいて、Ｔ３１及びＴ３３はＰチャネル型ＭＯＳトランジスタであり、Ｔ３２及びＴ３４はＮチャネル型ＭＯＳトランジスタである。トランジスタＴ３１、Ｔ３３のソースが電源ＶＤＤに対して接続され、トランジスタＴ３２、Ｔ３４のソースがグランドレベルに対して接続される（接地される）。トランジスタＴ３２のゲートに電圧信号ＶＣＩが供給される。

トランジスタＴ３１のドレインがトランジスタＴ３２のドレインに接続され、トランジスタＴ３１、Ｔ３３のゲートがトランジスタＴ３１とＴ３２のドレインの相互接続点に接続される。また、トランジスタＴ３１とＴ３２のドレインの相互接続点には、遅延制御信号ＰＣの出力信号線が接続される。

同様に、トランジスタＴ３３のドレインがトランジスタＴ３４のドレインに接続され、トランジスタＴ３４のゲートがトランジスタＴ３３とＴ３４のドレインの相互接続点に接続される。また、トランジスタＴ３３とＴ３４のドレインの相互接続点には、遅延制御信号ＮＣの出力信号線が接続される。

図２に戻り、電圧制御発振回路１５が有する複数のリング発振回路は、互いに異なる段数であり、それぞれが独立している。図２に示すように、１つのインバータ回路Ｉ１は、出力をその入力に帰還させることで１段のリング発振回路を構成し、従属接続された３つのインバータ回路Ｉ２、Ｉ３、Ｉ４は、最終段のインバータ回路Ｉ４の出力を１段目のインバータ回路Ｉ２の入力に帰還させることで３段のリング発振回路を構成する。

同様に、従属接続された５つのインバータ回路Ｉ５、Ｉ６、Ｉ７、Ｉ８、Ｉ９は、最終段のインバータ回路Ｉ９の出力を１段目のインバータ回路Ｉ５の入力に帰還させることで５段のリング発振回路を構成する。

すなわち、電圧制御発振回路１５においては、（２ｍ−１）個（ｍの値は自然数であり、リング発振回路毎に互いに異なる）、つまり奇数個のインバータ回路が従属されたインバータチェーンにて、最終段のインバータ回路の出力を１段目のインバータ回路に帰還させることで段数の異なるリング発振回路が構成されている。

ここで、リング発振回路を構成するインバータ回路Ｉ１、Ｉ２、Ｉ３、…には、遅延制御信号ＰＣ、ＮＣがそれぞれ供給されている。

図３Ｂは、リング発振回路を構成するインバータ回路の回路構成を示す図である。図３Ｂにおいて、Ｔ３５及びＴ３６はＰチャネル型ＭＯＳトランジスタであり、Ｔ３７及びＴ３８はＮチャネル型ＭＯＳトランジスタである。

トランジスタＴ３５のソースが電源ＶＤＤに対して接続され、ドレインがトランジスタＴ３６のソースに接続される。トランジスタＴ３８のソースがグランドレベルに対して接続され（接地され）、ドレインがトランジスタＴ３７のソースに接続される。トランジスタＴ３６のドレインとトランジスタＴ３７のドレインが接続され、その相互接続点が出力ノードＯＵＴとなる。

また、トランジスタＴ３５のゲートには遅延制御信号ＰＣが供給され、トランジスタＴ３８のゲートには遅延制御信号ＮＣが供給される。トランジスタＴ３６、Ｔ３７のゲートには入力信号ＩＮが供給される。

上述のようにインバータ回路Ｉ１、Ｉ２、Ｉ３、…を構成することで、トランジスタＴ３５、Ｔ３８が遅延制御信号ＰＣ、ＮＣにより制御される可変抵抗のように作用し、遅延制御信号ＰＣ、ＮＣの電圧に応じてトランジスタＴ３５、Ｔ３８における電流量が制御される。これにより、トランジスタＴ３６、Ｔ３７にかかる電圧が変化し、インバータ回路の遅延時間が変化する。つまり、遅延制御信号ＰＣ、ＮＣの電圧によりインバータ回路の遅延時間が制御される。したがって、位相比較回路１１での比較結果を示す電圧信号ＶＣＩに基づく遅延制御信号ＰＣ、ＮＣによりリング発振回路の発振周波数が制御可能となる。

セレクタ（選択回路）２２は、リング発振回路における最終段のインバータ回路Ｉ１、Ｉ４、Ｉ９の出力、すなわち互いに独立している複数のリング発振回路の発振出力がそれぞれ入力される。セレクタ２２は、外部から供給される選択信号ＳＥＬに従って、入力された発振出力から１つの発振出力を選択し遅延クロック信号ＦＢとして選択的に出力する。

なお、図２においては、一例として１段、３段、及び５段のリング発振回路を示しているが、これに限定されるものではなく、電圧制御発振回路１５はさらに任意の奇数段（例えば、７段、９段、…）のリング発振回路を有するようにしても良い。

図４は、遅延回路１６の構成例を示すブロック図である。
遅延回路１６は、従属された偶数個のインバータ回路Ｉ４１〜Ｉ４６（インバータチェーン）により構成される。

遅延回路１６は、１段目のインバータ回路Ｉ４１の入力として入力信号ＤＬＬＩが供給され、この出力を次段のインバータ回路Ｉ４２の入力として供給する。以降同様に、各インバータ回路の出力を次段のインバータ回路の入力として供給する。そして、最終段のインバータ回路Ｉ４６の出力を出力信号ＤＬＬＯとして出力する。

また、各インバータ回路Ｉ４１〜Ｉ４６は、遅延制御信号ＰＣ、ＮＣが供給されるとともに、上記図３Ｂに示したインバータ回路と同様に構成される。したがって、遅延制御信号ＰＣ、ＮＣの電圧により各インバータ回路Ｉ４１〜Ｉ４６の遅延時間を制御することで、遅延回路１６全体での遅延時間が制御可能となる。

次に、動作について説明する。
まず、位相比較回路１１内の位相比較部１２は、入力されたリファレンスクロック信号ＦＩＮと遅延クロック信号ＦＢの位相を比較し、アップ信号ＵＰ及びダウン信号ＤＯＷＮによりチャージポンプ１３に比較結果を供給する。チャージポンプ１３は、アップ信号ＵＰ及びダウン信号ＤＯＷＮに従って、電圧信号ＣＰＯの出力電圧を変化させる。なお、位相比較部１２にてクロック信号ＦＩＮとＦＢの位相を比較した結果、一致している場合にはアップ信号ＵＰ及びダウン信号ＤＯＷＮは出力されず（活性化されず）、チャージポンプ１３から出力される電圧信号ＣＰＯの出力電圧は変化しない。

次に、フィルタ回路１４は、電圧信号ＣＰＯをフィルタ処理し電圧信号ＶＣＩとして電圧制御供給回路１５に出力する。電圧制御供給回路１５内のカレントミラー回路２１は、電圧信号ＶＣＩの電圧に応じた遅延制御信号ＰＣ、ＮＣを生成し、リング発振回路を構成するインバータ回路Ｉ１、Ｉ２、Ｉ３、…、及び遅延回路１６に供給する。

これにより、遅延制御信号ＰＣ、ＮＣに応じた発振周波数の発振信号が電圧制御発振回路１５内の複数のリング発振回路からそれぞれ出力される。セレクタ２２は、選択信号ＳＥＬに応じて複数のリング発振回路から出力される発振信号の何れか１つを選択し、選択した発振信号を遅延クロック信号ＦＢとして出力する。

以上の動作を繰り返し行うことで、リファレンスクロック信号ＦＩＮに一致した遅延クロック信号ＦＢが得られる。すなわち、リファレンスクロック信号ＦＩＮと遅延クロック信号ＦＢが一致しない場合には、電圧信号ＶＣＩがリファレンスクロック信号ＦＩＮと遅延クロック信号ＦＢのずれに応じて変化し、それに伴って遅延制御信号ＰＣ、ＮＣが変化する。これにより、複数のリング発振回路を構成するインバータ回路Ｉ１、Ｉ２、Ｉ３、…の遅延時間が変化して遅延クロック信号ＦＢとして出力される発振信号の発振周波数が、ずれが小さくなるように変化する。

一方、リファレンスクロック信号ＦＩＮと遅延クロック信号ＦＢが一致している場合には、電圧信号ＶＣＩ及び遅延制御信号ＰＣ、ＮＣに変化は生じない。したがって、複数のリング発振回路を構成するインバータ回路Ｉ１、Ｉ２、Ｉ３、…の遅延時間も変化せず、リファレンスクロック信号ＦＩＮに一致した遅延クロック信号ＦＢが出力される。

また、本実施形態におけるＤＬＬ回路では、互いに段数が異なるとともに独立した複数のリング発振回路からそれぞれ出力される発振信号から１つの発振信号をセレクタ２２により選択的に出力することが可能である。したがって、高速動作が要求されるような場合であっても、セレクタ２２によりリング発振回路（インバータチェーン）の段数を制御し、位相比較回路１１でのロックタイミングを調整することが可能となる。また、ロックすることができるリファレンスクロック信号の周波数範囲も広くなる。

ここで、遅延回路１６における遅延時間は、電圧制御発振回路１５内の複数のリング発振回路と同様に遅延制御信号ＰＣ、ＮＣにより制御される。したがって、リング発振回路（インバータチェーン）の段数を制御して位相比較回路１１でのロックタイミングを調整することにより、遅延回路１６全体での遅延時間も制御可能となる。

さらに、電圧制御発振回路１５内の複数のリング発振回路（インバータチェーン）に対して、図５Ａに示すように負荷容量回路５１、５２を設けることにより、位相比較回路１１でのロックタイミング、つまり遅延回路１６全体での遅延時間をさらに細かく調整することが可能になる。

図５Ａは、リング発振回路を構成するインバータチェーンでの遅延時間を負荷容量により制御する場合の回路構成を示す図である。

図５Ａにおいて、各インバータ回路Ｉ５１〜Ｉ５９は、遅延制御信号ＰＣ、ＮＣがそれぞれ供給され、上記図３に示したインバータ回路と同様に構成される。インバータ回路Ｉ５１〜Ｉ５９は、従属接続されている。

また、５１、５２は負荷容量回路である。負荷容量回路５１は、出力が開放された複数の論理ゲート（ＮＡＮＤ回路）ＮＡ０、ＮＡ１、ＮＡ２、…により構成される。ＮＡＮＤ回路ＮＡ０、ＮＡ１、ＮＡ２、…の一方の入力は容量制御信号Ｃｏ０、Ｃｏ１、Ｃｏ２、…が供給され、他方の入力はインバータチェーンにおける奇数番目のインバータ回路（図５Ａにおいてはインバータ回路Ｉ５１、Ｉ５３）の出力端とその次段のインバータ回路の入力端の相互接続点に接続される。

ここで、負荷容量回路５１は、容量制御信号Ｃｏ０が供給されるＮＡＮＤ回路ＮＡ０を１（＝２⁰）個、容量制御信号Ｃｏ１が供給されるＮＡＮＤ回路ＮＡ１を２（＝２¹）個、容量制御信号Ｃｏ２が供給されるＮＡＮＤ回路ＮＡ２を４（＝２²）個有する。したがって、負荷容量回路５１により遅延時間を変化させる際には、２進制御により直線的に変化させることができる。

また、負荷容量回路５２は、複数のＮＡＮＤ回路ＮＢ０、ＮＢ１、ＮＢ２、…の他方の入力がインバータチェーンにおける偶数番目のインバータ回路（図５Ａにおいてはインバータ回路Ｉ５６、Ｉ５８）の出力端とその次段のインバータ回路の入力端の相互接続点に接続される点が異なるだけで、負荷容量回路５１と同様であるので説明は省略する。

図５Ｂは、負荷容量回路５１、５２が有するＮＡＮＤ回路の構成を模式的に示す図である。
図５Ｂにおいて、５５、５６は上記図３Ｂと同様に構成されたインバータ回路である。５７はＮＡＮＤ回路であり、２つのＰチャネル型トランジスタＴ５１、Ｔ５２と、２つのＮチャネル型トランジスタＴ５３、Ｔ５４により構成される。

トランジスタＴ５１、Ｔ５２のソースが電源ＶＤＤに対して接続され、ドレインがトランジスタＴ５３のドレインに共通接続される。トランジスタＴ５３のソースがトランジスタＴ５４のドレインに接続され、トランジスタＴ５４のソースがグランドレベルに対して接続される（接地される）。また、トランジスタＴ５１、Ｔ５３のゲートが、インバータ回路５５の出力端とインバータ回路５６の入力端との相互接続点に接続され、トランジスタＴ５２、Ｔ５４のゲートに容量制御信号ＣＯが供給される。

また、Ｃ１、Ｃ２は、それぞれトランジスタＴ５１、Ｔ５３において、ゲートとドレインとの間に形成される酸化膜容量である。本実施形態における負荷容量回路では、この酸化膜容量Ｃ１、Ｃ２を用いて負荷容量を制御する。これにより、従来のバルク容量（寄生容量）を用いた負荷容量の制御に比べて、微小な容量の制御が可能になる。

次に、図６Ａ〜図６Ｃ及び図７Ａ〜図７Ｃを参照して原理を説明する。
なお、図６Ａ、図６Ｂ、図７Ａ、及び図７Ｂにおいて、信号ＳＩＧはインバータ回路（リング発振回路）から供給される信号である。

図６Ａ、図６Ｂは、容量制御信号ＣＯがロウレベル（Ｌ）であるときの負荷容量の変化を説明するための図である。

容量制御信号ＣＯがＬ、かつ信号ＳＩＧがハイレベル（Ｈ）である場合には、図６Ａに示すようにトランジスタＴ５２、Ｔ５３がオン状態となり、トランジスタＴ５１、Ｔ５４がオフ状態となる。このとき、ノードＮ６１のレベルはＨである。

一方、容量制御信号ＣＯがＬ、かつ信号ＳＩＧがＬである場合には、図６Ｂに示すようにトランジスタＴ５１、Ｔ５２がオン状態となり、トランジスタＴ５３、Ｔ５４がオフ状態となる。このとき、ノードＮ６１のレベルはＨである。

ここで、Ｑ＝ＣＶとし、さらに説明を簡単にするためにＶ＝１（Ｖ）とする。容量制御信号ＣＯがＬの状態で信号ＳＩＧがＨからＬに変化するときには、容量Ｃ１、Ｃ２の両端に電位差が生じることでインバータ回路に負荷がかかる（Ｃ＝−Ｑ）。一方、信号ＳＩＧがＬからＨに変化するときには、容量Ｃ１、Ｃ２の両端に電位差が生じないため負荷がかからない。

したがって、容量制御信号ＣＯがＬの場合には、図６Ｃに示すようにクロック信号ＲＣＬＫは、ＨからＬに変化するとき、すなわち立下り時のみ遅延時間Ｄ６１だけ遅延する。なお、図６Ｃにおいて、ＭＣＬＫは、理想的な状態を仮定したとき（何ら信号に影響を及ぼすものがないとしたとき）のクロック信号であり、ＲＣＬＫが負荷容量回路としてのＮＡＮＤ回路を設けたときのクロック信号である。

図７Ａ、図７Ｂは、容量制御信号ＣＯがＨであるときの負荷容量の変化を説明するための図である。

容量制御信号ＣＯがＨ、かつ信号ＳＩＧがＨである場合には、図７Ａに示すようにトランジスタＴ５３、Ｔ５４がオン状態となり、トランジスタＴ５１、Ｔ５２がオフ状態となる。このとき、ノードＮ６１のレベルはＬである。

一方、容量制御信号ＣＯがＨ、かつ信号ＳＩＧがＬである場合には、図７Ｂに示すようにトランジスタＴ５１、Ｔ５４がオン状態となり、トランジスタＴ５２、Ｔ５３がオフ状態となる。このとき、ノードＮ６１のレベルはＨである。

上記図６Ａ〜図６Ｃと同様に考えると、容量制御信号ＣＯがＨの状態で信号ＳＩＧがＨからＬに変化するときには、容量Ｃ１、Ｃ２の両端に電位差が生じることでインバータ回路に負荷がかかる（Ｃ＝−Ｑ）。また、信号ＳＩＧがＬからＨに変化するときも、容量Ｃ１、Ｃ２の両端に電位差が生じることで負荷がかかる（Ｃ＝＋Ｑ）。

したがって、容量制御信号ＣＯがＨの場合には、図７Ｃに示すようにクロック信号ＲＣＬＫは、ＨからＬに変化するとき（立下り時）に遅延時間Ｄ６２だけ遅延するとともに、ＬからＨに変化するとき（立ち上がり時）に遅延時間Ｄ６３だけ遅延する。

また、以上の説明からわかるように、容量制御信号ＣＯがＬの場合には片側エッジ（立下り時）にのみ遅延が付加され、容量制御信号ＣＯがＨの場合には両エッジ（立下り時及び立ち上がり時）に遅延が付加される。この不都合を解消するために、本実施形態においては２つの負荷容量回路５１、５２を設け、同一時間にてインバータ回路の出力が逆相の関係となるノード、すなわち奇数番目及び偶数番目のインバータ回路の出力に対して負荷容量回路５１、５２を１つずつ接続している。これにより、両エッジに同等の遅延を付加することができる。

上述した図５Ａに示す負荷容量回路５１、５２を電圧制御発振回路１５が有する複数のリング発振回路にそれぞれ設け、容量制御信号ＣＯによりリング発振回路における負荷容量を制御することにより、位相比較回路１１でのロックタイミングの微小な調整が可能となり、遅延回路１６全体での遅延時間をさらに細かく調整することができる。

例えば、セレクタ２２でのリング発振回路（インバータチェーン）の段数制御により制御可能な遅延時間の値ＤＴ１、ＤＴ２、ＤＴ３、…に対し、それぞれの値ＤＴ１、ＤＴ２、ＤＴ３、…の間を等間隔に分割した遅延時間の値を容量制御信号ＣＯに基づく負荷容量回路５１、５２の容量制御により制御可能にすると、位相比較回路１１でのロックタイミングを線形的に調整することができる。

例えば、図８に示すように、遅延時間をＤＴ１、ＤＴ２、ＤＴ３にする場合には、セレクタ２２での段数制御、すなわち選択信号ＳＥＬに基づく制御のみで遅延時間を制御し、遅延時間ＤＴ１、ＤＴ２、ＤＴ３の間の遅延時間にする場合には、セレクタ２２での段数制御に加え、容量制御信号ＣＯに基づく容量の２進制御により遅延時間を制御することができる。なお、図８において、縦軸は遅延時間であり、横軸は制御情報（制御値）である。

以上、説明したように本実施形態によれば、電圧制御発振回路１５内に互いに異なる段数の独立した複数のリング発振回路を設け、選択信号ＳＥＬに応じてセレクタ２２により何れか１つのリング発振回路の出力を帰還クロック信号ＦＢとして選択的に出力する。これにより、独立しているリング発振回路の出力が常に帰還クロック信号として出力されるので、動作速度が高速であってもデューティ比が崩れていない帰還クロック信号を出力することができ、入力信号ＤＬＬＩが出力信号ＤＬＬＯとして出力されるまでの遅延時間を任意に調整することができる。

また、電圧制御発振回路１５内に互いに異なる段数の独立した複数のリング発振回路を設け、リング発振回路の段数を選択信号ＳＥＬにより制御することで、帰還クロック信号として出力されるクロック信号の周波数範囲が広がり、対応可能な（ロック可能な）リファレンスクロック信号の周波数範囲が増大する。例えば、リファレンスクロック信号の周波数が異なるさまざまなＤＤＲメモリのインタフェースとして容易に利用することができる。

なお、上述した本実施形態では、電圧制御発振回路１５内の複数のリング発振回路の出力をセレクタ２２により選択的に出力することで、リング発振回路の段数を制御するようにしているが、カレントミラー回路２１とリング発振回路との間にセレクタを設け、複数のリング発振回路の何れか１つにのみ遅延制御信号ＰＣ、ＮＣを供給し（遅延制御信号ＰＣ、ＮＣを活性化させ）、他のリング発振回路は動作を停止させる（遅延制御信号ＰＣ、ＮＣを不活性状態にする）ようにしても良い。

また、本実施形態では、電圧制御発振回路１５内の複数のリング発振回路は、インバータ回路を用いて構成しているが、これに限定されず、入力信号を反転して出力する反転出力の論理ゲートを用いて構成できるものであり、例えば一方の入力を固定したＮＡＮＤ回路、ＮＯＲ回路等を用いて構成しても良い。

また、本実施形態では、電圧制御発振回路１５内の複数のリング発振回路にのみ負荷容量回路５１、５２を設けるようにしているが、遅延回路１６内のインバータチェーンに同様の負荷容量回路を設けるようにしても良い。

また、上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明の実施形態による半導体装置を適用したＤＬＬ回路の一構成例を示すブロック図である。 本実施形態における電圧制御発振回路の構成例を示すブロック図である。 カレントミラー回路の回路構成を示す図である。 インバータ回路の回路構成を示す図である。 遅延回路の構成例を示す図である。 遅延時間を負荷容量により制御する際の回路構成例を示す図である。 負荷容量としてのＮＡＮＤ回路の構成を示す図である。 容量制御信号がＬであるときの負荷容量の変化を説明するための図である。 容量制御信号がＬであるときの負荷容量の変化を説明するための図である。 容量制御信号がＬであるときの負荷容量の変化を説明するための図である。 容量制御信号がＨであるときの負荷容量の変化を説明するための図である。 容量制御信号がＨであるときの負荷容量の変化を説明するための図である。 容量制御信号がＨであるときの負荷容量の変化を説明するための図である。 本実施形態における遅延時間制御の一例を示す図である。 従来の電圧制御発振回路での問題点を説明するための図である。 従来の電圧制御発振回路での問題点を説明するための図である。 従来の電圧制御発振回路での問題点を説明するための図である。 従来の電圧制御発振回路での問題点を説明するための図である。 従来の容量を用いて遅延時間の制御を行う回路を示す図である。 従来の容量を用いて遅延時間の制御を行う回路を示す図である。

Claims (7)

1. 入力信号が入力された後、出力されるまでの遅延時間を調整する半導体装置であって、
   基準クロック信号と帰還クロック信号との位相を比較する位相比較回路と、
   上記位相比較回路での比較結果に基づいて上記遅延時間を制御する遅延制御信号を出力する発振回路と、
   上記遅延制御信号に基づいて上記入力信号を遅延させる遅延回路とを備え、
   上記発振回路は、上記位相比較回路での比較結果に基づいて発振周波数が制御可能であるとともに、上記発振周波数が異なる互いに独立した複数の内部発振回路と、
   上記複数の内部発振回路の出力のうち１つの出力を上記帰還クロック信号として選択的に出力するための選択回路とを有し、
   上記選択回路は、すべての上記内部発振回路の出力と当該出力の選択に係る選択信号が入力され、当該選択信号に応じて上記内部発振回路の出力を上記帰還クロック信号として選択的に出力し、
   上記内部発振回路は、
   従属接続された複数かつ奇数個の反転出力の論理ゲートであって、上記従属接続を２個に分離する、初段又は終段の反転出力の論理ゲートの一方が含まれる第１部分と、初段又は終段の反転出力の論理ゲートの他方が含まれ、かつ従属接続された少なくとも２個の反転出力の論理ゲートが含まれる第２部分とを有する論理ゲートと、
   上記第１部分において上記従属接続された反転出力の論理ゲートの初段から奇数番目の反転出力の論理ゲートの出力端に、上記従属接続に対して並列に接続された第１の負荷容量回路と、上記第２部分において上記従属接続された反転出力の論理ゲートの初段から偶数番目の反転出力の論理ゲートの出力端に、上記従属接続に対して並列に接続された第２の負荷容量回路とを有することを特徴とする半導体装置。
2. 上記複数の内部発振回路は、互いに異なる奇数個の反転出力の論理ゲートを従属接続した複数のリング発振回路であることを特徴とする請求項１記載の半導体装置。
3. 上記反転出力の論理ゲートは、インバータ回路であることを特徴とする請求項２記載の半導体装置。
4. 上記第１の負荷容量回路と上記第２の負荷容量回路における負荷容量は、ＭＯＳトランジスタの酸化膜容量であることを特徴とする請求項１記載の半導体装置。
5. 上記第１の負荷容量回路と上記第２の負荷容量回路は、一方の入力が上記反転出力の論理ゲートの出力端に接続され、他方の入力に制御信号が供給される複数のＮＡＮＤ回路からなることを特徴とする請求項４記載の半導体装置。
6. 上記位相比較回路での比較結果に基づいて、上記遅延回路に電源電圧を供給する回路を備えることを特徴とする請求項１〜５の何れか１項に記載の半導体装置。
7. 上記回路は、カレントミラー回路であることを特徴とする請求項６記載の半導体装置。

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