JPH10126224A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH10126224A JPH10126224A JP8271168A JP27116896A JPH10126224A JP H10126224 A JPH10126224 A JP H10126224A JP 8271168 A JP8271168 A JP 8271168A JP 27116896 A JP27116896 A JP 27116896A JP H10126224 A JPH10126224 A JP H10126224A
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- output
- power supply
- inverter
- current
- supply potential
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Abstract
(57)【要約】
【課題】 １周期の偶数分の１の位相差をもつ多相クロ
ックを生成する。 【解決手段】 RSFF27の出力信号S27a,S27b が("L","
H") から("H","L") に変化すると、電流源11から供給さ
れる電流がNMOS14b のドレイン・ソース間電流よりも十
分小さいので、出力信号S13 が"L" から"H" まで遷移す
る時間は、出力信号S14 が"H" から"L" まで遷移する時
間に比べて大きい。そのため、出力信号S14がRSFF17の
閾値Thよりも低下した時点では、RSFF17の入力端子(R,
S) は("L","L") であり、RSFF17の出力信号S17a,S17b
は変化しない。出力信号S13 がRSFF17の閾値Thを越える
と、RSFF17の入力端子(R,S) は("H","L") となり、この
瞬間に出力信号S17a,S17b が("H","L") から("L","H")
に遷移する。同様に、RSFF27の出力信号S27a,S27b が("
H","L") から("L","H") に遷移する。この動作を繰り返
すことにより、この電圧制御発振回路が発振する。
ックを生成する。 【解決手段】 RSFF27の出力信号S27a,S27b が("L","
H") から("H","L") に変化すると、電流源11から供給さ
れる電流がNMOS14b のドレイン・ソース間電流よりも十
分小さいので、出力信号S13 が"L" から"H" まで遷移す
る時間は、出力信号S14 が"H" から"L" まで遷移する時
間に比べて大きい。そのため、出力信号S14がRSFF17の
閾値Thよりも低下した時点では、RSFF17の入力端子(R,
S) は("L","L") であり、RSFF17の出力信号S17a,S17b
は変化しない。出力信号S13 がRSFF17の閾値Thを越える
と、RSFF17の入力端子(R,S) は("H","L") となり、この
瞬間に出力信号S17a,S17b が("H","L") から("L","H")
に遷移する。同様に、RSFF27の出力信号S27a,S27b が("
H","L") から("L","H") に遷移する。この動作を繰り返
すことにより、この電圧制御発振回路が発振する。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば通信システ
ム等に用いられる電圧制御発振回路（以下、ＶＣＯとい
う）に関するものである。
ム等に用いられる電圧制御発振回路（以下、ＶＣＯとい
う）に関するものである。
【０００２】
【従来の技術】ＶＣＯを集積回路で実現する場合、リン
グオシレータが広く用いられている。リングオシレータ
は、奇数個の反転増幅器或いはインバータ（反転論理回
路) を縦続接続して構成され、最終段の出力信号を初段
の入力側に帰還することにより発振出力を得るようにし
ている。このリングオシレータにおける発振周波数の制
御は、外部からの制御電圧に基づいてインバータの遅延
時間を変化させることによって行われる。Ｍ個（Ｍ；奇
数）のインバータで構成され、定常発振状態にあるリン
グオシレータでは、各インバータの出力信号はそれぞれ
(360/M) 度ずつ位相がずれている。そのため、各インバ
ータの出力信号は、通信システム等において多相のクロ
ックを用いて高速処理を行う場合に有用である。
グオシレータが広く用いられている。リングオシレータ
は、奇数個の反転増幅器或いはインバータ（反転論理回
路) を縦続接続して構成され、最終段の出力信号を初段
の入力側に帰還することにより発振出力を得るようにし
ている。このリングオシレータにおける発振周波数の制
御は、外部からの制御電圧に基づいてインバータの遅延
時間を変化させることによって行われる。Ｍ個（Ｍ；奇
数）のインバータで構成され、定常発振状態にあるリン
グオシレータでは、各インバータの出力信号はそれぞれ
(360/M) 度ずつ位相がずれている。そのため、各インバ
ータの出力信号は、通信システム等において多相のクロ
ックを用いて高速処理を行う場合に有用である。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
リングオシレータを用いたＶＣＯでは、次のような課題
があった。リングオシレータでは、出力される各クロッ
クの位相差は該クロックの１周期の奇数分の１である。
ところが、通信システム等に必要とされる処理では、１
周期の偶数分の１の位相差が必要なことも多く、従来の
リングオシレータでは実現が困難である。又、偶数番目
のインバータの出力信号のみを用い、各インバータの遅
延量を調整する手段も考えられるが、集積回路において
はこのような調整を精度よく実現することは困難であ
る。この解決策として偶数個の差動増幅器を縦続接続
し、最終段の出力信号を初段の入力側に帰還することに
よって偶数個の多相クロックを得ることも可能である
が、差動増幅器は素子数が多く、かつ電源電圧が低い条
件においては構成できないという問題があった。
リングオシレータを用いたＶＣＯでは、次のような課題
があった。リングオシレータでは、出力される各クロッ
クの位相差は該クロックの１周期の奇数分の１である。
ところが、通信システム等に必要とされる処理では、１
周期の偶数分の１の位相差が必要なことも多く、従来の
リングオシレータでは実現が困難である。又、偶数番目
のインバータの出力信号のみを用い、各インバータの遅
延量を調整する手段も考えられるが、集積回路において
はこのような調整を精度よく実現することは困難であ
る。この解決策として偶数個の差動増幅器を縦続接続
し、最終段の出力信号を初段の入力側に帰還することに
よって偶数個の多相クロックを得ることも可能である
が、差動増幅器は素子数が多く、かつ電源電圧が低い条
件においては構成できないという問題があった。
【０００４】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明は、ＶＣＯにおいて、縦
続接続され、入力された互いに相補的な第１及び第２の
入力信号を入力制御電圧に応じた時間遅延して互いに相
補的な第１及び第２の出力信号を生成するＮ段（Ｎ≧
１）の遅延回路ブロックを有し、前記Ｎ個の遅延回路ブ
ロックのうちの最終段の遅延回路ブロックから出力され
た前記第１の出力信号を該Ｎ段の遅延回路ブロックのう
ちの初段の遅延回路ブロックに対する前記第２の入力信
号とし、かつ該最終段の遅延回路ブロックから出力され
た前記第２の出力信号を該初段の遅延回路ブロックに対
する前記第１の入力信号とする構成としている。そし
て、前記各遅延回路ブロックを、第１の電源電位に接続
され、前記入力制御電圧に応じた値の電流を出力する第
１の電流源と、前記第１の電源電位に接続され、前記入
力制御電圧に応じて前記第１の電流源と同一値の電流を
出力する第２の電流源と、前記第１の電流源の出力側と
第２の電源電位との間に接続されて電源電流が供給さ
れ、前記第１の入力信号を入力する第１のインバータ
と、前記第２の電流源の出力側と前記第２の電源電位と
の間に接続されて電源電流が供給され、前記第２の入力
信号を入力する第２のインバータと、前記第１のインバ
ータの出力側と前記第２の電源電位との間に接続され、
該第１のインバータを介して供給される前記第１の電流
源の出力電流によって充電されるか又は該第１のインバ
ータを介して該第２の電源電位へ流れる吸い込み電流に
よって放電する第１のコンデンサと、前記第２のインバ
ータの出力側と前記第２の電源電位との間に接続され、
該第２のインバータを介して供給される前記第２の電流
源の出力電流によって充電されるか又は該第２のインバ
ータを介して該第２の電源電位へ流れる吸い込み電流に
よって放電する第２のコンデンサと、前記第１のコンデ
ンサの出力電圧及び前記第２のコンデンサの出力電圧に
基づいてセット又はリセット動作を行い、前記第１及び
第２の出力信号を第１及び第２の出力端子から出力する
セット・リセット型フリップフロップ（以下、ＲＳＦＦ
という）とでそれぞれ構成している。
に、本発明のうちの第１の発明は、ＶＣＯにおいて、縦
続接続され、入力された互いに相補的な第１及び第２の
入力信号を入力制御電圧に応じた時間遅延して互いに相
補的な第１及び第２の出力信号を生成するＮ段（Ｎ≧
１）の遅延回路ブロックを有し、前記Ｎ個の遅延回路ブ
ロックのうちの最終段の遅延回路ブロックから出力され
た前記第１の出力信号を該Ｎ段の遅延回路ブロックのう
ちの初段の遅延回路ブロックに対する前記第２の入力信
号とし、かつ該最終段の遅延回路ブロックから出力され
た前記第２の出力信号を該初段の遅延回路ブロックに対
する前記第１の入力信号とする構成としている。そし
て、前記各遅延回路ブロックを、第１の電源電位に接続
され、前記入力制御電圧に応じた値の電流を出力する第
１の電流源と、前記第１の電源電位に接続され、前記入
力制御電圧に応じて前記第１の電流源と同一値の電流を
出力する第２の電流源と、前記第１の電流源の出力側と
第２の電源電位との間に接続されて電源電流が供給さ
れ、前記第１の入力信号を入力する第１のインバータ
と、前記第２の電流源の出力側と前記第２の電源電位と
の間に接続されて電源電流が供給され、前記第２の入力
信号を入力する第２のインバータと、前記第１のインバ
ータの出力側と前記第２の電源電位との間に接続され、
該第１のインバータを介して供給される前記第１の電流
源の出力電流によって充電されるか又は該第１のインバ
ータを介して該第２の電源電位へ流れる吸い込み電流に
よって放電する第１のコンデンサと、前記第２のインバ
ータの出力側と前記第２の電源電位との間に接続され、
該第２のインバータを介して供給される前記第２の電流
源の出力電流によって充電されるか又は該第２のインバ
ータを介して該第２の電源電位へ流れる吸い込み電流に
よって放電する第２のコンデンサと、前記第１のコンデ
ンサの出力電圧及び前記第２のコンデンサの出力電圧に
基づいてセット又はリセット動作を行い、前記第１及び
第２の出力信号を第１及び第２の出力端子から出力する
セット・リセット型フリップフロップ（以下、ＲＳＦＦ
という）とでそれぞれ構成している。
【０００５】この第１の発明によれば、以上のようにＶ
ＣＯを構成したので、各遅延回路ブロックにおいて、第
１及び第２のインバータに相補的な第１及び第２の入力
信号がそれぞれ入力される。第１のインバータの出力側
が第１の電流源とオン状態になった時、第１のコンデン
サは入力制御電圧に制御された第１の電流源の出力電流
によって充電される。第１のインバータの出力側が第２
の電源電位とオン状態になった時、第１のコンデンサは
該第１のインバータを介して該第２の電源電位へ流れる
吸い込み電流によって放電する。第２のインバータで
は、第１のインバータと同様の動作が該第１のインバー
タと相補的に行われる。ＲＳＦＦは、例えば第１のコン
デンサの出力電圧が閾値を基準にして高レベル（以下、
“Ｈ”という）かつ第２のコンデンサの出力電圧の論理
レベルが低レベル（以下、“Ｌ”という）の時にリセッ
トされて“Ｌ”の第１の出力信号と“Ｈ”の第２の出力
信号を出力し、第１のインバータの出力側の論理レベル
が“Ｌ”かつ第２のインバータの出力側の論理レベルが
“Ｈ”の時にセットされて“Ｈ”の第１の出力信号と
“Ｌ”の第２の出力信号を出力する。そのため、第１及
び第２の入力信号は、ＲＳＦＦで入力制御電圧に制御さ
れた時間遅延されて相補的な第１及び第２の出力信号と
して出力される。
ＣＯを構成したので、各遅延回路ブロックにおいて、第
１及び第２のインバータに相補的な第１及び第２の入力
信号がそれぞれ入力される。第１のインバータの出力側
が第１の電流源とオン状態になった時、第１のコンデン
サは入力制御電圧に制御された第１の電流源の出力電流
によって充電される。第１のインバータの出力側が第２
の電源電位とオン状態になった時、第１のコンデンサは
該第１のインバータを介して該第２の電源電位へ流れる
吸い込み電流によって放電する。第２のインバータで
は、第１のインバータと同様の動作が該第１のインバー
タと相補的に行われる。ＲＳＦＦは、例えば第１のコン
デンサの出力電圧が閾値を基準にして高レベル（以下、
“Ｈ”という）かつ第２のコンデンサの出力電圧の論理
レベルが低レベル（以下、“Ｌ”という）の時にリセッ
トされて“Ｌ”の第１の出力信号と“Ｈ”の第２の出力
信号を出力し、第１のインバータの出力側の論理レベル
が“Ｌ”かつ第２のインバータの出力側の論理レベルが
“Ｈ”の時にセットされて“Ｈ”の第１の出力信号と
“Ｌ”の第２の出力信号を出力する。そのため、第１及
び第２の入力信号は、ＲＳＦＦで入力制御電圧に制御さ
れた時間遅延されて相補的な第１及び第２の出力信号と
して出力される。
【０００６】この動作が縦続接続されたＮ個の遅延回路
ブロックで順次行われ、前段の遅延回路ブロックから出
力された第１及び第２の出力信号が入力制御電圧に応じ
た時間遅延されて後段の遅延回路ブロックに対して第１
及び第２の入力信号として送出される。そして、最終段
の遅延回路ブロックから出力された第１の出力信号は初
段の遅延回路ブロックに対する第２の入力信号として帰
還され、かつ該最終段の遅延回路ブロックから出力され
た第２の出力信号が初段の遅延回路ブロックに対する第
１の入力信号として帰還される。従って、２Ｎ種類の位
相の出力信号が各ＲＳＦＦの第１及び第２の出力端子か
らそれぞれ出力される。
ブロックで順次行われ、前段の遅延回路ブロックから出
力された第１及び第２の出力信号が入力制御電圧に応じ
た時間遅延されて後段の遅延回路ブロックに対して第１
及び第２の入力信号として送出される。そして、最終段
の遅延回路ブロックから出力された第１の出力信号は初
段の遅延回路ブロックに対する第２の入力信号として帰
還され、かつ該最終段の遅延回路ブロックから出力され
た第２の出力信号が初段の遅延回路ブロックに対する第
１の入力信号として帰還される。従って、２Ｎ種類の位
相の出力信号が各ＲＳＦＦの第１及び第２の出力端子か
らそれぞれ出力される。
【０００７】第２の発明では、第１の発明の各第１及び
第２のコンデンサを、ドレインとソースとが接続された
MOSFETのゲートキャパシタンスでそれぞれ構成し、かつ
該各MOSFETが常時オン状態になるようにゲートとドレイ
ンとの間に該MOSFETの閾値電圧以上のバイアス電圧を掛
ける構成にしている。この第２の発明によれば、各MOSF
ETは、常時オン状態になる。そのため、MOSFETのゲート
キャパシタンスは、変動することがない。第３の発明で
は、第１及び第２の発明の各ＲＳＦＦのうちの少なくと
も１つのＲＳＦＦを、外部から供給されるセットパルス
又はリセットパルスによってセット又はリセットされる
構成にしている。この第３の発明によれば、ＲＳＦＦ
は、セットパルス又はリセットパルスに同期して互いに
相補的な第１及び第２の出力信号を出力する。そのた
め、本発明のＶＣＯの出力信号の位相がこのセットパル
ス又はリセットパルスに基づいて制御される。従って、
前記課題を解決できるのである。
第２のコンデンサを、ドレインとソースとが接続された
MOSFETのゲートキャパシタンスでそれぞれ構成し、かつ
該各MOSFETが常時オン状態になるようにゲートとドレイ
ンとの間に該MOSFETの閾値電圧以上のバイアス電圧を掛
ける構成にしている。この第２の発明によれば、各MOSF
ETは、常時オン状態になる。そのため、MOSFETのゲート
キャパシタンスは、変動することがない。第３の発明で
は、第１及び第２の発明の各ＲＳＦＦのうちの少なくと
も１つのＲＳＦＦを、外部から供給されるセットパルス
又はリセットパルスによってセット又はリセットされる
構成にしている。この第３の発明によれば、ＲＳＦＦ
は、セットパルス又はリセットパルスに同期して互いに
相補的な第１及び第２の出力信号を出力する。そのた
め、本発明のＶＣＯの出力信号の位相がこのセットパル
ス又はリセットパルスに基づいて制御される。従って、
前記課題を解決できるのである。
【０００８】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示すＶＣＯの回路図
である。このＶＣＯは、入力端子ＩＮ、遅延回路ブロッ
ク１０，２０、及び出力端子ＯＵＴ１，ＯＵＴ２，ＯＵ
Ｔ３，ＯＵＴ４を備えている。遅延回路ブロック１０
は、第１及び第２の電流源１１，１２と、第１及び第２
のインバータ１３，１４と、第１及び第２のコンデンサ
１５，１６と、ＲＳＦＦ１７とを有している。入力制御
電圧ｉｎを入力する入力端子ＩＮは、電流源１１，１２
の制御電圧入力端子に接続されている。電流源１１の電
流入力端子は、第１の電源電位ＶＤＤに接続されてい
る。電流源１１の電流出力端子は、インバータ１３中の
Ｐチャネル型MOSFET（以下、ＰＭＯＳという）１３ａの
ソースに接続されている。ＰＭＯＳ１３ａのドレイン
は、インバータ１３中のＮチャネル型MOSFET（以下、Ｎ
ＭＯＳという）１３ｂのドレインに接続されている。Ｎ
ＭＯＳ１３ｂのソースは、第２の電源電位ＶＳＳに接続
されている。電流源１２の電流入力端子は、電源電位Ｖ
ＤＤに接続されている。電流源１２の電流出力端子は、
インバータ１４中のＰＭＯＳ１４ａのソースに接続され
ている。ＰＭＯＳ１４ａのドレインは、インバータ１４
中のＮＭＯＳ１４ｂのドレインに接続されている。ＮＭ
ＯＳ１４ｂのソースは、電源電位ＶＳＳに接続されてい
る。
である。このＶＣＯは、入力端子ＩＮ、遅延回路ブロッ
ク１０，２０、及び出力端子ＯＵＴ１，ＯＵＴ２，ＯＵ
Ｔ３，ＯＵＴ４を備えている。遅延回路ブロック１０
は、第１及び第２の電流源１１，１２と、第１及び第２
のインバータ１３，１４と、第１及び第２のコンデンサ
１５，１６と、ＲＳＦＦ１７とを有している。入力制御
電圧ｉｎを入力する入力端子ＩＮは、電流源１１，１２
の制御電圧入力端子に接続されている。電流源１１の電
流入力端子は、第１の電源電位ＶＤＤに接続されてい
る。電流源１１の電流出力端子は、インバータ１３中の
Ｐチャネル型MOSFET（以下、ＰＭＯＳという）１３ａの
ソースに接続されている。ＰＭＯＳ１３ａのドレイン
は、インバータ１３中のＮチャネル型MOSFET（以下、Ｎ
ＭＯＳという）１３ｂのドレインに接続されている。Ｎ
ＭＯＳ１３ｂのソースは、第２の電源電位ＶＳＳに接続
されている。電流源１２の電流入力端子は、電源電位Ｖ
ＤＤに接続されている。電流源１２の電流出力端子は、
インバータ１４中のＰＭＯＳ１４ａのソースに接続され
ている。ＰＭＯＳ１４ａのドレインは、インバータ１４
中のＮＭＯＳ１４ｂのドレインに接続されている。ＮＭ
ＯＳ１４ｂのソースは、電源電位ＶＳＳに接続されてい
る。
【０００９】更に、ＰＭＯＳ１３ａのドレインは、コン
デンサ１５を介して電源電位ＶＳＳに接続されると共
に、ＲＳＦＦ１７のリセット端子Ｒに接続されている。
ＰＭＯＳ１４ａのドレインは、コンデンサ１５と同一容
量のコンデンサ１６を介して電源電位ＶＳＳに接続され
ると共に、ＲＳＦＦ１７のセット端子Ｓに接続されてい
る。ＲＳＦＦ１７の正相出力端子Ｑは出力端子ＯＵＴ１
に接続され、該ＲＳＦＦ１７の逆相出力端子ＱＮが出力
端子ＯＵＴ２に接続されている。ＲＳＦＦ１７の電源入
力端子は、電源電圧ＶＤＤ，ＶＳＳに接続されている。
遅延回路ブロック２０は、電流源２１，２２、インバー
タ２３，２４、コンデンサ２５，２６、及びＲＳＦＦ２
７を有し、遅延回路ブロック１０と同様に接続されてい
る。インバータ２３，２４の入力端子は、ＲＳＦＦ１７
の出力端子Ｑ，ＱＮにそれぞれ接続されている。ＲＳＦ
Ｆ２７の正相出力端子Ｑは出力端子ＯＵＴ３に接続され
ると共に、インバータ１４の入力端子に接続されてい
る。ＲＳＦＦ２７の逆相出力端子ＱＮは出力端子ＯＵＴ
４に接続されると共に、インバータ１３の入力端子に接
続されている。
デンサ１５を介して電源電位ＶＳＳに接続されると共
に、ＲＳＦＦ１７のリセット端子Ｒに接続されている。
ＰＭＯＳ１４ａのドレインは、コンデンサ１５と同一容
量のコンデンサ１６を介して電源電位ＶＳＳに接続され
ると共に、ＲＳＦＦ１７のセット端子Ｓに接続されてい
る。ＲＳＦＦ１７の正相出力端子Ｑは出力端子ＯＵＴ１
に接続され、該ＲＳＦＦ１７の逆相出力端子ＱＮが出力
端子ＯＵＴ２に接続されている。ＲＳＦＦ１７の電源入
力端子は、電源電圧ＶＤＤ，ＶＳＳに接続されている。
遅延回路ブロック２０は、電流源２１，２２、インバー
タ２３，２４、コンデンサ２５，２６、及びＲＳＦＦ２
７を有し、遅延回路ブロック１０と同様に接続されてい
る。インバータ２３，２４の入力端子は、ＲＳＦＦ１７
の出力端子Ｑ，ＱＮにそれぞれ接続されている。ＲＳＦ
Ｆ２７の正相出力端子Ｑは出力端子ＯＵＴ３に接続され
ると共に、インバータ１４の入力端子に接続されてい
る。ＲＳＦＦ２７の逆相出力端子ＱＮは出力端子ＯＵＴ
４に接続されると共に、インバータ１３の入力端子に接
続されている。
【００１０】電流源１１，１２，１３，１４に流れる電
流は、入力制御電圧ｉｎによって等しい電流値に制御さ
れている。コンデンサ１５，１６，２５，２６の各容量
値は等しい。インバータ１３では、入力信号（即ち、Ｒ
ＳＦＦ２７の逆相出力信号Ｓ２７ｂ）が“Ｈ”から
“Ｌ”に遷移すると、ＰＭＯＳ１３ａがオフ状態かつＮ
ＭＯＳ１３ｂがオン状態からＰＭＯＳ１３ａがオン状態
かつＮＭＯＳ１３ｂがオフ状態となり、コンデンサ１５
が充電されて該インバータ１３の出力信号Ｓ１３が
“Ｌ”から“Ｈ”に遷移するようになっている。又、出
力信号Ｓ２７ｂが“Ｌ”から“Ｈ”に遷移すると、ＰＭ
ＯＳ１３ａがオン状態かつＮＭＯＳ１３ｂがオフ状態か
らＰＭＯＳ１３ａがオフ状態かつＮＭＯＳ１３ｂがオン
状態となり、コンデンサ１５が放電して出力信号Ｓ１３
が“Ｈ”から“Ｌ”に遷移するようになっている。
流は、入力制御電圧ｉｎによって等しい電流値に制御さ
れている。コンデンサ１５，１６，２５，２６の各容量
値は等しい。インバータ１３では、入力信号（即ち、Ｒ
ＳＦＦ２７の逆相出力信号Ｓ２７ｂ）が“Ｈ”から
“Ｌ”に遷移すると、ＰＭＯＳ１３ａがオフ状態かつＮ
ＭＯＳ１３ｂがオン状態からＰＭＯＳ１３ａがオン状態
かつＮＭＯＳ１３ｂがオフ状態となり、コンデンサ１５
が充電されて該インバータ１３の出力信号Ｓ１３が
“Ｌ”から“Ｈ”に遷移するようになっている。又、出
力信号Ｓ２７ｂが“Ｌ”から“Ｈ”に遷移すると、ＰＭ
ＯＳ１３ａがオン状態かつＮＭＯＳ１３ｂがオフ状態か
らＰＭＯＳ１３ａがオフ状態かつＮＭＯＳ１３ｂがオン
状態となり、コンデンサ１５が放電して出力信号Ｓ１３
が“Ｈ”から“Ｌ”に遷移するようになっている。
【００１１】インバータ１４では、入力信号（即ち、Ｒ
ＳＦＦ２７の正相出力信号Ｓ２７ａ）を入力してインバ
ータ１３と同様の動作を該インバータ１３に対して相補
的に行うようになっている。インバータ２３では、入力
信号（即ち、ＲＳＦＦ１７の正相出力信号Ｓ１７ａ）を
入力してインバータ１３と同様の動作を行うようになっ
ている。インバータ２４では、入力信号（即ち、ＲＳＦ
Ｆ１７の逆相出力信号Ｓ１７ｂ）を入力してインバータ
２３と同様の動作を該インバータ２３に対して相補的に
行うようになっている。ＲＳＦＦ１７，２７は、入力端
子（Ｒ，Ｓ）の論理レベルが（“Ｈ”，“Ｌ”）のと
き、出力端子（Ｑ，ＱＮ）の論理レベルは（“Ｌ”，
“Ｈ”）となり、入力端子（Ｒ，Ｓ）の論理レベルが
（“Ｌ”，“Ｈ”）のとき、出力端子（Ｑ，ＱＮ）の論
理レベルは（“Ｈ”，“Ｌ”）となり、入力端子（Ｒ，
Ｓ）の論理レベルが（“Ｌ”，“Ｌ”）のとき、出力端
子（Ｑ，ＱＮ）の論理レベルは前の状態を保持し、入力
端子（Ｒ，Ｓ）の論理レベルが（“Ｈ”，“Ｈ”）のと
き、出力（Ｑ，ＱＮ）が不定になる回路である。
ＳＦＦ２７の正相出力信号Ｓ２７ａ）を入力してインバ
ータ１３と同様の動作を該インバータ１３に対して相補
的に行うようになっている。インバータ２３では、入力
信号（即ち、ＲＳＦＦ１７の正相出力信号Ｓ１７ａ）を
入力してインバータ１３と同様の動作を行うようになっ
ている。インバータ２４では、入力信号（即ち、ＲＳＦ
Ｆ１７の逆相出力信号Ｓ１７ｂ）を入力してインバータ
２３と同様の動作を該インバータ２３に対して相補的に
行うようになっている。ＲＳＦＦ１７，２７は、入力端
子（Ｒ，Ｓ）の論理レベルが（“Ｈ”，“Ｌ”）のと
き、出力端子（Ｑ，ＱＮ）の論理レベルは（“Ｌ”，
“Ｈ”）となり、入力端子（Ｒ，Ｓ）の論理レベルが
（“Ｌ”，“Ｈ”）のとき、出力端子（Ｑ，ＱＮ）の論
理レベルは（“Ｈ”，“Ｌ”）となり、入力端子（Ｒ，
Ｓ）の論理レベルが（“Ｌ”，“Ｌ”）のとき、出力端
子（Ｑ，ＱＮ）の論理レベルは前の状態を保持し、入力
端子（Ｒ，Ｓ）の論理レベルが（“Ｈ”，“Ｈ”）のと
き、出力（Ｑ，ＱＮ）が不定になる回路である。
【００１２】図２は、図１の動作を説明するためのタイ
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。この図を参照しつつ、図１の動作を説
明する。今、電流源１１，１２，１３，１４から供給さ
れる各電流がＮＭＯＳ１３ｂ，ＮＭＯＳ１４ｂ，ＮＭＯ
Ｓ２３ｂ，ＮＭＯＳ２４ｂの各ドレイン・ソース間電流
よりも十分小さいとする。時刻ｔ１において、ＲＳＦＦ
２７の出力信号Ｓ２７ａ，Ｓ２７ｂが（“Ｌ”，
“Ｈ”）から（“Ｈ”，“Ｌ”）に遷移したとすると、
インバータ１３，１４の出力信号Ｓ１３，Ｓ１４は
（“Ｌ”，“Ｈ”）から（“Ｈ”，“Ｌ”）に遷移しよ
うとするが、電流源１１から供給される電流がＮＭＯＳ
１４ｂのドレイン・ソース間電流よりも十分小さいの
で、出力信号Ｓ１３が“Ｌ”から“Ｈ”まで遷移する時
間は、出力信号Ｓ１４が“Ｈ”から“Ｌ”まで遷移する
時間に比べて大きくなる。そのため、出力信号Ｓ１４が
ＲＳＦＦ１７の閾値Ｔｈよりも低下した時点では、ＲＳ
ＦＦ１７の入力端子（Ｒ，Ｓ）の論理レベルは
（“Ｌ”，“Ｌ”）であり、ＲＳＦＦ１７の出力信号Ｓ
１７ａ，Ｓ１７ｂは変化しない。
ムチャートであり、縦軸に論理レベル、及び横軸に時間
がとられている。この図を参照しつつ、図１の動作を説
明する。今、電流源１１，１２，１３，１４から供給さ
れる各電流がＮＭＯＳ１３ｂ，ＮＭＯＳ１４ｂ，ＮＭＯ
Ｓ２３ｂ，ＮＭＯＳ２４ｂの各ドレイン・ソース間電流
よりも十分小さいとする。時刻ｔ１において、ＲＳＦＦ
２７の出力信号Ｓ２７ａ，Ｓ２７ｂが（“Ｌ”，
“Ｈ”）から（“Ｈ”，“Ｌ”）に遷移したとすると、
インバータ１３，１４の出力信号Ｓ１３，Ｓ１４は
（“Ｌ”，“Ｈ”）から（“Ｈ”，“Ｌ”）に遷移しよ
うとするが、電流源１１から供給される電流がＮＭＯＳ
１４ｂのドレイン・ソース間電流よりも十分小さいの
で、出力信号Ｓ１３が“Ｌ”から“Ｈ”まで遷移する時
間は、出力信号Ｓ１４が“Ｈ”から“Ｌ”まで遷移する
時間に比べて大きくなる。そのため、出力信号Ｓ１４が
ＲＳＦＦ１７の閾値Ｔｈよりも低下した時点では、ＲＳ
ＦＦ１７の入力端子（Ｒ，Ｓ）の論理レベルは
（“Ｌ”，“Ｌ”）であり、ＲＳＦＦ１７の出力信号Ｓ
１７ａ，Ｓ１７ｂは変化しない。
【００１３】時刻ｔ２において、出力信号Ｓ１３がＲＳ
ＦＦ１７の閾値Ｔｈを越えると、ＲＳＦＦ１７の入力端
子（Ｒ，Ｓ）の論理レベルは（“Ｈ”，“Ｌ”）とな
り、この瞬間にＲＳＦＦ１７の出力信号Ｓ１７ａ，Ｓ１
７ｂが（“Ｈ”，“Ｌ”）から（“Ｌ”，“Ｈ”）に遷
移する。このため、発振周期に影響するのは出力信号Ｓ
１３が“Ｌ”からＲＳＦＦ１７の閾値Ｔｈまで遷移する
時間（Ｔ１）であり、出力信号Ｓ１４が“Ｈ”から閾値
Ｔｈまで遷移する時間は発振周期に影響しない。同様
に、時刻ｔ３において、ＲＳＦＦ２７の出力信号Ｓ２７
ａ，Ｓ２７ｂが（“Ｈ”，“Ｌ”）から（“Ｌ”，
“Ｈ”）に遷移する。時刻ｔ４において、出力信号Ｓ１
７ａ，Ｓ１７ｂが（“Ｌ”，“Ｈ”）から（“Ｈ”，
“Ｌ”）に遷移する。時刻ｔ５において、出力信号Ｓ２
７ａ，Ｓ２７ｂが（“Ｌ”，“Ｈ”）から（“Ｈ”，
“Ｌ”）に遷移する。この動作を繰り返すことにより、
このＶＣＯが発振する。
ＦＦ１７の閾値Ｔｈを越えると、ＲＳＦＦ１７の入力端
子（Ｒ，Ｓ）の論理レベルは（“Ｈ”，“Ｌ”）とな
り、この瞬間にＲＳＦＦ１７の出力信号Ｓ１７ａ，Ｓ１
７ｂが（“Ｈ”，“Ｌ”）から（“Ｌ”，“Ｈ”）に遷
移する。このため、発振周期に影響するのは出力信号Ｓ
１３が“Ｌ”からＲＳＦＦ１７の閾値Ｔｈまで遷移する
時間（Ｔ１）であり、出力信号Ｓ１４が“Ｈ”から閾値
Ｔｈまで遷移する時間は発振周期に影響しない。同様
に、時刻ｔ３において、ＲＳＦＦ２７の出力信号Ｓ２７
ａ，Ｓ２７ｂが（“Ｈ”，“Ｌ”）から（“Ｌ”，
“Ｈ”）に遷移する。時刻ｔ４において、出力信号Ｓ１
７ａ，Ｓ１７ｂが（“Ｌ”，“Ｈ”）から（“Ｈ”，
“Ｌ”）に遷移する。時刻ｔ５において、出力信号Ｓ２
７ａ，Ｓ２７ｂが（“Ｌ”，“Ｈ”）から（“Ｈ”，
“Ｌ”）に遷移する。この動作を繰り返すことにより、
このＶＣＯが発振する。
【００１４】図２中の時間Ｔ１，Ｔ２，Ｔ３，Ｔ４は、
それぞれ図１における出力信号Ｓ１３，Ｓ２３，Ｓ１
４，Ｓ２４が“Ｌ”からＲＳＦＦ１７，２７の閾値Ｔｈ
まで変化する時間であるが、電流源１１，１２，１３，
１４から供給される電流が等しく、かつコンデンサ１
５，１６，２５，２６の容量が等しいため、Ｔ１＝Ｔ２
＝Ｔ３＝Ｔ４となる。ここで、 電荷Ｑ＝容量Ｃ×電圧Ｖ、及び電荷Ｑ＝電流Ｉ×時間ｔ から、発振周期Ｔは、次式で表される。 Ｔ＝４ｔ＝４×ｃ×ｖ／ｉ 但し、 ｔ；時間Ｔ１，Ｔ２，Ｔ３，Ｔ４ ｉ；電流源１１，１２，１３，１４の電流値Ｉ１，Ｉ
２，Ｉ３，Ｉ４ ｃ；コンデンサ１５，１６，２５，２６の容量 ｖ；“Ｌ”とＲＳＦＦ１７，２７の閾値Ｔｈとの間の電
圧 又、図２に示すように、図１における出力信号Ｓ１７
ａ，Ｓ１７ｂ，Ｓ２７ａ，Ｓ２７ｂは、それぞれ１周期
（Ｔ）の４分の１ずつ位相が異なる。
それぞれ図１における出力信号Ｓ１３，Ｓ２３，Ｓ１
４，Ｓ２４が“Ｌ”からＲＳＦＦ１７，２７の閾値Ｔｈ
まで変化する時間であるが、電流源１１，１２，１３，
１４から供給される電流が等しく、かつコンデンサ１
５，１６，２５，２６の容量が等しいため、Ｔ１＝Ｔ２
＝Ｔ３＝Ｔ４となる。ここで、 電荷Ｑ＝容量Ｃ×電圧Ｖ、及び電荷Ｑ＝電流Ｉ×時間ｔ から、発振周期Ｔは、次式で表される。 Ｔ＝４ｔ＝４×ｃ×ｖ／ｉ 但し、 ｔ；時間Ｔ１，Ｔ２，Ｔ３，Ｔ４ ｉ；電流源１１，１２，１３，１４の電流値Ｉ１，Ｉ
２，Ｉ３，Ｉ４ ｃ；コンデンサ１５，１６，２５，２６の容量 ｖ；“Ｌ”とＲＳＦＦ１７，２７の閾値Ｔｈとの間の電
圧 又、図２に示すように、図１における出力信号Ｓ１７
ａ，Ｓ１７ｂ，Ｓ２７ａ，Ｓ２７ｂは、それぞれ１周期
（Ｔ）の４分の１ずつ位相が異なる。
【００１５】以上のように、この第１の実施形態では、
ＲＳＦＦ２７の相補的な出力信号Ｓ２７ｂ，Ｓ２７ａを
遅延回路ブロック１０で入力制御電圧ｉｎに応じた時間
遅延して相補的な出力信号Ｓ１７ａ，Ｓ１７ｂとして出
力し、更に該出力信号Ｓ１７ａ，Ｓ１７ｂを遅延回路ブ
ロック２０で該入力制御電圧ｉｎに応じた時間遅延して
相補的な出力信号Ｓ２７ａ，Ｓ２７ｂとして出力し、該
出力信号Ｓ２７ａ，Ｓ２７ｂを該遅延回路ブロック１０
の入力信号として帰還することによって該入力制御電圧
ｉｎに基づいて制御される周波数で発振させるようにし
たので、出力信号Ｓ２７ａは出力信号Ｓ１７ａに対して
１／４周期位相が遅れたものになる。又、出力信号Ｓ１
７ｂは出力信号Ｓ２７ａに対して１／４周期位相が遅れ
たものになり、出力信号Ｓ２７ｂは出力信号Ｓ１７ｂに
対して１／４周期位相が遅れたものになる。そのため、
１周期（Ｔ）の４分の１ずつ位相が異なる４個の多相ク
ロック（即ち、出力信号Ｓ１７ａ，Ｓ２７ａ，Ｓ１７
ｂ，Ｓ２７ｂ）が得られる。第２の実施形態 図３は、本発明の第２の実施形態を示すＶＣＯの回路図
であり、第１の実施形態を示す図１中の要素と共通の要
素には共通の符号が付されている。
ＲＳＦＦ２７の相補的な出力信号Ｓ２７ｂ，Ｓ２７ａを
遅延回路ブロック１０で入力制御電圧ｉｎに応じた時間
遅延して相補的な出力信号Ｓ１７ａ，Ｓ１７ｂとして出
力し、更に該出力信号Ｓ１７ａ，Ｓ１７ｂを遅延回路ブ
ロック２０で該入力制御電圧ｉｎに応じた時間遅延して
相補的な出力信号Ｓ２７ａ，Ｓ２７ｂとして出力し、該
出力信号Ｓ２７ａ，Ｓ２７ｂを該遅延回路ブロック１０
の入力信号として帰還することによって該入力制御電圧
ｉｎに基づいて制御される周波数で発振させるようにし
たので、出力信号Ｓ２７ａは出力信号Ｓ１７ａに対して
１／４周期位相が遅れたものになる。又、出力信号Ｓ１
７ｂは出力信号Ｓ２７ａに対して１／４周期位相が遅れ
たものになり、出力信号Ｓ２７ｂは出力信号Ｓ１７ｂに
対して１／４周期位相が遅れたものになる。そのため、
１周期（Ｔ）の４分の１ずつ位相が異なる４個の多相ク
ロック（即ち、出力信号Ｓ１７ａ，Ｓ２７ａ，Ｓ１７
ｂ，Ｓ２７ｂ）が得られる。第２の実施形態 図３は、本発明の第２の実施形態を示すＶＣＯの回路図
であり、第１の実施形態を示す図１中の要素と共通の要
素には共通の符号が付されている。
【００１６】このＶＣＯでは、図１中の遅延回路ブロッ
ク１０，２０に代えて、異なる構成の遅延回路ブロック
１０Ａ，２０Ａが設けられている。即ち、図１中のコン
デンサ１５，１６、２５，２６に代えて、エンハンスメ
ント型のＮＭＯＳ１８，１９，２８，２９が設けられて
いる。ＰＭＯＳ１３ａのドレインは、ＮＭＯＳ１８のゲ
ートに接続されている。ＮＭＯＳ１８のドレイン及びソ
ースは、電源電位ＶＳＳに接続されている。ＰＭＯＳ１
４ａのドレインは、ＮＭＯＳ１９のゲートに接続されて
いる。ＮＭＯＳ１９のドレイン及びソースは、電源電位
ＶＳＳに接続されている。ＰＭＯＳ２３ａのドレイン
は、ＮＭＯＳ２８のゲートに接続されている。ＮＭＯＳ
２８のドレイン及びソースは、電源電位ＶＳＳに接続さ
れている。ＰＭＯＳ２４ａのドレインは、ＮＭＯＳ２９
のゲートに接続されている。ＮＭＯＳ２９のドレイン及
びソースは、電源電位ＶＳＳに接続されている。
ク１０，２０に代えて、異なる構成の遅延回路ブロック
１０Ａ，２０Ａが設けられている。即ち、図１中のコン
デンサ１５，１６、２５，２６に代えて、エンハンスメ
ント型のＮＭＯＳ１８，１９，２８，２９が設けられて
いる。ＰＭＯＳ１３ａのドレインは、ＮＭＯＳ１８のゲ
ートに接続されている。ＮＭＯＳ１８のドレイン及びソ
ースは、電源電位ＶＳＳに接続されている。ＰＭＯＳ１
４ａのドレインは、ＮＭＯＳ１９のゲートに接続されて
いる。ＮＭＯＳ１９のドレイン及びソースは、電源電位
ＶＳＳに接続されている。ＰＭＯＳ２３ａのドレイン
は、ＮＭＯＳ２８のゲートに接続されている。ＮＭＯＳ
２８のドレイン及びソースは、電源電位ＶＳＳに接続さ
れている。ＰＭＯＳ２４ａのドレインは、ＮＭＯＳ２９
のゲートに接続されている。ＮＭＯＳ２９のドレイン及
びソースは、電源電位ＶＳＳに接続されている。
【００１７】又、このＶＣＯでは、第３の電源電位を供
給する電源電位供給手段３０が設けられている。電源電
位供給手段３０は、ＰＭＯＳ３０ａとＮＭＯＳ３０ｂと
を備えている。ＰＭＯＳ３０ａのソースは、電源電位Ｖ
ＤＤに接続されている。ＰＭＯＳ３０ａのゲートは、該
ＰＭＯＳ３０ａのドレインに接続されると共に、ＮＭＯ
Ｓ３０ｂのドレイン及びゲートにも接続されている。Ｎ
ＭＯＳ３０ｂのソースは、電源電位ＶＳＳに接続されて
いる。ＰＭＯＳ３０ａのドレインからは、第３の電源電
位ｖが供給されるようになっている。ＰＭＯＳ３０ａの
ドレインは、ＮＭＯＳ１３ｂ，１４ｂ，２３ｂ，２４ｂ
の各ソースに接続されている。他は、図１と同様の構成
である。
給する電源電位供給手段３０が設けられている。電源電
位供給手段３０は、ＰＭＯＳ３０ａとＮＭＯＳ３０ｂと
を備えている。ＰＭＯＳ３０ａのソースは、電源電位Ｖ
ＤＤに接続されている。ＰＭＯＳ３０ａのゲートは、該
ＰＭＯＳ３０ａのドレインに接続されると共に、ＮＭＯ
Ｓ３０ｂのドレイン及びゲートにも接続されている。Ｎ
ＭＯＳ３０ｂのソースは、電源電位ＶＳＳに接続されて
いる。ＰＭＯＳ３０ａのドレインからは、第３の電源電
位ｖが供給されるようになっている。ＰＭＯＳ３０ａの
ドレインは、ＮＭＯＳ１３ｂ，１４ｂ，２３ｂ，２４ｂ
の各ソースに接続されている。他は、図１と同様の構成
である。
【００１８】このＶＣＯの動作では、次の点が図１と異
なっている。インバータ１３，１４，２３，２４の出力
信号Ｓ１３，Ｓ１４，Ｓ２３，Ｓ２４の“Ｌ”のレベル
は電源電位ＶＳＳではなく、ＰＭＯＳ３０ａ及びＮＭＯ
Ｓ３０ｂの各オン抵抗の比によって決まる第３の電源電
位ｖＢになる。この電源電位ｖＢは、ＮＭＯＳ１８，１
９，２８，２９が常時オン状態になるように、電源電位
ＶＳＳに対して該ＮＭＯＳ１８，１９，２８，２９の閾
値電圧以上の値に設定されている。一般に、MOSFETで
は、ゲート容量は該MOSFETがオン状態とオフ状態とで容
量値が異なり、閾値電圧は温度変動や製造時のばらつき
等によって変動する。ここで、図１において、コンデン
サ１５，１６，２５，２６をエンハンスメント型ＮＭＯ
Ｓのゲート容量に置き換えたとすると、出力信号Ｓ１
３，Ｓ１４，Ｓ２３，Ｓ２４のレベルが“Ｌ”からＲＳ
ＦＦの閾値Ｔｈまで変化する間、容量を構成するＮＭＯ
Ｓがオフ状態からオン状態に変化する。ＮＭＯＳの閾値
電圧が温度変動や製造時のばらつき等によって変動する
と、容量を構成するＮＭＯＳのオン状態とオフ状態との
間を遷移する時間も変動する。このため、出力信号Ｓ１
３，Ｓ１４，Ｓ２３，Ｓ２４のレベルが“Ｌ”から閾値
Ｔｈまで変化する間のトータルの容量値も変動し、電圧
制御発振回路の発振周波数も変動する。
なっている。インバータ１３，１４，２３，２４の出力
信号Ｓ１３，Ｓ１４，Ｓ２３，Ｓ２４の“Ｌ”のレベル
は電源電位ＶＳＳではなく、ＰＭＯＳ３０ａ及びＮＭＯ
Ｓ３０ｂの各オン抵抗の比によって決まる第３の電源電
位ｖＢになる。この電源電位ｖＢは、ＮＭＯＳ１８，１
９，２８，２９が常時オン状態になるように、電源電位
ＶＳＳに対して該ＮＭＯＳ１８，１９，２８，２９の閾
値電圧以上の値に設定されている。一般に、MOSFETで
は、ゲート容量は該MOSFETがオン状態とオフ状態とで容
量値が異なり、閾値電圧は温度変動や製造時のばらつき
等によって変動する。ここで、図１において、コンデン
サ１５，１６，２５，２６をエンハンスメント型ＮＭＯ
Ｓのゲート容量に置き換えたとすると、出力信号Ｓ１
３，Ｓ１４，Ｓ２３，Ｓ２４のレベルが“Ｌ”からＲＳ
ＦＦの閾値Ｔｈまで変化する間、容量を構成するＮＭＯ
Ｓがオフ状態からオン状態に変化する。ＮＭＯＳの閾値
電圧が温度変動や製造時のばらつき等によって変動する
と、容量を構成するＮＭＯＳのオン状態とオフ状態との
間を遷移する時間も変動する。このため、出力信号Ｓ１
３，Ｓ１４，Ｓ２３，Ｓ２４のレベルが“Ｌ”から閾値
Ｔｈまで変化する間のトータルの容量値も変動し、電圧
制御発振回路の発振周波数も変動する。
【００１９】一方、図３における出力信号Ｓ１３，Ｓ１
４，Ｓ２３，Ｓ２４のレベルは、電源電位ｖ、つまりＮ
ＭＯＳ１８，１９，２８，２９が常時オン状態になるレ
ベル以下にはならないので、ＮＭＯＳ１８，１９，２
８，２９は常時オン状態になっている。そのため、ゲー
ト容量の値が変動しないので、発振周波数が変動するこ
とはない。以上のように、この第２の実施形態では、容
量としてエンハンスメント型ＮＭＯＳ１８，１９，２
８，２９のゲート容量を用いた場合でも、該ＮＭＯＳ１
８，１９，２８，２９が常時オン状態になるようにゲー
トとドレインとの間に該ＮＭＯＳ１８，１９，２８，２
９の閾値電圧以上のバイアス電圧を掛ける構成にしたの
で、容量値が変動することはない。従って、発振周波数
が変動することなく、１周期（Ｔ）の４分の１ずつ位相
が異なる４個の多相クロック（即ち、出力信号Ｓ１７
ａ，Ｓ２７ａ，Ｓ１７ｂ，Ｓ２７ｂ）が得られる。
４，Ｓ２３，Ｓ２４のレベルは、電源電位ｖ、つまりＮ
ＭＯＳ１８，１９，２８，２９が常時オン状態になるレ
ベル以下にはならないので、ＮＭＯＳ１８，１９，２
８，２９は常時オン状態になっている。そのため、ゲー
ト容量の値が変動しないので、発振周波数が変動するこ
とはない。以上のように、この第２の実施形態では、容
量としてエンハンスメント型ＮＭＯＳ１８，１９，２
８，２９のゲート容量を用いた場合でも、該ＮＭＯＳ１
８，１９，２８，２９が常時オン状態になるようにゲー
トとドレインとの間に該ＮＭＯＳ１８，１９，２８，２
９の閾値電圧以上のバイアス電圧を掛ける構成にしたの
で、容量値が変動することはない。従って、発振周波数
が変動することなく、１周期（Ｔ）の４分の１ずつ位相
が異なる４個の多相クロック（即ち、出力信号Ｓ１７
ａ，Ｓ２７ａ，Ｓ１７ｂ，Ｓ２７ｂ）が得られる。
【００２０】第３の実施形態 図４は、本発明の第３の実施形態を示すＶＣＯの回路図
であり、第１の実施形態を示す図１中の要素と共通の要
素には共通の符号が付されている。このＶＣＯでは、図
１中の遅延回路ブロック１０に代えて、異なる構成の遅
延回路ブロック１０Ｂ及びリセット信号ｒｓｔを入力す
る入力端子Ｒが設けられている。即ち、ＰＭＯＳ１３ａ
のドレインは、２入力ＯＲ回路３１の第１の入力端子に
接続されている。ＰＭＯＳ１４ａのドレインは、２入力
ＡＮＤ回路３２の第１の入力端子に接続されている。入
力端子Ｒは、ＯＲ回路３１の第１の入力端子及びＡＮＤ
回路３２の第２の入力端子に接続されている。但し、こ
のＡＮＤ回路３２の第２の入力端子は、負論理を正論理
に変換するようになっている。他は、図１と同様の構成
である。
であり、第１の実施形態を示す図１中の要素と共通の要
素には共通の符号が付されている。このＶＣＯでは、図
１中の遅延回路ブロック１０に代えて、異なる構成の遅
延回路ブロック１０Ｂ及びリセット信号ｒｓｔを入力す
る入力端子Ｒが設けられている。即ち、ＰＭＯＳ１３ａ
のドレインは、２入力ＯＲ回路３１の第１の入力端子に
接続されている。ＰＭＯＳ１４ａのドレインは、２入力
ＡＮＤ回路３２の第１の入力端子に接続されている。入
力端子Ｒは、ＯＲ回路３１の第１の入力端子及びＡＮＤ
回路３２の第２の入力端子に接続されている。但し、こ
のＡＮＤ回路３２の第２の入力端子は、負論理を正論理
に変換するようになっている。他は、図１と同様の構成
である。
【００２１】図５は、図４中のリセット信号ｒｓｔの波
形図である。このＶＣＯの動作では、次の点が図１と異
なっている。外部より入力されるリセット信号ｒｓｔに
よってＶＣＯの出力信号の位相が制御される。即ち、イ
ンバータ１３，１４の出力信号Ｓ１３，Ｓ１４が
（“Ｈ”，“Ｌ”）以外の時、入力端子Ｒに図５に示す
ようなリセット信号ｒｓｔが印加されると、ＲＳＦＦ１
７の入力端子（Ｒ，Ｓ）の論理レベルが強制的に
（“Ｈ”，“Ｌ”）になるため、ＶＣＯの出力信号Ｓ１
７ａ，Ｓ１７ｂ，Ｓ２７ａ，Ｓ２７ｂの位相が変化す
る。以上のように、この第３の実施形態では、第１及び
第２の実施形態と同様に、１周期（Ｔ）の４分の１ずつ
位相が異なる４個の多相クロック（即ち、出力信号Ｓ１
７ａ，Ｓ２７ａ，Ｓ１７ｂ，Ｓ２７ｂ）が得られる。更
に、前記多相クロックの位相を外部から入力されるリセ
ット信号ｒｓｔによって制御できる。
形図である。このＶＣＯの動作では、次の点が図１と異
なっている。外部より入力されるリセット信号ｒｓｔに
よってＶＣＯの出力信号の位相が制御される。即ち、イ
ンバータ１３，１４の出力信号Ｓ１３，Ｓ１４が
（“Ｈ”，“Ｌ”）以外の時、入力端子Ｒに図５に示す
ようなリセット信号ｒｓｔが印加されると、ＲＳＦＦ１
７の入力端子（Ｒ，Ｓ）の論理レベルが強制的に
（“Ｈ”，“Ｌ”）になるため、ＶＣＯの出力信号Ｓ１
７ａ，Ｓ１７ｂ，Ｓ２７ａ，Ｓ２７ｂの位相が変化す
る。以上のように、この第３の実施形態では、第１及び
第２の実施形態と同様に、１周期（Ｔ）の４分の１ずつ
位相が異なる４個の多相クロック（即ち、出力信号Ｓ１
７ａ，Ｓ２７ａ，Ｓ１７ｂ，Ｓ２７ｂ）が得られる。更
に、前記多相クロックの位相を外部から入力されるリセ
ット信号ｒｓｔによって制御できる。
【００２２】尚、本発明は上記実施形態に限定されず、
種々の変形が可能である。その変形例としては、例えば
次の（ａ）〜（ｇ）のようなものがある。 （ａ） 実施形態では遅延回路ブロックを２個として説
明したが、１個又は３個以上にしてもよい。 （ｂ） 第２の実施形態において、第３の電源電位ｖＢ
は外部の電源から供給するようにしてもよい。 （ｃ） 図４中のＯＲ回路３１及びＡＮＤ回路３２は、
図３中の遅延回路ブロック１０Ａ中に図４と同様に追加
してもよい。 （ｄ） 第１及び第３の実施形態では、電源電位ＶＤＤ
とＰＭＯＳ１３ａ，１４ａ，２３ａ，２４ａとの間に電
流源１１，１２，２１，２２を接続した構成で説明した
が、電源電位ＶＳＳとＮＭＯＳ１３ｂ，１４ｂ，２３
ｂ，２４ｂとの間に電流源を接続し、かつコンデンサ１
５，１６，２５，２６をインバータ１３，１４，２３，
２４の各出力側と電源電位ＶＤＤとの間に接続してもよ
い。 （ｅ） 第２の実施形態では、ＮＭＯＳ１８，１９，２
８，２９のドレイン及びソースを電源電位ＶＳＳに接続
した構成で説明したが、ＮＭＯＳ１３ｂ，１４ｂ，２３
ｂ，２４ｂのソースを電源電位ＶＳＳに接続し、第３の
電源電位ｖＢをＰＭＯＳ１３ａ，１４ａ，２３ａ，２４
ａソースに接続し、コンデンサとしてドレイン及びソー
スを電源電位ＶＤＤに接続したエンハンスメント型ＰＭ
ＯＳを用いた構成にしてもよい。 （ｆ） 第３の実施形態では、ＲＳＦＦ１７の入力側に
ＯＲ回路３１及びＡＮＤ回路３２を設けた構成で説明し
たが、このＲＳＦＦ１７をセット又はリセットできる回
路であれば、他の構成にしてもよい。 （ｇ） 第３の実施形態では、ＲＳＦＦ１７の入力側に
ＯＲ回路３１及びＡＮＤ回路３２を設けた構成で説明し
たが、ＲＳＦＦ２７の入力側にもＯＲ回路及びＡＮＤ回
路を同様に設け、共通のリセット信号ｒｓｔを供給する
構成にしてもよい。
種々の変形が可能である。その変形例としては、例えば
次の（ａ）〜（ｇ）のようなものがある。 （ａ） 実施形態では遅延回路ブロックを２個として説
明したが、１個又は３個以上にしてもよい。 （ｂ） 第２の実施形態において、第３の電源電位ｖＢ
は外部の電源から供給するようにしてもよい。 （ｃ） 図４中のＯＲ回路３１及びＡＮＤ回路３２は、
図３中の遅延回路ブロック１０Ａ中に図４と同様に追加
してもよい。 （ｄ） 第１及び第３の実施形態では、電源電位ＶＤＤ
とＰＭＯＳ１３ａ，１４ａ，２３ａ，２４ａとの間に電
流源１１，１２，２１，２２を接続した構成で説明した
が、電源電位ＶＳＳとＮＭＯＳ１３ｂ，１４ｂ，２３
ｂ，２４ｂとの間に電流源を接続し、かつコンデンサ１
５，１６，２５，２６をインバータ１３，１４，２３，
２４の各出力側と電源電位ＶＤＤとの間に接続してもよ
い。 （ｅ） 第２の実施形態では、ＮＭＯＳ１８，１９，２
８，２９のドレイン及びソースを電源電位ＶＳＳに接続
した構成で説明したが、ＮＭＯＳ１３ｂ，１４ｂ，２３
ｂ，２４ｂのソースを電源電位ＶＳＳに接続し、第３の
電源電位ｖＢをＰＭＯＳ１３ａ，１４ａ，２３ａ，２４
ａソースに接続し、コンデンサとしてドレイン及びソー
スを電源電位ＶＤＤに接続したエンハンスメント型ＰＭ
ＯＳを用いた構成にしてもよい。 （ｆ） 第３の実施形態では、ＲＳＦＦ１７の入力側に
ＯＲ回路３１及びＡＮＤ回路３２を設けた構成で説明し
たが、このＲＳＦＦ１７をセット又はリセットできる回
路であれば、他の構成にしてもよい。 （ｇ） 第３の実施形態では、ＲＳＦＦ１７の入力側に
ＯＲ回路３１及びＡＮＤ回路３２を設けた構成で説明し
たが、ＲＳＦＦ２７の入力側にもＯＲ回路及びＡＮＤ回
路を同様に設け、共通のリセット信号ｒｓｔを供給する
構成にしてもよい。
【００２３】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、Ｎ個の遅延回路ブロックを縦続接続し、かつ
最終段の遅延回路ブロック中のＲＳＦＦの正相出力端子
及び逆相出力端子を初段の遅延回路ブロック中の第２の
インバータの入力端子及び第１のインバータの入力端子
にそれぞれ接続して発振させるようにしたので、各遅延
回路ブロック中のＲＳＦＦにおいて、前段の遅延回路ブ
ロック中のＲＳＦＦの相補的な第１及び第２の出力信号
に対してそれぞれ１／２Ｎ周期位相が遅れた相補的な第
１及び第２の出力信号が得られる。そのため、１周期の
２Ｎ分の１ずつ位相が異なる２Ｎ個の多相クロックを得
ることができる。第２の発明によれば、コンデンサとし
てMOSFETのゲートキャパトタンスを用いた場合でも、該
MOSFETが常時オン状態になるようにゲートとドレインと
の間に該ＮＭＯＳの閾値電圧以上のバイアス電圧を掛け
る構成にしたので、発振周波数が変動することなく、１
周期の２Ｎ分の１ずつ位相が異なる２Ｎ個の多相クロッ
クを得ることができる。第３の発明によれば、第１及び
第２の発明の効果に加え、ＲＳＦＦを外部から供給され
るセットパルス又はリセットパルスによってセット又は
リセットされる構成にしたので、多相クロックの位相を
外部から供給されるセットパルス又はリセットパルスに
よって制御できる。
によれば、Ｎ個の遅延回路ブロックを縦続接続し、かつ
最終段の遅延回路ブロック中のＲＳＦＦの正相出力端子
及び逆相出力端子を初段の遅延回路ブロック中の第２の
インバータの入力端子及び第１のインバータの入力端子
にそれぞれ接続して発振させるようにしたので、各遅延
回路ブロック中のＲＳＦＦにおいて、前段の遅延回路ブ
ロック中のＲＳＦＦの相補的な第１及び第２の出力信号
に対してそれぞれ１／２Ｎ周期位相が遅れた相補的な第
１及び第２の出力信号が得られる。そのため、１周期の
２Ｎ分の１ずつ位相が異なる２Ｎ個の多相クロックを得
ることができる。第２の発明によれば、コンデンサとし
てMOSFETのゲートキャパトタンスを用いた場合でも、該
MOSFETが常時オン状態になるようにゲートとドレインと
の間に該ＮＭＯＳの閾値電圧以上のバイアス電圧を掛け
る構成にしたので、発振周波数が変動することなく、１
周期の２Ｎ分の１ずつ位相が異なる２Ｎ個の多相クロッ
クを得ることができる。第３の発明によれば、第１及び
第２の発明の効果に加え、ＲＳＦＦを外部から供給され
るセットパルス又はリセットパルスによってセット又は
リセットされる構成にしたので、多相クロックの位相を
外部から供給されるセットパルス又はリセットパルスに
よって制御できる。
【図１】本発明の第１の実施形態のＶＣＯの回路図であ
る。
る。
【図２】図１のタイムチャートである。
【図３】本発明の第２の実施形態のＶＣＯの回路図であ
る。
る。
【図４】本発明の第３の実施形態のＶＣＯの回路図であ
る。
る。
【図５】図４中のリセット信号ｒｓｔの波形図である。
１０，１０Ａ，１０Ｂ，２０，２０Ａ 遅延回路ブロッ
ク １１，１２，２１，２２ 電流源 １３，１４，２３，２４ インバータ １５，１６，２５，２６ コンデンサ １７，２７ セット・リセッ
ト型フリップフロップ １８，１９，２８，２９ MOSFET ｉｎ 入力制御電圧
ク １１，１２，２１，２２ 電流源 １３，１４，２３，２４ インバータ １５，１６，２５，２６ コンデンサ １７，２７ セット・リセッ
ト型フリップフロップ １８，１９，２８，２９ MOSFET ｉｎ 入力制御電圧
Claims (3)
- 【請求項１】 縦続接続され、入力された互いに相補的
な第１及び第２の入力信号を入力制御電圧に応じた時間
遅延して互いに相補的な第１及び第２の出力信号を生成
するＮ段（Ｎ≧１）の遅延回路ブロックを有し、前記Ｎ
段の遅延回路ブロックのうちの最終段の遅延回路ブロッ
クから出力された前記第１の出力信号は該Ｎ段の遅延回
路ブロックのうちの初段の遅延回路ブロックに対する前
記第２の入力信号とし、かつ該最終段の遅延回路ブロッ
クから出力された前記第２の出力信号は該初段の遅延回
路ブロックに対する前記第１の入力信号として帰還する
構成とし、 前記各遅延回路ブロックは、 第１の電源電位に接続され、前記入力制御電圧に応じた
値の電流を出力する第１の電流源と、 前記第１の電源電位に接続され、前記入力制御電圧に応
じて前記第１の電流源と同一値の電流を出力する第２の
電流源と、 前記第１の電流源の出力側と第２の電源電位との間に接
続されて電源電流が供給され、前記第１の入力信号を入
力する第１のインバータと、 前記第２の電流源の出力側と前記第２の電源電位との間
に接続されて電源電流が供給され、前記第２の入力信号
を入力する第２のインバータと、 前記第１のインバータの出力側と前記第２の電源電位と
の間に接続され、該第１のインバータを介して供給され
る前記第１の電流源の出力電流によって充電されるか又
は該第１のインバータを介して該第２の電源電位へ流れ
る吸い込み電流によって放電する第１のコンデンサと、 前記第２のインバータの出力側と前記第２の電源電位と
の間に接続され、該第２のインバータを介して供給され
る前記第２の電流源の出力電流によって充電されるか又
は該第２のインバータを介して該第２の電源電位へ流れ
る吸い込み電流によって放電する第２のコンデンサと、 前記第１のコンデンサの出力電圧及び前記第２のコンデ
ンサの出力電圧に基づいてセット又はリセット動作を行
い、前記第１及び第２の出力信号を第１及び第２の出力
端子から出力するセット・リセット型フリップフロップ
とで、それぞれ構成したことを特徴とする電圧制御発振
回路。 - 【請求項２】 前記各第１及び第２のコンデンサは、ド
レインとソースとが接続されたMOSFETのゲートキャパシ
タンスでそれぞれ構成し、かつ該各MOSFETが常時オン状
態になるようにゲートとドレインとの間に該MOSFETの閾
値電圧以上のバイアス電圧を掛ける構成にしたことを特
徴とする請求項１記載の電圧制御発振回路。 - 【請求項３】 前記各セット・リセット型フリップフロ
ップのうちの少なくとも１つのセット・リセット型フリ
ップフロップは、外部から供給されるセットパルス又は
リセットパルスによってセット又はリセットされる構成
にしたことを特徴とする請求項１又は２記載の電圧制御
発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271168A JPH10126224A (ja) | 1996-10-14 | 1996-10-14 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8271168A JPH10126224A (ja) | 1996-10-14 | 1996-10-14 | 電圧制御発振回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10126224A true JPH10126224A (ja) | 1998-05-15 |
Family
ID=17496295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8271168A Withdrawn JPH10126224A (ja) | 1996-10-14 | 1996-10-14 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10126224A (ja) |
-
1996
- 1996-10-14 JP JP8271168A patent/JPH10126224A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040106 |