JP2001024488A

JP2001024488A - 可変遅延回路と遅延微調整回路

Info

Publication number: JP2001024488A
Application number: JP11194331A
Authority: JP
Inventors: Tomoharu Morishige; 知春森重; Tadashi Kiyuna; 正喜友名
Original assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Current assignee: Hitachi Ltd; Hitachi Information Technology Co Ltd
Priority date: 1999-07-08
Filing date: 1999-07-08
Publication date: 2001-01-26

Abstract

(57)【要約】【課題】使い勝手のよく、回路の簡素化を図りつつ診
断が容易な可変遅延回路及び遅延微調整回路を提供す
る。【解決手段】インバータゲートの負荷容量をＮＡＮＤ
回路に設けられたミラー容量で実現することで微小な遅
延時間の切替えを実現する。つまり、第１と第２の入力
端子を有する論理ゲート回路を用い、第１の入力端子と
出力端子との間に設けられた容量手段を設け、上記第１
の入力端子を遅延すべき信号伝達経路に接続して上記イ
ンバータゲートの負荷容量とし、上記第２の入力端子に
遅延時間に供給される切り替え信号により論理ゲートが
ゲートを閉じた状態では上記ミラー容量を付加せず、論
理ゲートを開いた状態では上記ミラー容量を付加して遅
延時間を上記ミラー容量分増加させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、可変遅延回路と
遅延微調整回路に関し、例えば高速データ転送における
クロックとデータとの位相差の調整を行うものに利用し
て有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置に形成される遅延回
路としては、第１にインバータ回路のチェーンを用い、
チェーンの段数切替えで遅延時間を生成するもの、第２
にインバータ回路のチェーンを用い、それに設けられる
負荷容量を可変として遅延時間を生成するもの、第３に
インバータ回路のチェーンを用い、その電源電流の可変
で遅延時間を生成するもの等がある。

【０００３】

【発明が解決しようとする課題】上記第１の遅延回路で
は、遅延時間の制御が単位ゲートの遅延時間単位でしか
できないため最小遅延時間が大きく、高い精度での遅延
時間の設定が難しい。第２の遅延回路では、容量素子を
形成するための回路規模が大きくなることに加えて、診
断において負荷容量の電源・他の信号への短絡は検出可
能であるが、負荷容量が断線している場合には論理的に
検出できないためＡＳＩＣの製造上問題がある。第３の
遅延回路では、電源電流制御端子に印可される電圧がデ
ジタルのハイレベル／ロウレベルではなくアナログ値と
なるなるため設計者がゲート回路を組みあわせて作るこ
とは困難となる。

【０００４】この発明の目的は、使い勝手のよい可変遅
延回路及び遅延微調整回路を提供することにある。この
発明の他の目的は、回路の簡素化を図りつつ診断が容易
な可変遅延回路及び遅延微調整回路を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、インバータゲートの負荷容
量をＮＡＮＤ回路に設けられたミラー容量で実現するこ
とで微小な遅延時間の切替えを実現する。つまり、第１
と第２の入力端子を有する論理ゲート回路を用い、第１
の入力端子と出力端子との間に設けられた容量手段を設
け、上記第１の入力端子を遅延すべき信号伝達経路に接
続して上記インバータゲートの負荷容量とし、上記第２
の入力端子に遅延時間に供給される切り替え信号により
論理ゲートがゲートを閉じた状態では上記ミラー容量を
付加せず、論理ゲートを開いた状態では上記ミラー容量
を付加して遅延時間を上記ミラー容量分増加させる。

【０００６】本願において開示される発明のうち他の代
表的なものの概要を簡単に説明すれば、下記の通りであ
る。すなわち、入力パルスを第１のカウンタで計数し、
第１の可変遅延回路により発振周波数が設定されるリン
グオシレータの発振パルスを第２のカウンタで計数し、
一定期間での上記第１と第２のカウンタの計数値を比較
し、上記第１のカウンタと第２のカウンタの計数値とが
一致するように上記第１の可変遅延回路の遅延時間の制
御を行い、上記第１の遅延回路と同一の回路により構成
されて同じ制御信号により制御され、その遅延段数が必
要な遅延時間に対応して設定される第２の可変遅延回路
により、所望の入力信号に対応した遅延信号を形成す
る。

【０００７】

【発明の実施の形態】図１には、この発明に係る可変遅
延回路に用いられる単位遅延要素の一実施例の回路図が
示されている。同図の各回路素子は、それが用いられる
図示しない論理回路を構成する他の回路素子とともに公
知の半導体集積回路の製造技術によって、単結晶シリコ
ンのような半導体基板上において形成される。

【０００８】この実施例では、２入力の論理ゲート回路
を単位遅延要素として用いる。この論理ゲート回路は、
出力端子３と電源電圧ＶＤＤとの間にＰチャンネル型Ｍ
ＯＳＦＥＴＱ１とＱ２が並列接続され、上記出力端子３
と回路の接地電位ＶＳＳとの間にＮチャンネル型ＭＯＳ
ＦＥＴＱ３とＱ４とが直列接続される。上記ＭＯＳＦＥ
ＴＱ１とＱ３及びＱ２とＱ４のゲートがそれぞれ共通に
接続されて入力端子１と２とされる。この実施例の論理
ゲート回路は、ハイレベルを論理１に対応させた正論理
を採る場合、２入力のＮＡＮＤゲート回路を構成するよ
うにされる。

【０００９】上記２入力のＮＡＮＤゲート回路のうち、
入力端子１が遅延回路を構成する容量入力端子として用
いられ、信号伝達経路４に接続される。このように容量
入力端子に対応された入力端子１と出力端子３との間に
は、特に制限されないが、ＭＯＳＦＥＴＱ５のゲートを
一方の電極とし、共通接続されたソース，ドレインを他
方の電極とするＭＯＳ用容量６が接続される。このＭＯ
Ｓ容量６は、上記入力端子１と出力端子３との間に設け
られるミラー容量を構成する。このように２入力のＮＡ
ＮＤゲート回路に上記ミラー容量６を負荷することによ
って、可変遅延回路を構成する単位遅延要素５が構成さ
れて信号伝達経路４に接続される。

【００１０】上記２入力のＮＡＮＤゲート回路のうち、
入力端子２が遅延時間を切り替えるための制御端子とし
て用いされる。つまり、上記のようなＮＡＮＤゲート回
路として動作させる場合、入力端子２にロウレベルを供
給すると、入力端子１の信号変化に無関係に出力端子３
は上記入力端子２に供給されるロウレベルによってオン
状態にされるＰチャンネル型ＭＯＳＦＥＴＱ２によって
電源電圧ＶＤＤのようなハイレベルに固定される。した
がって、上記入力端子２に供給される切り替え信号をロ
ウレベルにした状態においては、信号伝達経路４に接続
される遅延要素としての負荷容量は、ＭＯＳＦＥＴＱ１
とＱ３のゲート容量及び上記ＭＯＳＦＥＴＱ５のゲート
容量から構成される。

【００１１】上記入力端子２にハイレベルを供給する
と、Ｐチャンネル型ＭＯＳＦＥＴＱ２がオフ状態で、Ｎ
チャンネル型ＭＯＳＦＥＴＱ４がオン状態にされるの
で、入力端子１の信号変化に対応して出力端子３が出力
信号が変化する。つまり、入力端子１がハイレベルなら
出力端子３はロウレベルに変化し、入力端子１がロウレ
ベルなら出力端子３はハイレベルに変化する。つまり、
上記入力端子１からみると、上記ＮＡＤＮゲート回路は
インバータ回路と同じ反転増幅回路としての動作を行う
ので、上記ＭＯＳＦＥＴＱ５が構成されたミラー容量６
は、その容量値が上記インバータ回路の利得に対応して
倍増される。したがって、上記入力端子２に供給される
切り替え信号をハイレベルにした状態においては、信号
伝達経路４に接続される遅延要素としての負荷容量は、
ＭＯＳＦＥＴＱ１とＱ３のゲート容量と上記ＭＯＳＦＥ
ＴＱ５のゲート容量が上記利得培増大されたものが付加
されて遅延時間を長くする。

【００１２】このように制御用の入力端子２にハイレベ
ルを供給した状態では、信号伝達経路４に供給される入
力端子１の信号が変化したとき、ＮＡＮＤ回路の出力端
子３が反転動作をする。その際に、入力端子１とＮＡＮ
Ｄゲート回路の出力端子３の間に設けられたミラー容量
６が上記の利得に対応して倍増して見え、上記信号伝達
経路４の信号変化に影響を与えて遅延を生成する。

【００１３】本願発明者における回路解析によれば、Ａ
ＳＩＣを構成する通常の論理ゲート回路を用い、上記ミ
ラー容量６を、論理ゲート回路のＮチャンネル型ＭＯＳ
ＦＥＴを用いて構成した場合、上記入力端子２をロウレ
ベルにした状態での入力端子１からみた容量を３とする
と、入力端子２をハイレベルにして利得に従って倍増さ
れたミラー用６の容量値を２程度の比率に大きくするこ
とができる。この結果、入力端子２をロウレベルからハ
イレベル変化させると、信号伝達経路４に接続される負
荷容量は３から５のように約１．７培程度増加させるこ
とができる。

【００１４】この実施例では、上記ＮＡＮＤゲート回路
の反転増幅回路としての増幅動作を利用するものである
ので、単純にスイッチＭＯＳＦＥＴを介してＭＯＳ容量
を接続する従来回路に比べて、ＭＯＳ容量が占める面積
を大幅に低減させることができる。しかも、その切り替
えの際には、ＭＯＳ容量を利得培させて行うものである
ので、直線性のよい遅延時間の調整が可能になり、使い
勝手のよい可変遅延回路を得ることができる。

【００１５】図２には、この発明に係る可変遅延回路の
一実施例の回路図が示されている。この実施例では、入
力バッファＩＢと、波形整形回路を兼ねた出力回路ＯＢ
との間の信号伝達経路に、この発明に係る前記のような
単位遅延要素を組み合わせた負荷容量回路が設けられ
る。上記入力バッファＩＢの入力端子８には、遅延すべ
き入力信号が供給され、上記出力バッファＯＢの出力端
子９から遅延された出力信号が得られる。

【００１６】この実施例では、可変遅延時間に良好な直
線性を持たせつつ、その切り替え制御を簡単にするため
に、２進の重みを持った切り替え制御信号７が用いられ
る。同図においては、切り替え制御信号７として３つの
切り替え信号とそれに対応した単位遅延要素が例示的に
示されている。切り替え信号Ｃ０は２⁰の重みに対応
し、Ｃ１は２¹の重みに対応し、Ｃ２は２²の重みにそ
れぞれ対応している。

【００１７】上記切り替え信号Ｃ０が供給される論理ゲ
ート回路は、Ｇ１１のように１個とされる。これに対し
て、上記切り替え信号Ｃ１が供給される論理ゲート回路
は、Ｇ２１、Ｇ２２のように２個、上記切り替え信号Ｃ
２が供給される論理ゲート回路は、Ｇ４１、Ｇ４２、Ｇ
４３及びＧ４４のように４個がそれぞれ設けられる。以
下、図示しいなが、必要に応じて切り替え信号Ｃ３、Ｃ
４のように追加され、それに対応して論理ゲート回路が
８個、１６個のように設けられる。上記の各論理ゲート
回路Ｇ０１、Ｇ１１、Ｇ１２等は、図１に示した単位遅
延要素５から構成されるものである。

【００１８】この実施例では、上記信号Ｃ０〜Ｃ２が全
てロウレベルのとき、上記入力バッファＩＢの負荷容量
は、その出力端子から出力バッファＯＢに至る信号経路
での寄生容量、出力バッファＯＢの入力容量、及び上記
ゲート回路Ｇ１１〜Ｇ４４の入力容量が最小の固定的な
負荷容量として設けられ、上記入力バッファの出力イン
ピーダンスとの時定数に対応した最小遅延時間をもって
出力信号を形成する。

【００１９】上記の最小の固定的な負荷容量に対して、
信号Ｃ０のみハイレベルにするとゲート回路Ｇ１１にお
いて利得培されたミラー容量が付加される。このミラー
容量が増加分の最小容量とされて追加される。信号Ｃ１
のみをハイレベルにすると、ゲート回路Ｇ２１とＧ２２
のミラー容量が増加分として上記最小容量の２培が追加
される。信号Ｃ２のみをハイレベルにすると、ゲート回
路Ｇ４１〜Ｇ４４のミラー容量が増加分として上記最小
容量の４培が追加される。したがって、信号Ｃ０〜Ｃ２
の組み合わせにより、上記最小容量を１単位として、１
ないし７のように７段階にわたって良好な直線性を持っ
て入力バッファＩＢの負荷容量を増加させることができ
る。

【００２０】上記各信号Ｃ０〜Ｃ２を全てロウレベルに
した状態を基準とし、上記固定的な負荷容量を０とする
と、０〜７のような８段階の遅延時間を設定することが
できる。上記の単位遅延要素としてのゲート回路を
２⁰、２¹、２²、２³…２ⁿのように増やすことで、
少ない切り替え制御信号により任意の遅延時間に拡張可
能である。

【００２１】図３には、この発明に係る可変遅延回路の
他の一実施例の回路図が示されている。この実施例で
は、可変遅延時間の範囲を広げるために、折り返し型に
ゲート回路が付加される。つまり、図２に示したような
遅延回路は、微調整遅延回路として用いられ、それに折
り返し型にゲートが接続されて粗調整遅延回路が直列に
接続される。

【００２２】すなわち、入力端子８に対応して入力バッ
ファＩＢと、前記図２に示したようなミラー容量を利用
した遅延生成回路からなる微調整遅延回路が設けられ
る。この微調整遅延回路には、次に説明する折り返し型
のゲートが接続されてなる粗調整遅延回路が設けられ、
その出力信号が出力バッファＯＢの入力に伝えられて、
出力端子９から遅延信号を得るものである。この構成で
は、入力端子８と出力端子９とを隣接して配置させるこ
とができる。

【００２３】上記粗調整遅延回路は、上記微調整遅延回
路の信号伝達方向に対応した第１方向にそって信号を伝
達する第１ゲート列と、上記第１ゲート列とは逆方向の
第２方向に沿って信号を伝達する第２ゲート列と、上記
第１ゲート列と第２ゲート列との対応する各ゲート段の
間に設けられ、信号伝達方向を第１ゲート列から第２ゲ
ート列に切り替えるゲート回路から構成される。これら
の各ゲート回路は、特に制限されないが、２入力のＮＡ
ＮＤゲート回路が用いられ、一方の入力端子を信号伝達
経路として用い、他方の入力端子が伝達経路の切り替え
制御信号として用いられる。

【００２４】上記粗調整遅延回路において、第１ゲート
列の初段回路において、それに対応した信号Ｇ０をロウ
レベルにすると、第１ゲート列の初段ゲートがゲートを
閉じて信号伝達が停止され、上記切り替えゲート回路が
ゲートを開いて、前記微調整遅延回路の遅延信号を第２
ゲート列の最終段ゲートに伝える。これにより、粗調整
遅延回路は、ゲート２段分に対応した遅延時間を形成し
て、出力バッファＯＢの入力に伝える。この状態が粗調
整遅延回路での最小遅延時間となる。

【００２５】以下、第１ゲート列の第２段目回路におい
て、それに対応した信号Ｇ１をロウレベルにすると、第
１ゲート列の第２段目がゲートを閉じて信号伝達を停止
し、それに対応した切り替えゲート回路がゲートを開い
て、上記初段ゲート回路を通した遅延信号を第２ゲート
列の最終段より１つ前のゲートに伝える。これにより、
粗調整遅延回路は、ゲート４段分に対応した遅延時間を
形成して、出力バッファＯＢの入力に伝える。このよう
に粗調整遅延回路では、第１ゲートと第２ゲートとでそ
れぞれ１段ずつゲート数が増加するので、上記２つのゲ
ート段の遅延時間分ずつ遅延時間を増加させることがで
きる。

【００２６】上記微調整遅延回路における単位遅延要素
でのミラー容量による増加分の遅延時間は、上記折り返
し型の粗調整遅延回路の最小遅延時間であるゲート２段
分の遅延時間の１／ｎになるように設計することが便利
である。これにより、切り替え信号７において、折り返
し段数を決める制御信号Ｇ０〜Ｇｍと、微調整遅延回路
の増加分の遅延時間を決める制御信号Ｃ０〜Ｃｎとの整
合性が図られ、可変遅延回路の使い勝手を良くすること
ができる。

【００２７】後述するような遅延微調整回路において判
定された結果により、微調整遅延回路の遅延範囲を超え
て遅延時間を変化させる場合、粗調整遅延回路の遅延時
間を単位時間だけ増減させ、それに上記微調整遅延回路
での遅延時間を加えることによって全体として直線性の
よい遅延時間を設定ができるからである。

【００２８】この発明に係る可変遅延回路においては、
ＡＳＩＣ内部において遅延生成回路を設計する際、制御
可能な最小遅延時間は、ミラー容量の影響によるもので
あるためとても微小であり、またＮＡＮＤ回路のＭＯＳ
ＦＥＴの構成を変えることで任意の遅延時間に設計でき
る。切替え範囲はＮＡＮＤ回路の連結数を増やすことで
任意に設計できるため、任意の遅延時間の切替え範囲が
実現できる。よってＡＳＩＣの論理段設計時に任意の遅
延時間調整回路を組み込むことで、任意時間のタイミン
グ生成及び、ＡＳＩＣの製造ばらつきの補償を実現する
ことができる。

【００２９】この発明に係る可変遅延回路による遅延時
間のプロセス・電源変動がインバータチェーンを用いた
方法と相関がありリニアに制御できるため、インバータ
チェーンを用いた粗調整回路と併用することで広範囲か
つ精密な遅延時間の生成が可能になる。また、この微調
整遅延回路においては、ミラー容量が付加されたＮＡＮ
Ｄ回路の出力信号を観測することにより論理的な診断も
可能とされる。

【００３０】図４には、この発明に係る可変遅延回路が
用いられた信号伝送システムの一実施例のブロック図が
示され、図５にはその動作を説明するための波形図が示
されている。この実施例では、２つの半導体集積回路装
置ＬＳＩの間でシリアルにデータを転送する例が示され
ている。

【００３１】送信側ＬＳＩにおいては、送信すべきデー
タＤａｔａがパラレル／シリアル変換回路を用いてシリ
アルデータを形成する。このシリアルデータは、８００
ＭＨｚのクロックＣｌｏｃｋで動作するフリップフロッ
プ回路ＦＦを通して８００Ｍビット／秒からなるシリア
ルデータに変換し、送信出力回路ＯＢ１を通して信号伝
送線路に伝える。これと同期し、送信出力回路ＯＢ２を
通して上記クロック信号Ｃｌｏｃｋに同期して、１まと
まりのデータ列の先頭を示すフレーム信号Ｆｒａｍｅを
信号伝送線路に伝える。また、分周回路ＣＮＴによりク
ロック信号Ｃｌｏｃｋの周波数を４００ＭＨｚに低下さ
せて送信出力回路ＯＢ３を通して信号伝達線路に伝え
る。これにより、図５のように伝送されるクロック信号
の半周期に対応してデータが変化するよう伝送される。

【００３２】受信側ＬＳＩでは、上記信号伝送線路を通
して伝えられた入力信号を受信入力回路ＩＢ１〜ＩＢ３
でそれぞれ受信する。このうち、上記４００ＭＨｚに低
下させられたクロック信号は、この発明に係る遅延微調
整回路により、上記クロック信号の１／４周期遅らせた
相補のクロック信号を形成し、それをフリップフロップ
回路ＦＦに供給し、上記８００Ｍビット／秒で受信され
たシリアルデータ及びフレーム信号を受信し、シリアル
／パラレル変換回路Ｓ／Ｐよりもとのデータに戻すもの
である。

【００３３】上記遅延微調整回路は、この発明に係る可
変遅延回路ＤＬＹ１を用いて構成されたリングオシレー
タＯＳＣを自動調整回路で入力されたクロック信号と同
期化させる。この同期化に際して形成された遅延制御信
号によって遅延回路ＤＬＹ２の遅延時間を制御すること
によって受信されたクロック信号を上記のように１／４
周期遅らせることができる。図５に示すように、１／４
周期遅延させた相補のクロック信号Ｃｌｏｃｋの立ち上
がりにより、２つのフリップフロップ回路で交互に受信
されたデータＤａｔａのハイレベル／ロウレベルの判定
及びフレーム信号Ｆｒａｍｅを検出することができる。
上記遅延回路ＤＬＹ１とＤＬＹ２は同一の回路が用いら
れ、その遅延段数が半分にされることによってリングオ
シレータの発振周波数の周期の１／４の遅延時間、つま
り入力されたクロック信号の１／４の遅延時間を得るこ
とができる。

【００３４】この実施例の可変遅延回路ＤＬＹ１，ＤＬ
Ｙ２は、前記のように２値信号により制御される。それ
故、データの転送を行わないときには、クロック信号の
伝送も停止させることができる。この場合には、データ
転送終了直前の遅延時間を設定する２値信号をレジスタ
等に記憶させる。これにより、データ転送を再開したと
きには、以前の制御信号より自動調整動作が開始され
る。これにより、受信側ＬＳＩにおいて短い時間内に正
確に１／４の遅延時間を持つクロック信号を形成するこ
とができる。

【００３５】図６には、この発明に係る可変遅延回路の
動作の一例を説明するための波形図が示されている。同
図において、入力クロック信号ＣＬＫに対して、遅延信
号ＤＣＬＫ１ないしＤＣＬＫ３を形成する例が示されて
いる。遅延時間ＤＴ１は、前記負荷容量を形成するため
の論理ゲート回路を閉じた場合、つまり、制御信号Ｃ
０，Ｃ１を共にロウレベルにした状態での遅延時間を示
している。この遅延時間ＴＤ１に対して、制御信号Ｃ１
がロウレベルでＣ０をハイレベル（０１１）にすると、
ミラー容量分の遅延時間ＤＴ２が加算されて遅延信号Ｄ
ＣＬＫ１が形成される。

【００３６】以下、制御信号Ｃ１をハイレベルに、制御
信号Ｃ０をロウレベル（１０）にすると、入力クロック
信号ＣＬＫに対してＤＴ１＋２×ＤＴ２のように２個の
ミラー容量分の遅延時間が増加する。同様に、制御信号
Ｃ１をハイレベルに、制御信号Ｃ０をハイレベル（１
１）にすると、入力クロック信号ＣＬＫに対してＤＴ１
＋３×ＤＴ２のように３個のミラー容量分の遅延時間が
増加する。上記の遅延時間ＤＴ２を、クロック信号ＣＬ
Ｋの１／ｎの周期に設定するなら、１／ｎのクロック周
期の単位での遅延制御が可能になる。本願発明者の試算
によれば、最小単位が数ｐｓ（ピコ秒）までの設定が可
能になる。

【００３７】図７には、この発明に係る可変遅延回路が
用いられたパルス発生回路の一実施例の説明図が示され
ている。同図（Ａ）には、回路が示され、（Ｂ）にはそ
の波形が示されている。論理回路ＬＯＧにより形成され
た信号と、クロック信号ＣＬＫによりフリップフロップ
回路により信号Ａを発生させる。この信号Ａをトリガと
して一定のパルス幅を持つパルスを形成するために、上
記信号Ａとこの遅延回路ＤＬＹで形成された遅延信号Ｂ
とをゲート回路Ｇに供給する。上記遅延回路ＤＬＹは、
この発明に係る前記の可変遅延回路であり、上記論理回
路ＬＯＧにより形成されたパルス幅設定信号が制御信号
として入力される。

【００３８】（Ｂ）に示すように、信号Ａに対して遅延
回路ＤＬＹは、制御信号に対応して設定された遅延時間
ＴＤだけ遅れた遅延信号Ｂを形成する。ゲート回路Ｇに
おいては、信号Ａと信号Ｂが共にハイレベルの期間、ハ
イレベルとなる出力信号Ｃを形成する。これにより、出
力信号Ｃのパルス幅は、上記遅延回路ＤＬＹの遅延時間
ＴＤと等しくされる。上記論理回路ＬＯＧは、信号Ａを
発生させることでクロックＣＬＫに同期したパルスの発
生タイミングと、そのパルス幅を設定する制御信号を形
成するというパルス発生動作を行うものである。このよ
うなパルス発生回路においても、この発明に係る前記の
ような可変遅延回路ＤＬＹを用いることにより、任意の
パルス幅のパルスを高い精度で形成することができる。

【００３９】図８には、この発明に係る遅延微調整回路
の一実施例のブロック図が示されている。この実施例で
は、入力のクロック信号ＣＬＫは、バッファ回路Ｂ１を
介して位相比較回路ＰＤの一方の入力に供給される。上
記クロック信号ＣＬＫは、上記バッファ回路Ｂ１と同様
なバッファ回路Ｂ２を介し、この発明に係る可変遅延回
路ＤＬＹ１に供給され、その遅延信号が上記位相比較回
路ＰＤの他方の入力に供給される。特に制限されない
が、位相比較回路ＰＤは、上記一方の入力に供給される
入力信号に対して、他方の入力に供給される入力信号の
位相が進んでいるか、遅れているかという単純な位相比
較動作を行う。例えば、位相比較回路ＰＤは、１個のフ
リップフロップ回路により構成されており、このクロッ
ク端子に上記クロック信号ＣＬＫが供給され、データ端
子に上記可変遅延回路ＤＬＹ１の遅延信号が供給され
る。

【００４０】上記のようなフリップフロップ回路を用い
た位相比較回路ＰＤでは、上記クロック信号ＣＬＫがハ
イレベルに立ち上がるときに、データ端子に供給される
遅延信号がハイレベルなら（位相が進み）なら＋（ハイ
レベル）の出力信号を形成し、上記遅延信号がロウレベ
ルなら（位相の遅れ）なら−（ロウレベル）の出力信号
を形成する。

【００４１】カウンタＣＯＵＮＴは、上記位相比較回路
ＰＤの出力信号がハイレベル（＋）なら＋１の計数動作
を行い、出力信号がロウレベル（−）なら−１の計数動
作を行う。これにより、可変遅延回路ＤＬＹ１での遅延
時間がクロック信号ＣＬＫの１周期より短くて、そのハ
イレベルの立ち上がりが早いときには、上記＋１の計数
動作を行って可変遅延回路ＤＬＹ１の遅延時間を増加さ
せる。逆に、遅延回路ＤＬＹ１での遅延時間がクロック
信号ＣＬＫの１周期より長くて、そのハイレベルの立ち
上がりが遅いときには、上記−１の計数動作を行って可
変遅延回路ＤＬＹ１の遅延時間を減少させる。

【００４２】このようにして、上記クロック信号ＣＬＫ
と、遅延回路ＤＬＹ１の１周期遅れの遅延信号が一致さ
せる。上記バッファ回路Ｂ１とＢ２は、同一の回路によ
り構成されるものであり、その遅延時間がクロック信号
ＣＬＫと、その遅延信号とにおいて相対的に相殺され
る。これにより、上記可変遅延回路ＤＬＹ１の遅延時間
は、クロック信号ＣＬＫの１周期分に対応したものとさ
れる。

【００４３】上記のような位相比較動作では、常に＋１
か−１の位相比較出力結果が形成され、その都度カウン
タ回路ＣＯＵＩＮＴの計数値が変化する。このように常
に変化する計数出力で遅延時間を変化させると、遅延信
号の遅延時間が前記最小遅延時間だけ常に変化しジッタ
として現れる。このようなジッタを軽減させるために、
カウンタ回路ＣＯＵＮＴの最下位ビットを含む１ビット
ないし２ビットを捨てて、下位３ビット目からを上記可
変遅延回路ＤＬＹ１の制御信号とすることにより上記ジ
ッタの発生を防止した遅延動作を行わせることができ
る。

【００４４】可変遅延回路ＤＬＹ２は、上記クロック信
号ＣＬＫを遅延させる可変遅延回路ＤＬＹ１と同一の回
路により構成され、しかも可変遅延回路ＤＬＹ１に供給
される制御信号と同じ制御信号により制御される。それ
故、遅延回路ＤＬＹ１とＤＬＹ２とを同じ回路で形成す
ると、同じ遅延時間を持つクロック信号ＣＬＫ’を得る
ことができる。前記図４の実施例のように１／４周期遅
れの遅延信号を形成する場合には、可変遅延回路ＤＬＹ
１は、可変遅延回路ＤＬＹ２を４個分で形成する。これ
により、上記回路の個数の比に対応した遅延信号が形成
され、上記のように１／４周期に対応した遅延信号ＣＬ
Ｋ’を得ることができる。

【００４５】図９には、この発明に係る遅延微調整回路
の他の一実施例のブロック図が示されている。この実施
例では、高い精度での同期化を図るために次のような工
夫がなされている。つまり、前記図８の実施例のように
位相比較回路ＰＤで位相比較を行う場合には、必ず位相
比較回路ＰＤが持つ誤差分が含まれる。そして、ジッタ
を防止するためにカウンタ回路ＣＯＵＮＴの下位ビット
を捨てると、その分も誤差として生じることになる。

【００４６】そこで、この実施例では比較回路での誤差
を実質的に無視できるようにするために次のような構成
とされる。クロック信号ＣＬＫはバッファ回路Ｂ１を介
してカウンタ回路ＣＯＵＮＴ１に供給される。可変遅延
回路ＤＬＹ１と反転回路としてのインバータ回路ＩＮを
組み合わせてリングオシレータが構成される。このリン
グオシレータの発振パルスは、上記と同様なバッファ回
路Ｂ２を介してカウンタ回路ＣＯＵＮＴ２に供給され
る。デジタル比較回路ＤＣＰは、一定期間における上記
両カウンタの計数出力を大小比較して、＋／−の比較出
力信号を形成する。この比較出力＋／−は、前記同様な
カウンタ回路を含む制御回路ＣＯＮＴに供給されて、可
変遅延回路ＤＬＹ１の制御信号を形成する。

【００４７】この実施例では、リングオシレータで形成
された発振パルスと外部から入力されたクロック信号Ｃ
ＬＫとが一致するよう、上記デジタル比較回路ＤＣＰが
比較結果を形成する。この場合、注目すべきはクロック
信号ＣＬＫとリングオシレータの発振パルスとを直接比
較するのではなく、カウンタ回路ＣＯＵＮＴ１と２の計
数出力を比較することである。このような計数出力の比
較を行うことによって比較精度を大幅に高くすることが
できる。つまり、計数値を１００とすると、１００個の
パルスを計数した結果で大小比較を行うので、デジタル
比較回路ＰＤＣの持つ時間的な誤差分を等価的に１／１
００まで低下させることができる。

【００４８】クロック信号ＣＬＫを受けて遅延信号ＣＬ
Ｋ’を形成する可変遅延回路ＤＬＹ２は、上記リングオ
シレータを構成する可変遅延回路ＤＬＹ１と同一の回路
により構成され、しかも可変遅延回路ＤＬＹ１に供給さ
れる制御信号と同じ制御信号により制御される。それ
故、遅延回路ＤＬＹ１とＤＬＹ２とを同じ回路で形成す
ると、リングオレータの遅延時間が発振パルスの半周期
を決定するものであるので、前記のように１／２周期の
遅延時間を形成することができる。したがって、前記の
ように１／４周期遅れた遅延信号ＣＬＫ’を形成する場
合、リングオシレータを構成する遅延回路ＤＬＹ１は、
遅延信号ＣＬＫ’を形成する遅延回路ＤＬＹ２の２個分
の遅延回路で構成すればよい。

【００４９】上記カウンタ回路の最下位ビットを含む１
ビットないし２ビットを捨てて、下位３ビット目からを
上記可変遅延回路ＤＬＹ１とＤＬＹ２の制御信号とする
ことにより上記ジッタの発生を防止した遅延動作を行わ
せることができる。

【００５０】上記の実施例から得られる作用効果は、下
記の通りである。（１）インバータゲートの負荷容量をＮＡＮＤ回路に
設けられたミラー容量で実現することで微小な遅延時間
の切替えを実現する。つまり、第１と第２の入力端子を
有する論理ゲート回路を用い、第１の入力端子と出力端
子との間に設けられた容量手段を設け、上記第１の入力
端子を遅延すべき信号伝達経路に接続して上記インバー
タゲートの負荷容量とし、上記第２の入力端子に遅延時
間に供給される切り替え信号により論理ゲートがゲート
を閉じた状態では上記ミラー容量を付加せず、論理ゲー
トを開いた状態では上記ミラー容量を付加して遅延時間
を上記ミラー容量分増加させることにより、回路の簡素
化を図りつつ診断が容易な可変遅延回路を得ることがで
きるという効果が得られる。

【００５１】（２）上記論理ゲート回路を同一の回路
構成の複数とし、上記複数の論理ゲート回路の第２の入
力端子には、２進の重みを持つ複数の第１の切り替え信
号を割り振って供給し、その２進の重みにそれぞれ対応
した数の上記論理ゲート回路及び容量手段を設けること
により、回路の簡素化を図りつつ診断が容易で、かつ使
い勝手のよい可変遅延回路を得ることができるという効
果が得られる。

【００５２】（３）上記容量手段をＭＯＳ容量とする
ことにより、簡単に必要な容量素子を得ることができる
という効果が得られる。

【００５３】（４）上記信号伝達経路には、遅延時間
の第２の切り替え信号により信号伝達を行う数が変更さ
れる複数の論理ゲート回路を更に設けらることによっ
て、簡単な構成で広範囲にわたって遅延時間を高い精度
で設定することができるという効果が得られる。

【００５４】（５）入力パルスを第１のカウンタで計
数し、第１の可変遅延回路により発振周波数が設定され
るリングオシレータの発振パルスを第２のカウンタで計
数し、一定期間での上記第１と第２のカウンタの計数値
を比較し、上記第１のカウンタと第２のカウンタの計数
値とが一致するように上記第１の可変遅延回路の遅延時
間の制御を行い、上記第１の遅延回路と同一の回路によ
り構成されて同じ制御信号により制御され、その遅延段
数が必要な遅延時間に対応して設定される第２の可変遅
延回路により、所望の入力信号に対応した遅延信号を形
成することにより、高い精度での比較動作を実現できる
という効果が得られる。

【００５５】（６）上記第１と第２の可変遅延回路と
して、上記のようにインバータゲートの負荷容量をＮＡ
ＮＤ回路に設けられたミラー容量で実現することで微小
な遅延時間の切替えを実現することにより、回路の簡素
化を図りつつ診断が容易で、かつ高い精度での遅延制御
ができるという効果が得られる。

【００５６】（７）上記信号伝達経路に遅延時間の第
２の切り替え信号により信号伝達を行う数が変更される
複数の論理ゲート回路が更に設けることにより、簡単な
構成で広範囲にわたって遅延時間を高い精度で設定する
ことができるという効果が得られる。

【００５７】（８）上記所望の入力信号をパルスと
し、上記第２の可変遅延回路は、上記第１の可変遅延回
路の遅延段数の１／２に設定されて、上記遅延信号を入
力パルスに対して１／４周期遅れたもの形成することに
より、データ転送周波数の半分の周波数のクロック信号
を用いたデータ転送動作を行わせることができるという
効果が得られる。

【００５８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、図２
の実施例において、Ｃ１やＣ２で制御されるゲート回路
は、制御信号Ｃ０で制御されるゲート回路と同じ１つの
ゲート回路を用い、その入出力に設けられる容量が２
培、４培のように２進の重みを持つように形成されるも
のであってもよい。前記図９の実施例では、前記のよう
にパルスの比較動作を行う回路の誤差分を実質的に無く
すことに特徴があるため、可変遅延回路ＤＬＹ１とＤＬ
Ｙ２は、前記図１ないし図３に示した可変遅延回路に限
定されるものではなく、可変遅延回路の構成は種々の実
施形態を採ることができるものである。この発明は、可
変遅延回路及び遅延微調整回路として各種デジタル集積
回路に用いることができる。

【００５９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、インバータゲートの負荷容
量をＮＡＮＤ回路に設けられたミラー容量で実現するこ
とで微小な遅延時間の切替えを実現する。つまり、第１
と第２の入力端子を有する論理ゲート回路を用い、第１
の入力端子と出力端子との間に設けられた容量手段を設
け、上記第１の入力端子を遅延すべき信号伝達経路に接
続して上記インバータゲートの負荷容量とし、上記第２
の入力端子に遅延時間に供給される切り替え信号により
論理ゲートがゲートを閉じた状態では上記ミラー容量を
付加せず、論理ゲートを開いた状態では上記ミラー容量
を付加して遅延時間を上記ミラー容量分増加させること
により、回路の簡素化を図りつつ診断が容易な可変遅延
回路を得ることができる。

【００６０】入力パルスを第１のカウンタで計数し、第
１の可変遅延回路により発振周波数が設定されるリング
オシレータの発振パルスを第２のカウンタで計数し、一
定期間での上記第１と第２のカウンタの計数値を比較
し、上記第１のカウンタと第２のカウンタの計数値とが
一致するように上記第１の可変遅延回路の遅延時間の制
御を行い、上記第１の遅延回路と同一の回路により構成
されて同じ制御信号により制御され、その遅延段数が必
要な遅延時間に対応して設定される第２の可変遅延回路
により、所望の入力信号に対応した遅延信号を形成する
ことにより、高い精度での比較動作を実現できる。

【図面の簡単な説明】

【図１】この発明に係る可変遅延回路に用いられる単位
遅延要素の一実施例を示す回路図である。

【図２】この発明に係る可変遅延回路の一実施例を示す
回路図である。

【図３】この発明に係る可変遅延回路の他の一実施例を
示す回路図である。

【図４】この発明に係る可変遅延回路が用いられた信号
伝送システムの一実施例を示すブロック図である。

【図５】図４の信号伝送シテスムの動作を説明するため
の波形図である。

【図６】この発明に係る可変遅延回路の動作の一例を示
す波形図である。

【図７】この発明に係る可変遅延回路が用いられたパル
ス発生回路の一実施例の説明図である。

【図８】この発明に係る遅延微調整回路の一実施例を示
すブロック図である。

【図９】この発明に係る遅延微調整回路の他の一実施例
を示すブロック図である。

【符号の説明】

１，２…入力端子、３…出力端子、４…信号伝送路、５
…単位遅延要素、６…容量、７…制御信号、８…入力端
子、９…出力端子、Ｑ１〜Ｑ４…ＭＯＳＦＥＴ、Ｑ５…
ＭＯＳ容量、Ｇ１１〜Ｇ４４…ゲート回路、ＤＬＹ１，
ＤＬＹ２…可変遅延回路、Ｂ１，Ｂ２…バッファ回路、
ＰＤ…位相比較回路、ＤＣＰ…デジタル比較回路、ＩＮ
…インバータ回路、ＯＢ１〜ＯＢ３…送信出力回路、Ｉ
Ｂ１〜ＩＢ３…受信入力回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者喜友名正神奈川県秦野市堀山下１番地株式会社日立インフォメーションテクノロジー内Ｆターム(参考） 5J001 AA04 AA05 BB02 BB05 BB10 BB12 BB14 BB19 BB20 BB21 BB24 CC03 DD05 DD09

Claims

【特許請求の範囲】

【請求項１】第１と第２の入力端子を有する論理ゲー
ト回路と、上記論理ゲート回路の第１の入力端子と出力端子との間
に設けられた容量手段とを備え、上記第１の入力端子を遅延すべき信号伝達経路に接続
し、上記第２の入力端子に遅延時間の第１の切り替え信号を
供給してなることを特徴とする可変遅延回路。
【請求項２】請求項１において、上記論理ゲート回路は同一の回路構成の複数からなり、上記複数の論理ゲート回路の第２の入力端子には、２進
の重みを持つ複数の第１の切り替え信号が割り振って供
給され、上記第１の切り替え信号の２進の重みにそれぞれ対応し
た数の上記論理ゲート回路及び容量手段が設けられるこ
とを特徴とする可変遅延回路。
【請求項３】請求項２において、上記容量手段はＭＯＳ容量からなることを特徴とする可
変遅延回路。
【請求項４】請求項３において、上記信号伝達経路には、遅延時間の第２の切り替え信号
により信号伝達を行う数が変更される複数の論理ゲート
回路が更に設けられることを特徴とする可変遅延回路。
【請求項５】入力パルスを計数する第１のカウンタ
と、第１の可変遅延回路により発振周波数が設定されるリン
グオシレータと、上記リングオシレータで形成された発振パルスを計数す
る第２のカウンタと、一定期間での上記第１と第２のカウンタの計数値を比較
し、上記第１のカウンタと第２のカウンタの計数値とが
一致するように上記第１の可変遅延回路の遅延時間の制
御を行う制御回路と、上記第１の遅延回路と同一の回路により構成されて同じ
制御信号により制御され、その遅延段数が必要な遅延時
間に対応して設定される第２の可変遅延回路とを備え、上記第２の可変遅延回路を用いて所望の入力信号に対応
した遅延信号を形成することを特徴とする遅延微調整回
路。
【請求項６】請求項５において、上記第１と第２の可変遅延回路は、第１と第２の入力端子を有する複数の論理ゲート回路
と、上記複数の論理ゲート回路の第１の入力端子と出力端子
との間にそれぞれ設けられた容量手段とを備え、上記複数の論理ゲート回路の第１の入力端子を遅延すべ
き信号伝達経路に接続し、上記複数の論理ゲート回路の第２の入力端子には、２進
の重みを持つ複数の第１の切り替え信号が割り振って供
給され、上記第１の切り替え信号の２進の重みにそれぞれ対応し
た数の上記論理ゲート回路及び容量手段が設けられて構
成される可変遅延回路を含むことを特徴とする遅延微調
整回路。
【請求項７】請求項６において、上記信号伝達経路には、遅延時間の第２の切り替え信号
により信号伝達を行う数が変更される複数の論理ゲート
回路が更に設けられることを特徴とする遅延微調整回
路。
【請求項８】請求項７において、上記所望の入力信号は、上記入力パルスであり、上記第２の可変遅延回路は、上記第１の可変遅延回路の
遅延段数の１／２に設定されて、上記遅延信号を入力パ
ルスに対して１／４周期遅れたもの形成することを特徴
とする遅延微調整回路。