JPH08148997A - 広帶域ｐｌｌ - Google Patents
広帶域ｐｌｌInfo
- Publication number
- JPH08148997A JPH08148997A JP6285553A JP28555394A JPH08148997A JP H08148997 A JPH08148997 A JP H08148997A JP 6285553 A JP6285553 A JP 6285553A JP 28555394 A JP28555394 A JP 28555394A JP H08148997 A JPH08148997 A JP H08148997A
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- JP
- Japan
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- signal
- frequency
- unit
- wide
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- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 入力する比較信号の周波数の如何に係わら
ず、適切なＶＣＯを選択して切り換えることにより、引
き込み時間の短い広帶域ＰＬＬを提供することを目的と
している。 【構成】 入力する比較信号と複数のＶＣＯ（電圧制御
発振器）３を切り換えて入力する発振信号との位相を比
較して比較電圧を出力する位相比較器１と、該比較電圧
の高周波数成分を取り除くループフィルタ２と、前記複
数のＶＣＯ３と、該複数のＶＣＯを切り換える切り換え
器４と、該切り換え器を制御する制御部６とでなり、広
帶域の入力周波数に対応して同期した信号を出力するＰ
ＬＬ回路において、前記比較信号の周波数を判別する周
波数判別部５を設け、該周波数判別結果を基に前記制御
部がＶＣＯを切り換えるようにしている。
ず、適切なＶＣＯを選択して切り換えることにより、引
き込み時間の短い広帶域ＰＬＬを提供することを目的と
している。 【構成】 入力する比較信号と複数のＶＣＯ（電圧制御
発振器）３を切り換えて入力する発振信号との位相を比
較して比較電圧を出力する位相比較器１と、該比較電圧
の高周波数成分を取り除くループフィルタ２と、前記複
数のＶＣＯ３と、該複数のＶＣＯを切り換える切り換え
器４と、該切り換え器を制御する制御部６とでなり、広
帶域の入力周波数に対応して同期した信号を出力するＰ
ＬＬ回路において、前記比較信号の周波数を判別する周
波数判別部５を設け、該周波数判別結果を基に前記制御
部がＶＣＯを切り換えるようにしている。
Description
【０００１】
【産業上の利用分野】本発明は、ＰＬＬに係わり、特
に、広い周波数範囲の比較信号に対応する広帶域ＰＬＬ
に関する。
に、広い周波数範囲の比較信号に対応する広帶域ＰＬＬ
に関する。
【０００２】
【従来の技術】従来の広帶域ＰＬＬは、図３に示すよう
に、入力する比較信号と複数のＶＣＯ（電圧制御発振
器）を切り換えて入力するの発振信号との位相を比較し
て比較電圧を出力する位相比較器と、該比較電圧の高周
波数成分を取り除くループフィルタと、前記複数のＶＣ
Ｏと、該複数のＶＣＯを切り換える切り換え器と、該切
り換え器を制御する制御部と、前記比較器よりの比較電
圧等により比較信号とＶＣＯの発振信号との同期状態を
判別する同期判別部とで構成し、前記ＶＣＯを順次切り
換えて、比較信号とＶＣＯの発振信号とが同期したか否
かを判別し、同期するＶＣＯに切り換えるように制御し
ていた。しかし、この方法では、入力する比較信号の周
波数に同期するＶＣＯに当たるまで、ＶＣＯを順次切り
換え、同期引き込み時間を考慮して同期するかどうか判
別しなければならず、入力する比較信号の周波数によっ
ては、同期するＶＣＯに切り換わるまでに多くの時間が
必要とするという問題があった。
に、入力する比較信号と複数のＶＣＯ（電圧制御発振
器）を切り換えて入力するの発振信号との位相を比較し
て比較電圧を出力する位相比較器と、該比較電圧の高周
波数成分を取り除くループフィルタと、前記複数のＶＣ
Ｏと、該複数のＶＣＯを切り換える切り換え器と、該切
り換え器を制御する制御部と、前記比較器よりの比較電
圧等により比較信号とＶＣＯの発振信号との同期状態を
判別する同期判別部とで構成し、前記ＶＣＯを順次切り
換えて、比較信号とＶＣＯの発振信号とが同期したか否
かを判別し、同期するＶＣＯに切り換えるように制御し
ていた。しかし、この方法では、入力する比較信号の周
波数に同期するＶＣＯに当たるまで、ＶＣＯを順次切り
換え、同期引き込み時間を考慮して同期するかどうか判
別しなければならず、入力する比較信号の周波数によっ
ては、同期するＶＣＯに切り換わるまでに多くの時間が
必要とするという問題があった。
【０００３】
【発明が解決しようとする課題】本発明は以上述べた問
題点を解決し、入力する比較信号の周波数の如何に係わ
らず、適切なＶＣＯを選択して切り換えることにより、
引き込み時間の短い広帶域ＰＬＬを提供することを目的
としている。
題点を解決し、入力する比較信号の周波数の如何に係わ
らず、適切なＶＣＯを選択して切り換えることにより、
引き込み時間の短い広帶域ＰＬＬを提供することを目的
としている。
【０００４】
【課題を解決するための手段】本発明は上述の課題を解
決するため、入力する比較信号と複数のＶＣＯ（電圧制
御発振器）を切り換えて入力する発振信号との位相を比
較して比較電圧を出力する位相比較器と、該比較電圧の
高周波数成分を取り除くループフィルタと、前記複数の
ＶＣＯと、該複数のＶＣＯを切り換える切り換え器と、
該切り換え器を制御する制御部とでなり、広帶域の入力
周波数に対応して同期した信号を出力するＰＬＬ回路に
おいて、前記比較信号の周波数を判別する周波数判別部
を設け、該周波数判別結果を基に前記制御部がＶＣＯを
切り換えるようにしている。
決するため、入力する比較信号と複数のＶＣＯ（電圧制
御発振器）を切り換えて入力する発振信号との位相を比
較して比較電圧を出力する位相比較器と、該比較電圧の
高周波数成分を取り除くループフィルタと、前記複数の
ＶＣＯと、該複数のＶＣＯを切り換える切り換え器と、
該切り換え器を制御する制御部とでなり、広帶域の入力
周波数に対応して同期した信号を出力するＰＬＬ回路に
おいて、前記比較信号の周波数を判別する周波数判別部
を設け、該周波数判別結果を基に前記制御部がＶＣＯを
切り換えるようにしている。
【０００５】
【作用】以上のように構成したので、本発明の広帶域Ｐ
ＬＬにおいては、周波数判別部において、入力する比較
信号の周波数を判別し、この周波数に対応する適切なＶ
ＣＯに切り換えて位相比較器に入力し、位相比較器で
は、ＶＣＯからの発振信号と前記比較信号との位相を比
較して比較電圧を出力し、ループフィルタにて不要な周
波数成分を取り除いてＶＣＯに入力し、ＶＣＯでは、入
力する比較信号に同期した信号を発生している。
ＬＬにおいては、周波数判別部において、入力する比較
信号の周波数を判別し、この周波数に対応する適切なＶ
ＣＯに切り換えて位相比較器に入力し、位相比較器で
は、ＶＣＯからの発振信号と前記比較信号との位相を比
較して比較電圧を出力し、ループフィルタにて不要な周
波数成分を取り除いてＶＣＯに入力し、ＶＣＯでは、入
力する比較信号に同期した信号を発生している。
【０００６】
【実施例】以下、図面に基づいて本発明による広帶域Ｐ
ＬＬを詳細に説明する。図１は本発明による広帶域ＰＬ
Ｌの一実施例を示すブロック図である。図において、１
は位相比較器で、入力する比較信号Ｓｃと、複数のＶＣ
Ｏ３ａ，３ｂ，３ｎより切り換え器４で切り換えて入力
する発振信号Ｓｏとの位相を比較して、比較電圧Ｖｃを
出力している。２はループフィルタで、前記比較電圧Ｖ
ｃの高周波成分を減衰し、ＶＣＯ制御用の電圧Ｖｃｃを
出力している。３は入力する制御電圧Ｖｃｃにより発振
周波数ｆが変化する前記複数のＶＣＯで、低い周波数帶
域から高い周波数帶域まで順次受け持つＶＣＯ３ａ，Ｖ
ＣＯ３ｂ，・・・ＶＣＯ３ｎで構成している。４は前記
切り換え器で、前記ＶＣＯ３を切り換え、発振信号Ｓｏ
を位相比較器１に入力している。５は周波数判別部で、
前記入力する比較信号Ｓｃの周波数を判別している。６
は制御部で、前記周波数判別部５よりの判別信号に基づ
いて切り換え器４を切り換えている。
ＬＬを詳細に説明する。図１は本発明による広帶域ＰＬ
Ｌの一実施例を示すブロック図である。図において、１
は位相比較器で、入力する比較信号Ｓｃと、複数のＶＣ
Ｏ３ａ，３ｂ，３ｎより切り換え器４で切り換えて入力
する発振信号Ｓｏとの位相を比較して、比較電圧Ｖｃを
出力している。２はループフィルタで、前記比較電圧Ｖ
ｃの高周波成分を減衰し、ＶＣＯ制御用の電圧Ｖｃｃを
出力している。３は入力する制御電圧Ｖｃｃにより発振
周波数ｆが変化する前記複数のＶＣＯで、低い周波数帶
域から高い周波数帶域まで順次受け持つＶＣＯ３ａ，Ｖ
ＣＯ３ｂ，・・・ＶＣＯ３ｎで構成している。４は前記
切り換え器で、前記ＶＣＯ３を切り換え、発振信号Ｓｏ
を位相比較器１に入力している。５は周波数判別部で、
前記入力する比較信号Ｓｃの周波数を判別している。６
は制御部で、前記周波数判別部５よりの判別信号に基づ
いて切り換え器４を切り換えている。
【０００７】図２は、前記周波数判別部の一実施例を示
すブロック図であり、図２−ａにおいて、１１は基準発
振器で、前記比較信号Ｓｃより十分に高い所定の周波数
の基準信号Ｓｓを発振している。１２はカウンタで、前
記基準発振器よりの基準信号Ｓｓの数をカウントしてい
る。１３は遅延器で、前記比較信号Ｓｃを所定の時間遅
延し、該遅延比較信号Ｓｃｄを前記カウンタのクリア端
子に入力している。１４はデータラッチで、前記カウン
タ１２よりの出力データＳｓｄを前記比較信号Ｓｃのタ
イミングでラッチしている。６ａはデコーダで、前記デ
ータラッチ１４でラッチするデータＳｓｄをデコード
し、デコーダ６ａの出力端子は、前記切り換え器４の制
御入力端子に接続している。該デコーダ６ａは前記制御
部６の具体的回路の例を示したものである。
すブロック図であり、図２−ａにおいて、１１は基準発
振器で、前記比較信号Ｓｃより十分に高い所定の周波数
の基準信号Ｓｓを発振している。１２はカウンタで、前
記基準発振器よりの基準信号Ｓｓの数をカウントしてい
る。１３は遅延器で、前記比較信号Ｓｃを所定の時間遅
延し、該遅延比較信号Ｓｃｄを前記カウンタのクリア端
子に入力している。１４はデータラッチで、前記カウン
タ１２よりの出力データＳｓｄを前記比較信号Ｓｃのタ
イミングでラッチしている。６ａはデコーダで、前記デ
ータラッチ１４でラッチするデータＳｓｄをデコード
し、デコーダ６ａの出力端子は、前記切り換え器４の制
御入力端子に接続している。該デコーダ６ａは前記制御
部６の具体的回路の例を示したものである。
【０００８】図２−ｂにおいて、２１は単位時間信号発
生部で、例えば、１秒等の単位時間信号Ｓｕを発生して
いる。２２はカウンタで、前記比較信号Ｓｃを入力して
信号の数をカウントしている。２３は遅延部で、前記単
位時間信号Ｓｕを所定時間遅延して、この遅延信号Ｓｕ
ｄを前記カウンタ２２のクリア端子に入力している。２
４はデータラッチで、前記カウンタ２２よりの出力デー
タＳｆｄを前記比較信号Ｓｕのタイミングでラッチして
いる。６ｂはデコーダで、前記データラッチ２４でラッ
チするデータＳｆｄをデコードし、その出力端子は、前
記切り換え器４の制御入力端子に接続している。該デコ
ーダ６ａは前記制御部６の具体的回路の例を示したもの
である。
生部で、例えば、１秒等の単位時間信号Ｓｕを発生して
いる。２２はカウンタで、前記比較信号Ｓｃを入力して
信号の数をカウントしている。２３は遅延部で、前記単
位時間信号Ｓｕを所定時間遅延して、この遅延信号Ｓｕ
ｄを前記カウンタ２２のクリア端子に入力している。２
４はデータラッチで、前記カウンタ２２よりの出力デー
タＳｆｄを前記比較信号Ｓｕのタイミングでラッチして
いる。６ｂはデコーダで、前記データラッチ２４でラッ
チするデータＳｆｄをデコードし、その出力端子は、前
記切り換え器４の制御入力端子に接続している。該デコ
ーダ６ａは前記制御部６の具体的回路の例を示したもの
である。
【０００９】以上の構成において、つぎにその動作を説
明する。入力する比較信号Ｓｃを周波数判別部５に入力
し、その周波数を判別し、その結果、制御部が適切な周
波数を発生するＶＣＯを選択するように切り換え器を切
り換えている。例えば図２−ａに示すように、遅延する
比較信号Ｓｃｄによりカウンタ１２をクリアし、基準発
生器よりの基準信号Ｓｓの数をカウントし、比較信号Ｓ
ｃの一周期の期間内の基準信号Ｓｓの数をカウントした
とき、即ち、比較信号Ｓｃによりその出力データＳｓｄ
をデータラッチ１４にラッチしている。このラッチした
データは、デコーダ６ａに入力してデコードされる。例
えば、デコーダ６ａでは、比較信号Ｓｃの一周期の期間
内の基準信号Ｓｓの数が３６個〜４５個であれば端子６
１ａを、４６個〜５５個であれば端子６１ｂをＨレベル
にしている。このデコーダ６ａの各出力端子６１ａ，６
１ｂ，・・６１ｎは切り換え器４の制御入力端子４１
ａ，４１ｂ，・・・４１ｎに各々接続しており、制御入
力信号がＨレベルになるとこの制御入力端子に対応する
切り換え器の接点が閉じるようにしている。 例えば、
いま、デコーダ６ａの出力端子６１ａがＨレベルになる
と、切り換え器の制御入力端子４１ａにＨレベルが入力
され、切り換え器の接点４ａが閉じ、ＶＣＯ３ａが位相
比較器１に接続している。また、図２−ｂの場合は、例
えば、１秒間に入力する比較信号Ｓｃの数を数え、その
数に応じてＶＣＯを選択し、位相比較器に接続してい
る。
明する。入力する比較信号Ｓｃを周波数判別部５に入力
し、その周波数を判別し、その結果、制御部が適切な周
波数を発生するＶＣＯを選択するように切り換え器を切
り換えている。例えば図２−ａに示すように、遅延する
比較信号Ｓｃｄによりカウンタ１２をクリアし、基準発
生器よりの基準信号Ｓｓの数をカウントし、比較信号Ｓ
ｃの一周期の期間内の基準信号Ｓｓの数をカウントした
とき、即ち、比較信号Ｓｃによりその出力データＳｓｄ
をデータラッチ１４にラッチしている。このラッチした
データは、デコーダ６ａに入力してデコードされる。例
えば、デコーダ６ａでは、比較信号Ｓｃの一周期の期間
内の基準信号Ｓｓの数が３６個〜４５個であれば端子６
１ａを、４６個〜５５個であれば端子６１ｂをＨレベル
にしている。このデコーダ６ａの各出力端子６１ａ，６
１ｂ，・・６１ｎは切り換え器４の制御入力端子４１
ａ，４１ｂ，・・・４１ｎに各々接続しており、制御入
力信号がＨレベルになるとこの制御入力端子に対応する
切り換え器の接点が閉じるようにしている。 例えば、
いま、デコーダ６ａの出力端子６１ａがＨレベルになる
と、切り換え器の制御入力端子４１ａにＨレベルが入力
され、切り換え器の接点４ａが閉じ、ＶＣＯ３ａが位相
比較器１に接続している。また、図２−ｂの場合は、例
えば、１秒間に入力する比較信号Ｓｃの数を数え、その
数に応じてＶＣＯを選択し、位相比較器に接続してい
る。
【００１０】以上のようにして、入力する比較信号Ｓｃ
の周波数に同期できるＶＣＯを選択接続した位相比較器
１は比較信号ＳｃとＶＣＯよりの発振信号との位相を比
較し、比較電圧Ｖｃを出力し、ループフィルタ２を介し
てＶＣＯの電圧制御入力端子に入力し、このＶＣＯは比
較信号に同期した信号を発生するようにしている。
の周波数に同期できるＶＣＯを選択接続した位相比較器
１は比較信号ＳｃとＶＣＯよりの発振信号との位相を比
較し、比較電圧Ｖｃを出力し、ループフィルタ２を介し
てＶＣＯの電圧制御入力端子に入力し、このＶＣＯは比
較信号に同期した信号を発生するようにしている。
【００１１】
【発明の効果】以上説明したように、本発明による広帶
域ＰＬＬによれば、入力する比較信号の周波数を周波数
判別部で判別し、判別結果、入力周波数に応じて適切な
ＶＣＯに切り換えて位相比較器に接続しているので、同
期するまでの時間を短縮することができる。
域ＰＬＬによれば、入力する比較信号の周波数を周波数
判別部で判別し、判別結果、入力周波数に応じて適切な
ＶＣＯに切り換えて位相比較器に接続しているので、同
期するまでの時間を短縮することができる。
【図１】本発明による広帶域ＰＬＬの一実施例を示すブ
ロック図である。
ロック図である。
【図２】本発明による周波数判別部の一実施例を示すブ
ロック図である。
ロック図である。
【図３】従来の広帶域ＰＬＬを示すブロック図である。
１ 位相比較器 ２ ループフィルタ ３ａＶＣＯ ３ｂＶＣＯ ３ｎＶＣＯ ４ 切り換え器 ５ 周波数判別部 ６ 制御部 ６ａデコーダ ６ｂデコーダ １１ 基準発振器 １２ カウンタ １３ 遅延器 １４ データラッチ ２１ 単位時間発生部 ２２ カウンタ ２３ 遅延器 ２４ データラッチ
Claims (5)
- 【請求項１】 入力する比較信号と複数のＶＣＯ（電圧
制御発振器）を切り換えて入力する発振信号との位相を
比較して比較電圧を出力する位相比較器と、該比較電圧
の高周波数成分を取り除くループフィルタと、前記複数
のＶＣＯと、該複数のＶＣＯを切り換える切り換え器
と、該切り換え器を制御する制御部とでなり、広帶域の
入力周波数に対応して同期した信号を出力するＰＬＬ回
路において、前記比較信号の周波数を判別する周波数判
別部を設け、該周波数判別結果を基に前記制御部がＶＣ
Ｏを切り換えるようにしていることを特徴とする広帶域
ＰＬＬ。 - 【請求項２】 前記周波数判別部は、所定の周波数の発
振信号を発生する基準発振器と、前記比較信号を所定時
間遅延する遅延器と、前記発振信号をカウントし、前記
遅延器よりの遅延信号によりクリアするカウンタと、該
カウンタの出力データを前記比較信号によりラッチする
データラッチとで構成していることを特徴とする請求項
１記載の広帶域ＰＬＬ。 - 【請求項３】 前記周波数判別部は、所定の周波数の発
振信号を発生する基準発振器と、該発振信号をカウント
し、前記入力する比較信号の後縁によりクリアするカウ
ンタと、該カウンタの出力データを前記比較信号の前縁
でラッチするデータラッチと、該ラッチデータをデコー
ドするデコーダとで構成していることを特徴とする請求
項１記載の広帶域ＰＬＬ。 - 【請求項４】 前記周波数判別部は、単位時間信号を発
生する単位時間発生部と、該単位時間信号を所定時間遅
延する遅延器と、前記入力する比較信号の数をカウント
し、前記遅延器よりの単位時間遅延信号でクリアするカ
ウンタと、該カウンタよりの出力データを前記単位時間
信号でラッチするデータラッチとで構成していることを
特徴とする請求項１記載の広帶域ＰＬＬ。 - 【請求項５】 前記制御部は、前記ラッチデータをデコ
ードするデコーダで構成してなることを特徴とする請求
項２，請求項３または請求項４記載の広帶域ＰＬＬ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285553A JPH08148997A (ja) | 1994-11-18 | 1994-11-18 | 広帶域ｐｌｌ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6285553A JPH08148997A (ja) | 1994-11-18 | 1994-11-18 | 広帶域ｐｌｌ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08148997A true JPH08148997A (ja) | 1996-06-07 |
Family
ID=17693038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6285553A Pending JPH08148997A (ja) | 1994-11-18 | 1994-11-18 | 広帶域ｐｌｌ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08148997A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952410B2 (en) | 2003-10-17 | 2011-05-31 | Fujitsu Semiconductor Limited | Semiconductor device and voltage-controlled oscillation circuit |
| JP2019133067A (ja) * | 2018-02-01 | 2019-08-08 | セイコーエプソン株式会社 | 表示装置、信号処理装置、及び、表示装置の制御方法 |
-
1994
- 1994-11-18 JP JP6285553A patent/JPH08148997A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952410B2 (en) | 2003-10-17 | 2011-05-31 | Fujitsu Semiconductor Limited | Semiconductor device and voltage-controlled oscillation circuit |
| JP2019133067A (ja) * | 2018-02-01 | 2019-08-08 | セイコーエプソン株式会社 | 表示装置、信号処理装置、及び、表示装置の制御方法 |
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