JPH09191420A

JPH09191420A - Ｐｌｌ回路装置

Info

Publication number: JPH09191420A
Application number: JP8002473A
Authority: JP
Inventors: Yukitomi Fujishima; 之富藤嶋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-01-10
Filing date: 1996-01-10
Publication date: 1997-07-22

Abstract

(57)【要約】【課題】この発明は、位相比較を入力周期の全期間では
なく、入力周期中の一部の期間において間欠的に動作す
る、テレビジョン信号等の水平同期信号のＰＬＬ等を行
うＰＬＬ回路装置を提供することを課題とする。【解決手段】水平同期信号Ｈsyncと基準信号Ｈref とを
位相比較回路12で位相比較し、その結果によりセレクタ
30を制御し、Ｈref または位相比較回路12の出力の一方
を選択する。位相比較回路12は、ＨsyncおよびＨref の
周波数ｆＨsyuncとｆＨref との差を検出して、ｆＨref
がｆＨsyncより低い場合には、アンド回路24の出力の
出力によりスイッチ回路26が閉じ、ＶＣＯに与える電圧
を上げる。また、ｆＨref がｆＨsyncより高い場合に
は、ノット回路23に“Ｌ”を固定入力し、常にＨref が
Ｈsyncに対して位相が進んでいる状態として、ＶＣＯの
周波数が下げられる方向に制御されるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、特に位相比較を
入力周期の全期間ではなく、入力周期中の一部の期間に
おいて間欠的に動作する、例えばテレビジョン信号の水
平同期信号のＰＬＬ等を行うＰＬＬ回路装置に関する。

【０００２】

【従来の技術】テレビジョン信号の水平同期信号のＰＬ
Ｌにあっては、例えば図７で示されるような位相比較が
行われる。すなわち、入力映像信号から水平同期信号Ｈ
syncを分離し、この分離された水平同期信号Ｈsyncと水
平基準出力Ｈref との位相を比較して、位相比較出力が
得られるようにする。すなわち、水平同期分離期間にお
いてのみ位相比較を行い、他の期間では位相比較が行わ
れていない。

【０００３】図８は、この様な間欠的な位相比較を行
う、従来のＰＬＬ回路の例を示すもので、入力端子11か
らは映像信号から同期分離された水平同期信号（Ｈsyn
c）が取り込まれる。この入力水平同期信号は、所定の
窓期間（Ｈmask期間と呼ばれる）のみにおいて取り込ま
れ、ノイズが除去されることもあるが一般的には低Ｓ／
Ｎでは幅・周期が規定されなくなる。

【０００４】この入力された水平同期信号は、位相比較
回路12に供給され、この位相比較回路12で水平基準信号
（Ｈref ）と位相比較され、この位相比較出力はループ
フィルタ13で適当にフィルタされて、その出力電圧が電
圧制御型発振器（ＶＣＯ）14に供給されて、入力電圧に
応じた周波数信号か発振出力される。

【０００５】この電圧制御型発振器14からの発振出力
は、出力端子15よりクロック出力として取り出され、必
要な個所に分配される。また、この電圧制御型発振器14
からの発振出力は分周回路16で分周され、位相比較回路
12に水平基準信号（Ｈref ）として供給される。さら
に、この分周回路16にあっては、適当の幅と位相の水平
偏向用のドライブＨＤ出力が出力端子17から必要な個所
に分配される。

【０００６】ＰＬＬ動作という点についてのみ考える
と、テレビジョン信号の水平同期信号を同期分離して、
この水平同期信号の立上がりもしくは立ち下がりエッジ
を映像の位相基準として、エッジ比較型のＰＬＬ回路を
構成できる。しかし、この様なエッジ比較型ではなく、
水平同期分離出力期間においてのみ位相比較を行う、間
欠的な面積比較型が一般的に用いられている。

【０００７】図９の（Ａ）は従来の位相比較回路12の構
成を示すもので、入力端子20から水平同期分離された水
平同期信号Ｈsyncが入力され、入力端子21からは基準信
号Ｈref が入力される。入力されたＨsyncおよびＨref
は、それぞれノット回路22および23を介してアンド回路
24に供給され、また直接的にアンド回路25に供給される
もので、アンド回路24および25の出力でスイッチ回路26
および27がオン制御される。そして、電源Ｖccが定電流
源28を介してスイッチ回路26に接続され、このスイッチ
回路26はスイッチ回路27および定電流源29を介して接地
され、スイッチ回路26および27の接続点がループフィル
タ13に接続される。

【０００８】ここで、水平同期信号Ｈsyncと基準信号Ｈ
ref との関係が同図の（Ｂ）で示すようになったとする
と、Ｈsyncに対してＨref が遅れている部分において
は、位相比較部分が（＋）となり、この（＋）の範囲に
おいてはノット回路22および23の出力が“１”となっ
て、アンド回路24からの出力によりスイッチ回路26がオ
ンされ、スイッチ回路27がオフされる。したがって、定
電流源28からの電流のみがループフィルタ13に出力さ
れ、ＶＣＯ14に供給される電圧が高められ、その発振周
波数が上昇されて分周回路16からの出力である基準信号
Ｈref の位相が進められるように制御される。

【０００９】逆に、Ｈsyncf に対してＨref が進んでい
る部分においては、アンド回路25の出力によってスイッ
チ回路27がオンされ、スイッチ回路26がオフされるもの
であり、位相比較部分が（−）となる。したがって、定
電流源29の電流のみが流されるようになり、ループフィ
ルタ13の充電電流を抜くようになってＶＣＯ14に加えら
れる電圧を下げ、分周された基準信号Ｈref を遅れるよ
うに制御される。

【００１０】この様な位相比較回路12を使用した場合、
その位相比較出力は（Ｂ）図でＰＤ出力として示した場
合のように、（＋）部分の面積と、（−）部分の面積と
が一致するまで、ＶＣＯ14に供給される電圧が可変制御
され、この両者の面積が一致するような状態とされる
と、その状態におけるＶＣＯ14に対する印加電圧が維持
され、ＰＬＬ回路の全体がロック状態とされる。

【００１１】この様に位相比較に際してエッジ比較型で
はなく、水平同期信号の分離出力期間のみ位相比較を行
い、間欠的な面積比較型が用いられる理由は、第１のテ
レビジョン信号にあってはゴーストや低Ｓ／Ｎ信号の場
合に、同期信号の立上がりや立ち下がりのエッジの位相
は、規定されないことが挙げられる。そればかりか、低
Ｓ／Ｎ信号の同期分離出力は、本来の水平同期信号部分
以外の部分におけるノイズも分離出力されるようにな
り、周波数も規定されなくなる。

【００１２】一方、水平同期ＰＬＬ回路に用いられるＶ
ＣＯのに発振中心周波数ｆo は、ＩＣの内部を含めて
Ｌ、Ｃ、Ｒの発振周波数を決定する定数の絶対値精度を
保つことが困難であり、発振周波数の安定性に乏しい。
そして、これによりＶＣＯを可変周波数範囲が引き込み
に必要な範囲内に入らなくなると、発振中心周波数ｆo
の調整が必要となる。

【００１３】ここで、ＰＬＬ回路の製作時において発振
中心周波数ｆo の無調整化の要望がある。このために
は、ＶＣＯの周波数の可変範囲が、引き込みに必要な範
囲を不安定性の部分を含めて、網羅することができるよ
うにする必要がでてくる。しかしながら、ＶＣＯの周波
数可変範囲を単に広くさせるようにすると、テレビジョ
ンのように水平同期期間のみに位相比較を行い、間欠的
な面積比較型の位相比較を行う場合に、ロック状態を発
生するようになる虞が多い。この様な図７を用いて説明
したロック状態を、以後サイドロックと呼ぶものとす
る。

【００１４】この様なサイドロックは、入力される水平
同期信号の周波数に対して再生した水平同期信号出力の
周波数が、“ｍ／ｎ倍（ｍ、ｎは正の整数）”でＰＬＬ
がロックしてしまう現象を示す。図７では分かり易いモ
デルとして出力周波数ｆoutが入力周波数ｆinの４／５
倍の場合を示した。そして、５水平同期期間の５水平同
期分離出力に対して、最初の水平同期分離出力Ｈsyncの
丁度中央部分に、水平基準信号Ｈref の立上がりが位置
した場合を示している。

【００１５】位相比較回路の出力は、その最初の１つは
１／２Ｈsyncの期間がハイ（Ｈ）となり、また１／２Ｈ
syncの期間がロー（Ｌ）となるもので、続けた１水平同
期期で（Ｈ）の状態が２回、１水平同期期で（Ｌ）の状
態が２回、そして再度１／２水平同期期で（Ｈ）、１／
２水平同期期で（Ｌ）の状態に戻る。このモデルの場
合、位相比較出力の全体の出力の積分値は、“±０”の
ロック状態となる。つまり、“ｆout ＝４／５ｆin”の
状態の図７の状態のまま、位相および周波数共にロック
して動かなくなる。

【００１６】

【発明が解決しようとする課題】この発明は上記のよう
な点に鑑みなされたもので、ＶＣＯにおける発振中心周
波数ｆo の無調整化が実現されるように、ＶＣＯの周波
数可変範囲が引き込みに必要な範囲をばらつき分を含め
て網羅することが可能とされ、サイドロックが起こさな
いようにされるＰＬＬ回路装置を提供しようとするもの
である。

【００１７】

【課題を解決するための手段】この発明に係るＰＬＬ回
路装置は、入力信号の一周期中の一部の期間のみで位相
比較を行い、その位相比較動作が間欠的にされるように
したＰＬＬ回路において、入力信号と基準信号とに基づ
いて非同期状態を検出する非同期検出手段を備え、位相
比較手段でこの非同期検出手段の検出出力に基き、出力
電圧を上昇設定しもしくは下降設定し、電圧制御型発振
手段で位相比較手段で制御された電圧に対応した周波数
の信号を発振させるもので、この発振出力がＰＬＬ制御
された出力周波数信号とされるようにしている。

【００１８】この様に構成されるＰＬＬ回路装置によれ
ば、電圧制御型発振手段の周波数可変範囲が、引き込み
に必要な範囲をばらつき分を含めて網羅することが可能
とされるものであり、入力信号と基準信号とが同期して
いない場合において、出力信号周波数を希望値に近付け
る方向に制御できるように位相比較出力を制御できるよ
うになる。

【００１９】

【発明の実施の形態】以下、図面を参照してこの発明の
一実施の形態を説明する。この実施の形態における基本
構成は、図８で示した構成と同じであるが、その中で位
相比較回路12の構成に特徴を有するものであり、以下こ
の位相比較回路12について説明する。ここで、電圧制御
型発振器（ＶＣＯ）14にあっては、その発振周波数範囲
を広げるのみであり、その構成には変化が及ばない。

【００２０】図１はＰＬＬ回路装置に用いられる位相比
較回路12の構成を示すもので、入力端子20に水平同期信
号（Ｈsync）が入力され、また入力端子21にはＶＣＯの
出力を分周することで得られた基準信号（Ｈref ）が入
力される。そして、Ｈsyncはノット回路22を介して第１
および第２のアンド回路24および25に供給し、Ｈrefは
セレクタ30の一方の入力とされ、このセレクタ30からの
出力は、ノット回路23を介して第１のアンド回路24に供
給し、また直接的に第２のアンド回路25に供給する。

【００２１】第１および第２のアンド回路24および25か
らのハイレベル（Ｈ）出力は、相互に直列接続されるス
イッチ回路26および27をそれぞれオン制御するもので、
スイッチ回路26には電源Ｖccに接続される定電流源28が
接続され、スイッチ回路27は定電流源29を介して接地す
る。そして、スイッチ回路26および27の接続点は、ルー
プフィルタ13に接続する。

【００２２】入力端子11および12にそれぞれ入力された
Ｈsyncの周波数、およびＨref の周波数は、周波数比較
回路31において比較される。この周波数比較回路31にお
いては、Ｈsyncの周波数ｆＨsyncと、Ｈref の周波数ｆ
Ｈref との比較を行っているもので、その比較結果が
“ｆＨsync＞ｆＨfef ”の場合は“Ｈ”を、“ｆＨsync
＜ｆＨfef ”の場合は“Ｌ”の出力をそれぞれ発生す
る。そして、その出力がセレクタ30に入力される。ま
た、周波数比較回路31では周波数ｆＨsyunc と周波数ｆ
Ｈref との差が、特定される一定値α以上であるか否か
を判定出力している。その判定結果はセレクタ30に選択
指令Ｃと指定供給されるもので、この選択指令は、｜ｆＨsync−ｆＨref ｜≦αの場合は“Ｌ”出力｜ｆＨsync−ｆＨref ｜＞αの場合は“Ｈ”出力を発生する。ここで、一定値αはサイドロックを起こす
可能性のある周波数差よりも小さく設定し、この周波数
比較回路31からの判定出力Ｃが“Ｈ”とされる際に、セ
レクタ16は周波数比較回路31からの比較結果を選択出力
する。すなわち、周波数ｆＨsyncとｆＨref との差がα
以上の場合は、基準周波数Ｈref の高低に応じた位相比
較出力が出力される。

【００２３】具体的には、ｆＨref がｆＨsyncより低い
場合には、ノット回路17に“Ｈ”レベル固定入力がさ
れ、常にＨref がＨsyncに対して位相が遅れている状態
とし、アンド回路24にゲート信号を与えてスイッチ回路
26が閉じ、ＶＣＯに与えられる制御電圧が上げられる方
向に制御される。また、ｆＨref がｆＨsyncより高い場
合には、ノット回路23に“Ｌ”を固定入力し、常にＨre
f がＨsyncに対して位相が進んでいる状態として、ＶＣ
Ｏの周波数が下げられる方向に制御される。この様にす
ると、このＰＬＬ回路の全体がサイドロックを起こさず
に、正常なＰＬＬ動作を行うようになる。

【００２４】図２は第２の実施の形態に係る位相比較回
路12を示しているもので、この実施の形態にあっては、
入力されるＨsyncおよびＨref をアンロック検出回路32
に入力する。そして、このアンロック検出回路32からの
出力Ｃをセレクタ30に選択指令として供給する。その
他、図１と同一構成部分は同一符号を付してその説明は
省略する。

【００２５】アンロック検出回路32は、ＨsyncとＨref
の２信号の位相関係を検出し、ＰＬＬ回路全体がロック
状態であるか否かを検出するもので、その出力はロック
状態であれば“Ｌ”レベルの信号を出力して通常のＰＬ
Ｌ動作を行わせ、ロック状態ではないと判断されたとき
は“Ｈ”レベルの出力を出して周波数比較回路12の出力
に従わせる。すなわち、サイドロックをアンロック検出
回路32でアンロック状態として検出させる。

【００２６】次に、上記のように構成される位相比較回
路12を構成する周波数比較回路31およびアンロック検出
回路31それぞれの具体的な構成例について説明する。図
３は周波数比較回路31を示すもので、入力端子311 から
は基準信号Ｈref を入力し、入力端子312 から固定周波
数の固定クロック信号を入力する。ここで、この固定ク
ロックとは、例えばテレビジョン受像機において適用さ
れる場合は、色復調用の色副搬送周波数のクロック信号
が使用されので、このクロックをそのまま使用すればよ
い。

【００２７】この入力Ｈref および固定クロックは周波
数検出回路313 に供給され、この周波数検出回路313 に
おいては、入力Ｈref に１周期を固定クロックによって
カウントし、その周期から算出される周波数を出力す
る。そして、この周波数検出回路313 からの出力信号で
あるＨref の周波数と、入力端子314 に入力される基準
値とを、周波数比較器315 において比較する。ここで、
Ｈref の基準値はテレビジョン受像機の場合には、ＮＴ
ＳＣ信号に対応した場合１５．７３４ＫＨｚとなる。こ
の比較器315 における比較結果は、“ｆＨref ＜基準周
波数”のときには“Ｌ”レベルの出力を、“ｆＨref ＞
基準周波数”のときには“Ｈ”出力をそれぞれ発生し、
出力端子356 から出力する。

【００２８】さらに、Ｈref の周波数と基準周波数との
差が一定値以上、（例えば、１５．７３４ＫＨｚに対し
て１ＫＨｚ程度）であるときには、つまり“｜ｆＨref
−基準周波数｜≧α”のときには“Ｈ”レベルを出力
し、それ以外のときには“Ｌ”レベルを出力するように
して、周波数差検出出力端子317 から出力する。この出
力によって図１で示した周波数比較回路31の動作が満足
される。

【００２９】図４は周波数比較回路31の第２の例を示す
もので、Ｈ周期カウンタ318 を備える。このカウンタ31
8 には、Ｈsyncと入力端子312 からのＶＣＯの出力クロ
ックを入力し、カウンタ318 においてはＨsync入力でリ
セットしながら、入力クロックをカウントする。その結
果、カウンタ318 の最大値は理想的なロック状態ならば
周期の基準値と一致するもので、このカウンタ318 の最
大カウント値を入力端子310 に入力されるＨ周期基準値
と比較器319 で比較する。

【００３０】この様にＨ周期の基準値と比較することに
よって、Ｈsyncの周期が基準より多くカウントされたな
らば“Ｌ”、少なくカウントされたならば“Ｈ”の出力
を、周波数比較結果出力端子316 から出力する。さら
に、周波数差検出出力端子317から、カウント値が基準
値から一定値以上離れていたときに“Ｈ”、一定値未満
のときに“Ｌ”を出力させて、図１の周波数比較回路31
の動作をも満足させることができる。ただし、これは入
力映像信号のＳ／Ｎが充分に高く、ノイズ状のＨsync出
力がない場合に限る。

【００３１】図５の（Ａ）は、アンロック検出回路32の
具体例を示す。このアンロック検出回路32には、同図の
（Ｂ）で示すようなＨsyncが入力されるもので、この例
では入力映像信号が低Ｓ／Ｎであった場合について示し
ている。したがって、この場合に入力される、本来Ｈsy
ncのあるべき位置の出力は、他に比べて幅が広いもの
の、多数のノイズ状の不必要なパルスが入る可能性が高
い。

【００３２】（Ｂ）図において、Ｈref1およびＨmask1
は、入力にほぼロックした位相での水平基準信号とＨsy
nc取り込み用の窓信号を示す。また、Ｈref2およびmask
2 は入力に対して１／４周期ほど遅れた位相での水平基
準信号とＨsync取り込み用の窓信号を示している。

【００３３】アンロック検出回路32を構成するＨマスク
発生回路321 は、Ｈref を基準にした固定クロック入力
端子から入力された固定周波数のクロックをカウントし
て、ロックした場合にＨref に対してＨsyncがあるべき
期間を、取り込み用タイミングパルスとして作る。Ｈ幅
検出回路322 においては、Ｈマスク発生回路321 から出
力されたＨmask信号の期間の、Ｈsyncの幅をカウントす
る。（Ｂ）図で示したＨmask1 の場合には、ノイズ状の
Ｈsyncとはいえ、本来の幅の半分以上の幅となるが、Ｈ
mask2 の場合には、ノイズの発生した幅のほとんどない
Ｈsyncが、僅かにカウントされるだけである。そして、
これらの値を比較器323 において基準固定Ｈ幅と比較
し、ロック状態あるいはアンロック状態のいずれである
かを判定してして、ロック・アンロック検出出力を得
る。

【００３４】例えば、正規のＨ幅に対して１／２以上の
幅があれば、ロック状態と判定し、また１／２未満の幅
であるときにアンロック状態と判定すれば、（Ｂ）図で
示したＨref1の場合はロック状態、Ｈref2の場合はアン
ロック状態と判断できる。そして、その結果をロック時
“Ｌ”、アンロック時には“Ｈ”として出力するなら
ば、図２で示したアンロック検出回路32の動作が満足さ
れる。

【００３５】図６の（Ａ）はアンロック検出回路32の第
２の例を示すもので、（Ｂ）図で示すＨsyncは、ラッチ
回路324 で入力され、Ｈref でラッチされる。そして、
ラッチ回路324 からの出力が、そのままロック・アンロ
ック検出信号として出力される。

【００３６】この場合、入力信号が高Ｓ／ＮであってＨ
syncにノイズがなければ、ロック状態のＨref1はＨsync
の“Ｌ”レベルの期間をラッチして“Ｌ”出力を発生
し、アンロック状態のＨref2は“Ｈ”レベルの期間をラ
ッチして“Ｈ”レベルを出力して、図２で示したアンロ
ック検出回路32の動作が満足される。ただし、これは入
力映像信号のＳ／Ｎが充分に高く、ノイズ状のＨsync出
力のない場合に限る。

【００３７】

【発明の効果】以上のようにこの発明に係るＰＬＬ回路
装置によれば、ＰＬＬ内のＶＣＯの周波数可変範囲が引
き込みに必要な範囲を、ばらつき要素も含めて網羅する
ことができ、さらにサイドロックを起こさないように制
御することができて、結果的にはＶＣＯの発振中心周波
数ｆo の無調整化を実現できる。

【図面の簡単な説明】

【図１】この発明の一実施の形態に係るＰＬＬ回路装置
を説明する回路構成図。

【図２】この発明の第２の実施の形態を説明する回路構
成図。

【図３】上記実施の形態における位相比較回路の構成例
を示す図。

【図４】上記実施の形態における位相比較回路の第２の
構成例を示す図。

【図５】（Ａ）は上記実施の形態のロック・アンロック
検出回路の例を説明する構成図、（Ｂ）は信号波形図。

【図６】（Ａ）は上記実施の形態のロック・アンロック
検出回路の他の例を説明する構成図、（Ｂ）は信号波形
図。

【図７】テレビジョン信号におけるサイドロックを説明
するための信号波形図。

【図８】従来のＰＬＬ回路層を説明する回路構成図。

【図９】（Ａ）はこの例の位相比較回路を説明する回路
構成図、（Ｂ）は信号波形図。

【符号の説明】 11、21…水平同期信号入力端子、12…位相比較回路、13
…ループフィルタ、14…電圧制御型発進器（ＶＣＯ）、
15…クロック出力端子、16…分周回路、21…水平基準信
号入力端子、22、23…ノット回路、24、25…アンド回
路、26、27…スイッチ回路、28、29…定電流源、30…セ
レクタ、31…周波数比較回路、32…アンロック検出回
路。

Claims

【特許請求の範囲】

【請求項１】入力信号の一周期中の一部の期間のみで
位相比較を行い、その位相比較動作が間欠的にされるよ
うにしたＰＬＬ回路において、前記入力信号と基準信号とに基づいて非同期状態を検出
する非同期検出手段と、この非同期検出手段の検出出力に基づいて、出力電圧を
上昇設定しもしくは下降設定する論理手段と、この論理手段で制御された電圧に対応した周波数の信号
を発振する電圧制御型発振手段とを具備し、この電圧制御型発振手段からの出力がＰＬＬ制御された
出力周波数信号とされると共に、この出力周波数周波数
に基づき前記基準信号が設定されるようにしたことを特
徴とするＰＬＬ回路装置。
【請求項２】前記非同期検出手段は、前記入力信号と
前記基準信号との周波数差を検出する手段を含み構成さ
れ、入出力の周波数差により非同期状態が検出されるよ
うにした請求項１記載のＰＬＬ回路装置。
【請求項３】前記入出力の周波数差により非同期状態
を検出する手段は、前記入力信号と、入力信号の周波数
に対応する固定周波数のクロックに基づいて前記周期数
差を検出する手段からの検出周波数に基づき、非同期状
態が検出されるようにした請求項２記載のＰＬＬ回路装
置。
【請求項４】前記入力信号と基準信号との周波数差を
検出する手段は、前記入力信号の周波数と前記基準信号
の周波数との差を特定される一定値αと比較する手段を
含み構成され、前記一定値αはサイドロックを起こす可
能性のある周波数より小さく設定されるようにした請求
項２記載のＰＬＬ回路装置。
【請求項５】前記周波数差により非同期状態を検出す
る手段は、前記入力信号と前記基準信号との周波数差を
検出する手段を含み構成され、この手段は前記電圧制御
型発振手段からの発振出力クロックで前記入力信号を計
数する手段によって構成されるようにした請求項２記載
のＰＬＬ回路装置。
【請求項６】前記非同期検出手段は、前記入力信号と
前記基準信号との位相差を検出する手段を含み構成さ
れ、その位相差により非同期状態が検出されるようにし
た請求項１記載のＰＬＬ回路装置。
【請求項７】前記位相差により非同期状態を検出する
手段は、前記入力信号および基準信号に基づいてロック
状態を検出する手段を含み構成され、そのロック状態検
出時に前記入力が存在する期間の入力信号幅を計測する
ようにした請求項５記載のＰＬＬ回路装置。
【請求項８】前記位相差により非同期状態を検出する
手段は、前記入力信号および基準信号に基づいてロック
状態を検出する手段を含み構成され、そのロック状態時
の一点の入力信号状態が検出されるようにした請求項５
記載のＰＬＬ回路装置。