JP4562979B2 - Casレイテンシを利用してロッキングレゾリューション調節が可能な遅延同期ループ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に係り、特に同期式メモリ装置に使われる遅延同期ループ回路に関する。
【0002】
【従来の技術】
遅延同期ループ回路は基準クロック信号に対して一定時間遅延されるクロック信号を提供するのに使われる。一般的に、遅延されたクロック信号を必要とする状況はラムバスDRAM(RDRAM:Rambus DRAM)及びシンクロナスDRAM(SDRAM:Synchronous DRAM)のように、基準クロック信号、すなわち外部クロック信号に同期されて動作し、比較的高い集積度を有する半導体集積回路にて発せられる。
【0003】
さらに詳細に説明すれば、外部クロック信号は一つの入力ピンに入力されて半導体集積回路全体に分配される。この時、入力ピンから比較的遠く離れた部分に達する外部クロック信号は入力ピンにすぐに隣接した部分の外部クロック信号に対してかなり遅延されうる。このような遅延は半導体集積回路の各部分間の同期を保持し難くして半導体集積回路の高周波数動作性能を低下させる。特に、外部クロック信号印加後にデータが出力される時間、すなわち出力データアクセス時間が長くなる。
【0004】
このような問題点を補償するために遅延同期ループ回路が半導体集積回路上に含まれる。この時、遅延同期ループ回路は外部クロック信号を受信し、一定時間遅延される内部クロック信号を発して内部クロック信号が半導体集積回路の各部分のクロック信号として使われる。
一方、遅延同期ループ回路は広い動作周波数範囲で動作可能になるためにはロッキング範囲が広くなければならず、また高い動作周波数領域でも良好なレゾリューションを有するためには遅延同期ループ回路に含まれる単位遅延器の遅延時間が微細でなければならない。
【0005】
図1は従来のRDLL(Register−controlled DLL)を示すブロック図である。
図1を参照すると、位相検出器11は内部クロック信号CLKoutが遅延補償器17を通じた信号CLKout’と外部クロック信号CLKin間の位相差を検出する。すなわち、位相検出器11は内部クロック信号CLKoutの位相が外部クロック信号CLKinの位相に比べて遅れるか先んじるために、右移動信号SRまたは左移動信号SLを発する。
【0006】
制御回路15はシフトレジスタより構成され、遅延ライン13の遅延時間を可変にするために、右移動信号SRまたは左移動信号SLに応答して出力信号の制御信号S1,...,Snをシフトする。これにより、制御信号S1,...,Snの値の変化により遅延ライン33内で選択される単位遅延器の数が可変になる。
【0007】
図2は図1に示された従来のDLLにてクロックサイクル時間と単位遅延器の遅延時間との関係を示す図面である。図2は外部クロック信号CLKin、すなわち動作クロックの周波数が166Mhz−200Mhzの場合にはCAS(Column Address Strobe)レイテンシCLが3であり、200Mhz−250Mhzの場合にはCASレイテンシCLが4であり、250Mhz−300Mhzの場合にはCASレイテンシCLが5であるSDRAMを基準に示されたものである。ここで、tCCは動作クロックの周期を示す。
【0008】
【発明が解決しようとする課題】
一方、前述の通りDLLが広い動作周波数範囲にて動作可能になるためにはロッキング範囲が広くなければならず、また高い動作周波数領域でも良好なロッキングレゾリューションを有するためには、DLLに含まれる単位遅延器の遅延時間が微細でなければならない。ところで、図2に見られる如く、図1に示された従来のDLLでは高い動作周波数領域(CL=5)にて良好なロッキングレゾリューションを有するために単位遅延器の遅延時間tdを短くすれば、低い動作周波数領域(CL=3)にてロッキングサイクル時間が長くなる短所がある。
【0009】
換言すれば、一つの単位遅延器の遅延時間tdがロッキングレゾリューションになるので、高い動作周波数領域(CL=5)を基準として単位遅延器の遅延時間tdを(1/6)nsに設計する場合、低い動作周波数領域(CL=3)での動作を保証するためには図1に示された遅延ライン13の単位遅延器の数が最小限36以上にならねばならない。このような場合、低い動作周波数領域(CL=3)にてロッキングレゾリューションは(1/6)nsになるが、最悪の場合にロッキングサイクル時間が36サイクルになる。すなわち、ロッキングサイクル時間が長くなる。
【0010】
また、図1に示された従来のDLLでは、低い動作周波数領域では単位遅延器の遅延時間を長くできるにもかかわらず、高い動作周波数領域での動作を保証するために単位遅延器の遅延時間を高い動作周波数に適すべく短くせざるを得ない短所がある。
【0011】
よって、本発明がなそうとする技術的課題は、単位遅延器の数を増やさなくとも広いロッキング範囲を有し、またロッキングサイクル時間を短くできる遅延同期ループ回路を提供するところにある。
【0012】
【課題を解決するための手段】
前記技術的課題を達成するための本発明の一面による遅延同期ループ回路は、遅延ライン、位相検出器、制御回路、モードレジスタセット、及び単位遅延時間調節回路を備えることを特徴とする。
前記遅延ラインは直列連結された多数の単位遅延器を含み、制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる。前記位相検出器は前記外部クロック信号と前記遅延ラインから出力される内部クロック信号間の位相差を検出する。前記制御回路は前記位相検出器の出力信号に応答して前記制御信号を発する。特に、前記単位遅延時間調節回路は前記遅延ラインの各単位遅延器に連結され、CASレイテンシ信号に応答して前記各単位遅延器の遅延時間を可変にする。前記モードレジスタセットは前記CASレイテンシ信号を出力する。
【0013】
望ましい態様によれば、前記単位遅延時間調節回路は、前記各単位遅延器に連結され、前記CASレイテンシ信号に応答して前記各単位遅延器の遅延時間を長くする多数のプログラマブル遅延素子を含む。前記制御回路は、多数のステージより構成され、各ステージの出力端から前記制御信号を出力するシフトレジスタを含む。
前記技術的課題を達成するための本発明の他の一面による遅延同期ループ回路は、遅延ライン、位相検出器、制御回路、及びモードレジスタセットを備えることを特徴とする。
【0014】
前記遅延ラインは直列連結された多数の単位遅延器を含み、制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる。前記位相検出器は前記外部クロック信号の位相と前記遅延ラインから出力される内部クロック信号の位相とを比較する。特に、前記制御回路は、前記位相検出器の出力信号に応答して前記制御信号を発し、またCASレイテンシ信号に応答して前記遅延ラインのロッキング位相ステップを可変にする。前記モードレジスタセットは前記CASレイテンシ信号を出力する。
【0015】
望ましい態様によれば、前記制御回路は、多数のステージより構成され、各ステージの出力端から前記制御信号を出力するシフトレジスタ、各ステージ間に連結されて対応するCASレイテンシ信号に応答してターンオン、またはターンオフされる多数のスイッチ、及び前記位相検出器の出力信号に応答して前記シフトレジスタを制御するシフトレジスタ制御部を備える。
前記技術的課題を達成するための本発明のさらに他の一面による遅延同期ループ回路は、電圧制御遅延ライン、位相検出器、電荷ポンプ回路、単位遅延時間調節回路、及びモードレジスタセットを備えることを特徴とする。
【0016】
前記電圧制御遅延ラインは制御電圧により制御され、直列連結された多数の単位遅延器を含んで外部クロック信号を遅延させる。前記位相検出器は前記外部クロック信号と前記電圧制御遅延ラインから出力される内部クロック信号間の位相差を検出する。前記電荷ポンプ回路は前記位相検出器の出力信号に応答して前記単位遅延器の遅延時間を可変にするための前記制御電圧を発生する。特に、前記単位遅延時間調節回路は前記電圧制御遅延ラインの各単位遅延器に連結され、CASレイテンシ信号に応答して前記各単位遅延器の遅延時間を可変にする。前記モードレジスタセットは前記CASレイテンシ信号を出力する。
望ましい態様によれば、前記単位遅延時間調節回路は、前記各単位遅延器に連結され、前記CASレイテンシ信号に応答して前記各単位遅延器の遅延時間を長くする多数のプログラマブル遅延素子を備える。
【0017】
【発明の実施の形態】
以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
図3は本発明の第1実施形態によるDLLを示すブロック図である。
図3を参照すると、本発明の第1実施形態によるDLLは、位相検出器31、遅延ライン33、制御回路35、遅延補償器37、単位遅延時間調節回路38、及びモードレジスタセット39を備える。
【0018】
遅延ライン33は直列に連結された多数の単位遅延器を含む。遅延ライン33は制御信号S1,...,Snに応答して遅延ライン33内の選択される単位遅延器を通じて外部クロック信号CLKinを遅延させ、遅延された信号を内部クロック信号CLKoutとして出力する。
位相検出器31は内部クロック信号CLKoutが遅延補償器37を通した信号CLKout’と外部クロック信号CLKin間の位相差を検出する。遅延補償器37は一種の遅延回路であり、前記DLLがSDRAMに使われる時、外部クロック信号CLKinをバッファリングする入力バッファの遅延時間と内部クロック信号CLKoutに応答して出力データが出力ピンに出力される時までの遅延時間とを合わせた遅延時間を有する。
【0019】
遅延補償器37は必要により前記DLLに含まれないこともあり、そのような場合には内部クロック信号CLKoutが位相検出器31に直接入力され、位相検出器31は内部クロック信号CLKoutと外部クロック信号CLKin間の位相差を検出する。すなわち、位相検出器31は内部クロック信号CLKoutの位相が外部クロック信号CLKinの位相に比べて遅れるか、あるいは先んじるかにより右移動信号SR、あるいは左移動信号SLを発する。
【0020】
制御回路35はシフトレジスタより構成され、遅延ライン33の遅延時間を可変にするために右移動信号SRまたは左移動信号SLに応答して出力信号の制御信号S1,...,Snをシフトする。これにより、制御信号S1,...,Snの値の変化により遅延ライン33内で選択される単位遅延器の数が可変になる。
【0021】
特に、単位遅延時間調節回路38は遅延制御信号、すなわちモードレジスタセット39から出力されるCASレイテンシ信号CL3,CL4に応答して遅延ライン33内の各単位遅延器の遅延時間を可変にする。単位遅延時間調節回路38の構成及び動作は図4を参照して詳細に説明する。モードレジスタセット39はSDRAMに一般的に含まれ、SDRAMの周波数による動作モードを制御するためのものである。例えば、DDR(Double Data Rate)SDRAMにて外部クロック信号CLKin、すなわち動作クロックの周波数が166Mhz−200Mhzの場合にはCASレイテンシが3であり、200Mhz−250Mhzの場合にはCASレイテンシが4であり、250Mhz−300Mhzの場合にはCASレイテンシが5となる。
【0022】
CASレイテンシ信号CL3はCASレイテンシが3の時に活性化される信号であり、CASレイテンシ信号CL4はCASレイテンシが4の時に活性化される信号である。
図4は図3に示された遅延ライン33及び単位遅延時間調節回路38の詳細回路図である。
【0023】
図4を参照すると、遅延ライン33は直列に連結された多数の単位遅延器331,332,333を含む。ここでは例として、3つの単位遅延器が含まれる場合が示されている。遅延ライン33は制御信号S1,S2,S3に応答して遅延ライン33内の選択される単位遅延器を通じて外部クロック信号CLKinを遅延させ、遅延された信号を内部クロック信号CLKoutとして出力する。例えば、制御信号S1,S2,S3が(0,1,0)である時は、外部クロック信号CLKinが二つの単位遅延器332,333を通じて遅延され、その遅延された信号が内部クロック信号CLKoutとして出力される。制御信号S1,S2,S3が左側にシフトされて(1,0,0)になる時は、外部クロック信号CLKinが3つの単位遅延器331,332,333を通じて遅延され、その遅延された信号が内部クロック信号CLKoutとして出力される。
【0024】
一方、単位遅延器331,332,333の遅延時間は、高い動作周波数領域(CL=5)にて良好なロッキングレゾリューションを提供するために短いのが望ましい。
単位遅延時間調節回路38は各単位遅延器331,332,333に連結され、CASレイテンシ信号CL3,CL4に応答して各単位遅延器の遅延時間を長くする多数のプログラマブル遅延素子381,382,383を備える。それぞれのプログラマブル遅延素子381,382,383は第1及び第2スイッチSW1,SW2と第1及び第2MOSキャパシタCP1,CP2を備える。
【0025】
第1スイッチSW1は一端が各単位遅延器331,332,333の1ノードD1,D2,D3に連結され、CASレイテンシ信号CL4に応答してターンオンまたはターンオフされる。第2スイッチSW2は一端が各単位遅延器331,332,333の1ノードD1,D2,D3に連結され、CASレイテンシ信号CL3に応答してターンオンまたはターンオフされる。第1キャパシタCP1は第1スイッチSW1の他端と接地VSS間に連結され、第2キャパシタCP2は第2スイッチSW2の他端と接地VSS間に連結される。第2キャパシタCP2の容量は第1キャパシタCP1に比べて大きい。
【0026】
さらに説明すれば、CASレイテンシが5である場合には、すなわち高い動作周波数領域ではCL3とCL4とが論理「ロー」に非活性化される。これにより、第1及び第2スイッチSW1,SW2はどちらもターンオフされ、単位遅延器331,332,333のノードD1,D2,D3の負荷キャパシタンスは増えず、従って単位遅延器331,332,333の遅延時間は長くならない。CASレイテンシが4の場合には、すなわち中間動作周波数領域ではCL4は論理「ハイ」に活性化されてCL3は論理「ロー」に非活性化される。これにより第1スイッチSW1はターンオンされて第2スイッチSW2はターンオフされ、従ってノードD1,D2,D3に第1キャパシタCP1が連結される。その結果、ノードD1,D2,D3の負荷キャパシタンスが増加し、従って単位遅延器331,332,333の遅延時間が長くなる。
【0027】
CASレイテンシが3の場合には、すなわち低い動作周波数領域ではCL3は論理「ハイ」に活性化されてCL4は論理「ロー」に非活性化される。これにより第1スイッチSW1はターンオフされて第2スイッチSW2はターンオンされ、従ってノードD1,D2,D3に第2キャパシタCP2が連結される。その結果、ノードD1,D2,D3の負荷キャパシタンスがさらに一層増加し、従って単位遅延器331,332,333の遅延時間がさらに長くなる。
【0028】
一方、ここで第2キャパシタCP2の容量が第1キャパシタCP1の容量に比べて大きい場合が説明されたが、第2キャパシタCP2の容量と第1キャパシタCP1の容量とを同一にもできる。このような場合には、CASレイテンシが4である時に第1スイッチSW1はターンオンされて第2スイッチSW2はターンオフされ、CASレイテンシが3である時は第1スイッチSW1と第2スイッチSW2とがどちらもターンオンされる。
【0029】
また、ここで第1キャパシタCP1と第2キャパシタCP2とがNMOSキャパシタより構成された場合が説明されたが、第1キャパシタCP1と第2キャパシタCP2とはPMOSキャパシタより構成されることもあり、そのような場合には第1キャパシタCP1の一端と第2キャパシタCP2の一端とが接地VSSの代わりに電源電圧VDDに連結される。
【0030】
図5は図3に示された単位遅延時間調節回路の他の実施形態を示す図面である。
図5を参照すると、単位遅延時間調節回路38’は図4に示されたプログラマブル遅延素子381,382,383と異なる形態を有するプログラマブル遅延素子381’,382’,383’及びCASレイテンシ信号CL3,CL4に応答する論理回路400を備える。
【0031】
それぞれのプログラマブル遅延素子381’,382’,383’は第1及び第2MOSキャパシタCP3,CP4を備える。第1キャパシタCP3の一端及び第2キャパシタCP4の一端は単位遅延器331,332,333のノードD1,D2,D3に連結される。第1キャパシタCP3の他端は論理回路400の第1出力端Xに連結されて第2キャパシタCP4の他端は論理回路400の第2出力端Yに連結される。
【0032】
論理回路400はNORゲート401、インバータ402及びORゲート403を備え、CASレイテンシ信号CL3が論理「ハイ」に活性化される時は第1出力端X及び第2出力端Yで論理「ロー」値を出力し、CASレイテンシ信号CL4が論理「ハイ」に活性化される時は第1出力端Xで論理「ロー」値を、第2出力端Yで論理「ハイ」値を出力する。
【0033】
さらに説明すれば、CASレイテンシが5の場合には、すなわち高い動作周波数領域ではCL3とCL4が論理「ロー」に非活性化され、それにより論理回路400の第1出力端X及び第2出力端Yは論理「ハイ」となる。従って、単位遅延器331,332,333のノードD1,D2,D3の負荷キャパシタンスはほとんど増加せず、従って単位遅延器331,332,333の遅延時間は長くならない。CASレイテンシが4の場合には、すなわち中間動作周波数領域ではCL4は論理「ハイ」に活性化されてCL3は論理「ロー」に非活性化される。
これにより論理回路400の第1出力端Xは論理「ロー」になり、第2出力端Yは論理「ハイ」となる。その結果ノードD1,D2,D3の負荷キャパシタンスが増え、従って単位遅延器331,332,333の遅延時間が長くなる。
【0034】
CASレイテンシが3の場合には、すなわち低い動作周波数領域ではCL3は論理「ハイ」に活性化され、CL4は論理「ロー」に非活性化される。これにより、論理回路400の第1出力端X及び第2出力端Yは論理「ロー」となる。その結果、ノードD1,D2,D3の負荷キャパシタンスはさらに増加し、従って単位遅延器331,332,333の遅延時間がさらに長くなる。
【0035】
図6は図3の本発明によるDLLにてクロックサイクル時間と単位遅延器の遅延時間との関係を示す図面である。図6は外部クロック信号CLKin、すなわち動作クロックの周波数が166Mhz−200Mhzの場合にはCASレイテンシが3であり、200Mhz−250Mhzの場合にはCASレイテンシが4であり、250Mhz−300Mhzの場合にはCASレイテンシが5であるSDRAMを基準として示した。ここで、tCCは動作クロックの周期を示す。
【0036】
図6に見られる如く、本発明によるDLLでは高い動作周波数領域(CL=5)にて単位遅延器の遅延時間td、すなわちロッキングレゾリューションが(1/6)nsである時、中間動作周波数領域(CL=4)ではロッキングレゾリューションが(2/6)nsと、すなわち2倍に増加する。また、低い動作周波数領域(CL=3)ではロッキングレゾリューションが(4/6)nsと、すなわち4倍に増加する。
【0037】
これにより、従来技術と異なり、単位遅延器の数を増やさなくとも低い動作周波数領域(CL=3)での動作が保証される。すなわち、広いロッキング範囲が保証される。また、低い動作周波数領域(CL=3)にてロッキングサイクル時間が9サイクル以下になるので、ロッキングサイクル時間が短くなる。
一方、図6では説明の便宜のために動作周波数領域により、すなわちCASレイテンシにより単位遅延器の遅延時間td、すなわちロッキングレゾリューションが2倍ずつ増加する場合を説明したが、これに制限されることなく多様な変形が可能である。
【0038】
図7は本発明の第2実施形態によるDLLを示すブロック図である。
図7を参照すると、本発明の第2実施形態によるDLLは位相検出器71、遅延ライン73、制御回路75、遅延補償器77、及びモードレジスタセット79を備える。
位相検出器71、遅延ライン73、遅延補償器77、及びモードレジスタセット79は図3の第1実施形態での位相検出器11、遅延ライン13、遅延補償器17、及びモードレジスタセット19と構成及び動作が同一である。従って、これらについて詳細な説明は省略する。
【0039】
制御回路75はシフトレジスタより構成され、遅延ライン73の遅延時間を可変にするために右移動信号SRまたは左移動信号SLに応答して出力信号の制御信号S1,...,Snをシフトする。これにより、制御信号S1,...,Snの値の変化により遅延ライン33内で選択される単位遅延器の数が可変になる。特に、制御回路75は遅延制御信号、すなわちモードレジスタセット79から出力されるCASレイテンシ信号CL3,CL4,CL5に応答して遅延ライン73のロッキング位相ステップを可変にする。制御回路75の構成及び動作は図8を参照して詳細に説明する。
【0040】
図8は図7に示された遅延ライン73及び制御回路75の詳細回路図である。
図8を参照すると、遅延ライン73の単位遅延器731,732,733は図4に示された単位遅延器331,332,333と同一である。制御回路75は多数のステージ、すなわちフリップフロップ751,752,753より構成されるシフトレジスタ、多数のスイッチ754,...,757、及びシフトレジスタ制御部758を備える。図8では説明の便宜上3つのステージが示されている。
【0041】
シフトレジスタの各ステージ751,752,753の出力端から制御信号S1,S2,S3が出力される。シフトレジスタ制御部758は位相検出器の出力信号SL,SRに応答して前記シフトレジスタを制御する。
スイッチ754,...,757は各ステージ751,752,753間に連結されて対応するCASレイテンシ信号CL3,CL4,CL5に応答してターンオンまたはターンオフされる。すなわち、スイッチ754はステージ751の入力端とステージ752の出力端間に連結され、CASレイテンシ信号CL5が論理「ハイ」に活性化される時にターンオンされる。スイッチ755はステージ752の入力端とステージ753の出力端間に連結され、CASレイテンシ信号CL5が論理「ハイ」に活性化される時にターンオンされる。
【0042】
スイッチ756はステージ751の入力端とステージ753の出力端間に連結され、CASレイテンシ信号CL4が論理「ハイ」に活性化される時にターンオンされる。スイッチ757はステージ751の出力端とステージ753の出力端間に連結され、CASレイテンシ信号CL3が論理「ハイ」に活性化される時にターンオンされる。
【0043】
さらに説明すれば、CASレイテンシが5である場合には、すなわち高い動作周波数領域ではCL5は論理「ハイ」に活性化され、CL3とCL4とが論理「ロー」に非活性化される。これにより、スイッチ754,755はターンオンされ、スイッチ756,757はターンオフされる。従って、ステージ753の入力端を通じて入力される値は制御クロックCTに応答して1ステージずつシフトされる。CASレイテンシが4である場合には、すなわち中間動作周波数領域ではCL4が論理「ハイ」に活性化され、CL3とCL5とは論理「ロー」に非活性化される。これにより、スイッチ754,755,757はターンオフされ、スイッチ756はターンオンされる。従って、ステージ753の入力端を通じて入力される値は制御クロックCTに応答して2ステージずつシフトされる。CASレイテンシが3である場合には、すなわち低い動作周波数領域ではCL3が論理「ハイ」に活性化され、CL4とCL5とは論理「ロー」に非活性化される。
これにより、スイッチ754,755,756はターンオフされ、スイッチ757はターンオンされる。従って、ステージ753の入力端を通じて入力される値は制御クロックCTに応答して3ステージずつシフトされる。
【0044】
結局、制御回路75はCASレイテンシ信号CL3,CL4,CL5に応答して遅延ライン73のロッキング位相ステップ、換言すればロッキングレゾリューションを可変にする。例えば、単位遅延器731,732,733の遅延時間が(1/6)nsであると仮定する時、CASレイテンシが5である場合には、シフトレジスタが1ステージずつシフトされるので、ロッキングレゾリューションは(1/6)nsになり、CASレイテンシが4である場合にはシフトレジスタが2ステージずつシフトされるので、ロッキングレゾリューションは(2/6)nsに増加する。また、CASレイテンシが3である場合には、シフトレジスタが3ステージずつシフトされるので、ロッキングレゾリューションは(3/6)nsに増加する。
【0045】
これにより、第1実施形態でのように、単位遅延器の数を増やさなくとも低い動作周波数領域(CL=3)での動作が保証される。すなわち、広いロッキング範囲が保証される。また、低い動作周波数領域(CL=3)にてロッキングサイクル時間が短くなる。
一方、図8では説明の便宜のために動作周波数領域により、すなわちCASレイテンシによりロッキングレゾリューションが2倍ずつ増加する場合を説明したが、それに制限されるのではなく多様な変形が可能である。
【0046】
図9は本発明の第3実施形態によるDLLを示すブロック図である。前述の第1実施形態及び第2実施形態はデジタルDLLに関するものであったが、第3実施形態はアナログDLLに関するものである。
図9を参照すると、本発明の第3実施形態によるアナログDLLは位相検出器91、電圧制御遅延ライン(VCDL)93、電荷ポンプ回路95、低域通過フィルタ97、単位遅延時間調節回路98、モードレジスタセット99、及び遅延補償器100を備える。
【0047】
電圧制御遅延ライン93は制御電圧Vcにより制御され、直列連結された多数の単位遅延器を含んで外部クロック信号CLKinを遅延させ、遅延された信号を内部クロック信号CLKoutとして出力する。位相検出器91は内部クロック信号CLKoutが遅延補償器100を通した信号CLKout’と外部クロック信号CLKin間の位相差を検出する。
【0048】
遅延補償器100は第1及び第2実施形態での遅延補償器と同じものであり、必要により前記DLLに含まれないこともある。そのような場合には、内部クロック信号CLKoutが位相検出器91に直接入力され、位相検出器91は内部クロック信号CLKoutと外部クロック信号CLKin間の位相差を検出する。
【0049】
電荷ポンプ回路95は位相検出器95の出力信号UP,DOWNに応答して電圧制御遅延ライン93内の単位遅延器の遅延時間を可変にするための制御電圧Vcを発生する。
単位遅延時間調節回路98及びモードレジスタセット99は図3の第1実施形態に示された単位遅延時間調節回路38及びモードレジスタセット39とその構成及び動作が同一である。従って、前記第3実施形態によるアナログDLLは単位遅延時間調節回路98及びモードレジスタセット99により図3の第1実施形態によるDLLと同じ効果をなす。
【0050】
以上、図面と明細書とで最適な実施形態が開示された。ここで、特定の用語が用いられたが、それは単に本発明を説明するための目的に使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。従って、本技術分野の当業者ならばこれから多様な変形及び同様な他実施形態が可能であるという点は理解されるはずである。従って、本発明の真の技術的保護範囲は特許請求範囲の技術的思想により決まるべきである。
【0051】
【発明の効果】
前述の如く、本発明による遅延同期ループ回路は単位遅延器の数を増やさなくとも広いロッキング範囲を有し、またロッキングサイクル時間を減らせる長所がある。
【図面の簡単な説明】
【図1】 従来のRDLLを示すブロック図である。
【図2】 図1に示された従来のDLLにてクロックサイクル時間と単位遅延器の遅延時間との関係を示す図面である。
【図3】 本発明の第1実施形態によるDLLを示すブロック図である。
【図4】 図3に示された遅延ライン及び単位遅延時間調節回路の詳細回路図である。
【図5】 図3に示された単位遅延時間調節回路の他の構成例を示す図面である。
【図6】 図3の本発明によるDLLにてクロックサイクル時間と単位遅延器の遅延時間との関係を示す図面である。
【図7】 本発明の第2実施形態によるDLLを示すブロック図である。
【図8】 図7に示された遅延ライン及び制御回路の詳細回路図である。
【図9】 本発明の第3実施形態によるDLLを示すブロック図である。
【符号の説明】
31…位相検出器
33…遅延ライン
35…制御回路
37…遅延補償器
38…単位遅延時間調節回路
39…モードレジスタセット
Claims (8)
- 直列連結された多数の単位遅延器を含んで、制御信号に応答して選択される単位遅延器を通じて外部クロック信号を遅延させる遅延ラインと、
前記外部クロック信号と前記遅延ラインから出力される内部クロック信号間の位相差を検出する位相検出器と、
前記位相検出器の出力信号に応答して前記制御信号を発する制御回路と、
前記遅延ラインの各単位遅延器に連結され、半導体メモリ装置内のモードレジスタセットから出力されるCASレイテンシ信号に応答して前記各単位遅延器の遅延時間を可変にする単位遅延時間調節回路とを備え、
前記半導体メモリ装置の動作クロック信号に該当する前記外部クロック信号の周波数によって前記CASレイテンシ信号は可変され、
前記遅延ラインの遅延時間が、前記制御回路が出力する前記制御信号によって選択された前記単位遅延器の数と、前記CASレイテンシ信号に応答して前記単位遅延時間調節回路によって可変される前記各単位遅延器の遅延時間とに基づいて決定される
ことを特徴とする遅延同期ループ回路。 - 前記遅延同期ループ回路は、前記内部クロック信号が出力される前記遅延ラインの出力端と前記位相検出器間に連結され、前記内部クロック信号を所定時間遅延させ、遅延された信号を前記位相検出器に提供する遅延補償器をさらに備える
ことを特徴とする請求項1に記載の遅延同期ループ回路。 - 前記単位遅延時間調節回路は、前記各単位遅延器に連結され、前記CASレイテンシ信号に応答して前記各単位遅延器の遅延時間を長くする多数のプログラマブル遅延素子を備える
ことを特徴とする請求項1に記載の遅延同期ループ回路。 - 前記各プログラマブル遅延素子は、
一端が前記各単位遅延器の1ノードに連結され、前記CASレイテンシ信号のうち第1CASレイテンシ信号に応答する第1スイッチと、
前記第1スイッチの他端と基準電圧間に連結される第1キャパシタと、
一端が前記各単位遅延器の1ノードに連結され、前記CASレイテンシ信号のうち第2CASレイテンシ信号に応答する第2スイッチと、
前記第2スイッチの他端と前記基準電圧間に連結される第2キャパシタと
を備えることを特徴とする請求項3に記載の遅延同期ループ回路。 - 前記第1キャパシタ及び第2キャパシタはNMOSキャパシタであり、前記基準電圧は接地電圧である
ことを特徴とする請求項4に記載の遅延同期ループ回路。 - 前記第1キャパシタ及び第2キャパシタはPMOSキャパシタであり、前記基準電圧は電源電圧である
ことを特徴とする請求項4に記載の遅延同期ループ回路。 - 前記各プログラマブル遅延素子は、
前記CASレイテンシ信号に応答する論理回路と、
前記各単位遅延器の1ノードと前記論理回路の第1出力端間に連結される第1キャパシタと、
前記各単位遅延器の1ノードと前記論理回路の第2出力端間に連結される第2キャパシタと
を備えることを特徴とする請求項3に記載の遅延同期ループ回路。 - 前記制御回路は、多数のステージより構成され、各ステージの出力端から前記制御信号を出力するシフトレジスタを備える
ことを特徴とする請求項1に記載の遅延同期ループ回路。
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