TW578381B - Delay locked loop circuit and method having adjustable locking resolution - Google Patents

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Young-Hyun Jun
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Samsung Electronics Co Ltd
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Description

578381 五、發明說明（1) 本發明是有關於一種延遲一參考時脈信號以獲得相對 於該參考時脈信號為延遲之延遲時脈信號之方法與電路， 且本發明係特別有關於延遲鎖住迴路（d e 1 a y 1 〇 c k e d loop，DLL)電路與方法。 延遲鎖住迴路（D L L )電路係將參考時脈信號往後延遲 一預設時間以產生相對於該參考時脈信號為延遲之延遲時 脈信號。延遲時脈信號之產生是一般係必要於高整合密度 與同步於外部時脈信號之某些電路中。這些電路包括 R a m b u s D R A M ( R D R A Μ )與同步 D R A M ( S DR A Μ ) ° 一般而言’外部時脈信號係經由半導體積體電路之輸 入接腳而輸入，且其經此而散佈至該電路之各元件部份。 傳送至離該輸入接腳相當遠之元件部份之一時脈信號係視 為被延遲過，相較於傳送至直接相鄰於該輸入接腳之元件 部份之相同時脈信號。因此，當時脈頻率增加時，更難在 半導體I C之各元件部份間維持同步化。另外，時脈信號之 延遲將會使惡化半導體I C之高頻操作。亦即，輸出資料所 需時間（輸出資料存取時間）係增加。 特別在為有利於元件同步化，半導體1C可具備有DLL 電路，其接收外部時脈信號並產生相對於外部時脈信號為 延遲既定時間之内部時脈信號。這些延遲後之内部時脈信 號係選擇性輸入，成為半導體I C之各元件部份之時脈信 號。 第1圖是傳統暫存器控制DLL (RDLL)之方塊圖。如所 示，外部時脈信號C L K i η係由延遲線1 3所延遲以產生内部
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時脈#號CLKout，其相對於外部時脈信號CLKin係為延 過。延遲線13包括複數個單元延遲電路（未示出），其為回 應於各控制#號S 1〜S η為選擇性操作。内部時脈信號 CLhM相對於外部時脈信號CLKin之延遲時間係取決於控 制仏號S 1〜S η之有效致能之單元延遲電路之數量。 延遲補償器1 7根據内部時脈信號CLK〇ut而輸出信號 CLKout，。相位偵測器丨丨偵測信號CLK〇ut，與外部時脈信諕 CLKin間之相位差，並根據内部時脈信號CLK〇ut (或信號b CLKoi^t’）與外部時脈信號CLKin間之相對相位而產生右移 (S R ) h，或左移（s L )信號。特別是，當内部時脈信號 CLKout落後外部時脈信號CLKifl時，係產生“信號；當内 部時脈信號CLKout領先外部時脈信號CLK丨η時，係產生3[ 信號。 控制電路1 5 (其必需為移位暫存器）係回應於“信號 SL信號而將輸出控制信號81〜^移位。依此方式，致能於 延遲線13中之單元延遲電路之數量係根據控制信號Sl〜Sn 之值之變化而改變。如此一來，延遲線丨3之延遲時間係柜 據外部時脈信號CLKin與内部時脈信號CLK〇ut間之相位差^ 而變4匕。 第2圖顯示第1圖之傳統DLL中之操作時脈之時脈周期 與單元延遲電路之延遲時間td間之關係。在此所示之關係 乃根據同步DRAM，其中，當操作時脈為166MHz〜2〇〇MHz 時’CAS延遲（CL)為3 ;當操作時脈為2〇〇mHz〜250MHz時， CL為4 ;當操作時脈為25〇MHz〜3〇〇MHz時，cl為5。
578381 五、發明說明（3) 一般而言，D L L電路必需具有廣泛之鎖住範圍以操作 於廣泛頻率範圍。此外，DLL電路必需包括足夠數量之單 元延遲電路，各具有小量延遲時間以達到微鎖住解析度， 特別於高頻領域中。 單元延遲電路之延遲時間t d將有效定義鎖住解析度。 比如，為在高頻領域中獲得指定之鎖住解析度，單元延遲 電路之延遲時間t d將設計為1 / 6 n s。在此例中，如第2圖所 示，必需至少有36個單元延遲電路於第1圖之延遲線13 中，以保證能在低頻領域（C L二3 )中操作。如此一來，當在 低頻領域（C L = 3 )中之鎖住解析度為1 / 6 n s時，最差之鎖住 時間為3 6個周期。因此，鎖住時間變得較長，超乎意料之 外。 當操作於低頻領域時，單元延遲電路之延遲時間必需 相當長，因而減少最差情況之鎖住時間之周期數量。另一 方面，當操作於高頻領域時，單元延遲電路之延遲時間必 需相當短，以達成所需之鎖住解析度；因而，在低頻領域 中之最差情況鎖住時間之周期數量將無可避免地增加。也 就是，如果單元延遲時間T D係縮短以增加在高頻領域 (C L二5 )中之解析度時，在低頻領域（C L = 3 )中之鎖住時間係 增加。 根據本發明之觀點之一，一種記憶體裝置之延遲鎖住 迴路係包括：一延遲線，其接收一輸入時脈信號，且其包 括串聯之複數個單元延遲電路。一調整電路根據該記憶體 裝置之一行位址選通（CAS)延遲而改變該單元延遲電路之
l()()93pi f.ptd 第7頁 578381 五、發明說明（4) 一延遲時間。相位偵測器偵測該輸入時脈信號與該延遲線 之一輸出時脈信號間之一相位差，以及一控制電路根據該 相位偵測器之一輸出而控制該單元延遲電路之一致能狀 態。 根據本發明之另一觀點，一種記憶體裝置之延遲鎖住 迴路方法包括：延遲一輸入時脈信號以獲得一延遲後時脈 信號，其係藉由將該輸入時脈信號輸入至具有串聯之複數 個單元延遲電路之一延遲線；根據該輸入時脈信號與該 延遲後時脈信號間之一相位差而控制各單元延遲電路之一 致能狀態；以及根據該記憶體裝置之一行位址選通（C A S ) 延遲而改變該單元延遲電路之一延遲時間。 根據本發明之又一觀點，一種記憶體裝置之延遲鎖住 迴路係包括：一延遲線，其接收一輸入時脈信號，且其包 括串聯之複數個單元延遲電路。一移位暫存器電路具有分 別輸出平行控制信號至該些單元延遲電路之複數電路階， 其中該平行控制信號構成該移位暫存器電路之一多位元輸 出，其中該移位暫存器電路之各位元移位操作之階之數量 係由該記憶體裝置之一CAS延遲而控制。該移位暫存器電 路之各位元移位操作之階之一方向與數量係可變的。一相 位偵測器偵測該輸入時脈信號與該延遲線之一輸出時脈信 號間之一相位差，且該移位暫存器電路之各位元移位操作 之該方向係由該相位偵測器之一輸出所控制。該移位暫存 器電路之該位元移位操作之階之數量係由該記憶體裝置之 一 C A S延遲所控制。
10093pif.ptd 第8頁 578381 五、發明說明（5) 根據本發明之又一觀點，一種記憶體裝置之延遲鎖住 方法包括：藉由將一輸入時脈信號通過包括串聯之複數個 單元延遲電路之一延遲線，延遲一輸入時脈信號以獲得一 延遲後時脈信號；產生控制各單元延遲電路之一致能狀態 之一多位控制信號；以相關於該輸入時脈信號與該延遲後 時脈信號間之一相位差之方向將該多位元控制信號進行位 元移位，且位元數量係相關於該記憶體裝置之一行位址選 通（CAS)延遲。 為讓本發明之上述目的、特徵、和優點能更明顯易 懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說 明如下。 標 號 說 明 • 11 相 位 偵 測 器 13 延 遲 線 15 r控 制 電 路 17 延 遲 補 償 器 3 1 相 位 偵 測 器 33 延 遲 線 35 控 制 電 路 37 延 遲 補 償 器 3 8，3 8 ’ ：單元延遲時間調整電路 3 9 :模式暫存器群組 331 ，3 3 2與3 3 3 :單元延遲電路 381 ，382與383，381’ ，382’與383’ ：可程控延遲元件
10093pif.ptd 第9頁 578381 五、發明說明（6) SW1與SW2 :開關 CP1 與CP2 : MOS 電容 4 0 0 :邏輯電路 40 1 : N0R 閘 4 0 2 :反相器 403 : OR 閘 7 1 :相位偵測器 7 3 :延遲線 7 5 :控制電路 7 7 :延遲補償器 7 9 :模式暫存器群組 731、7 3 2與7 3 3 :單元延遲電路 751 、7 5 2與7 5 3 :正反器 754〜757 :開關 7 5 8 :移位暫存器控制器 9 1 相 位 偵 測 器 93 電 壓 控 制 延 遲 線 95 電 荷 充 電 電 路 97 低 通 濾 波 器 98 單 元 延 遲 時 間 調整電路 99 模 式 暫 存 器 群 組 1 0 0 :延遲補償器 1 0 1、1 0 2與1 0 3 :類比可變延遲電路 較佳實施例
10093pif.ptd 第10頁 m
578381 第圖係根據本發明之第一實施例之DLL電路之方塊 ^ °此實施例之DLL電路包括相位偵測器3 1，延遲線33， jf路35 ’延遲補償器37，單元延遲時間調整電路3 8與 模式暫存器群組3 9。 士所示’外部時脈信號C L K i η係被延遲線3 3所延遲以 生相對於外部時脈信號CLK i η為延遲之内部時脈信號 C L Kj) u t I延遲線3 3包括回應於控制信號s丨〜s 而被選擇性 t能之Ϊ數個單元延遲電路（未示出）。單元延遲電路係串 聯二使得内部時脈信號CLK〇ut對外部時脈信號CLKin之延 遲量取決於控制信號S 1〜Sri所有效致能之單元延遲電路之 數量。（ 相位彳貞測器31接收信號CLKout，（其為内部時脈信號 CLKout經延遲補償器37而得）與外部時脈信號CLK iri。當 DLL電路係使用於同步dram中時，為一種延遲電路之延遲 補償器3 7所具有之延遲時間為相關於緩衝外部時脈信號 C L K 1 η之輸入緩衝器之延遲時間與當回應於内部時脈信號 C L Κ 〇 u t而輸出資料至輸出接腳之延遲時間之總和。D L [電 路可省略延遲補償器3 7，且在此情況下，内部時脈信號 C L Κ 〇 u t係直接輸入至相位偵測器3 1。 相位偵測器31偵測内部時脈信號CLKout (或信號 C L Κ 〇 u t ’）與外部時脈信號C L K i η間之相位差。甚至，相位 偵測器3 1根據内部時脈信號C L Κ 〇 u t (或信號C L Κ 〇 u t ’）與外 部時脈信號C L K i η間之相對相位而產生右移（s R )信號或左 移（SL)信號。亦即，當内部時脈信號CLK out落後外部時脈
10093pif.ptd 第11頁 578381 部時脈信號CLKout領 信號。
信號C L K i η時，係產生s R信號；當内 先外部時脈信號C L K i η時，係產生SL 控制電路35(其可由位移暫存器所構成） 號或SL信號而將輸出控制信號sl〜Sn位移。依此， 延遲線33中之單元延遲電路之數量係根據控制信號81犯以 ，1之艾化而改變。如此，延遲線3 3之延遲時間係根據内 邓吟脈信號CLKout(或信）與外部時脈信號“以^^ 間之相位差而改變。 一 如底下所敘，單元延遲時間調整電路38係回應於代表 行位址選通（C A S )延遲之控制信號而改變延遲線3 3中之各 單元延:遲電路之延遲時間。在此例中，控制信號係由模式 暫存器群組39所輸出之信號CL3與信號CL4。一般而言，模 式暫存器群組3 9係包括於S D R A Μ中，以根據s D R A Μ之操作頻 率而控制操作模式。比如，如果外部時脈信號c L K i η之頻 率係在166〜200MHz之範圍内，CAS延遲是3 ;如果外部時脈 k號CLKin之頻率係在200〜250MHz之範圍内，CAS延遲是 1 ;如果外部時脈信號C L K i η之頻率係在2 5 0〜3 0 0 Μ Η z之範圍 内，CAS延遲是5。 當CAS延遲是3時，CAS延遲信號CL3係被致能；當CAS 延遲是4時，CAS延遲信號CL4係被致能。當CAS延遲是5 時，則CAS延遲信號CL3與CL4都不會被致能。 第4圖是第3圖之DLL電路中之延遲線33與單元延遲時 間調整電路38之圖示。參考第4圖，延遲線33包括彼此串 聯之複數個單元延遲電路3 3 1 ，3 3 2與3 3 3。此例之裝置係
K)()93pi f .ptd 第12頁 578381 五、發明說明（9) 术構成具有3個單元延遲電路，如所示般。延遲線33經由 被控制彳§號S 1、s 2與S 3所有效致能之數個單元延遲電路而 ，遲外部時脈信號CLK i η，以將延遲後之外部信號當成内 口Μ寺脈信號c l Κ 〇 u t而輸出。比如，當控制信號s 1、s 2與S 3 分別為0、1與〇時，外部信號CLK irl是由兩個單元延遲電路 2 2與3 3 3延遲。當控制信號S1、S2與S3被左移（由第3圖之 ^制電路3 5左移）而分別成為1 、〇與〇時，外部信號c L K i ^ 是由單元延遲電路331、332與333延遲。 較好是，單元延遲電路331、332與333之延遲時間夠 短以提供高頻領域（C L = 5 )中之足夠鎖住解析度。另一方 面’較好是，單元延遲電路33 i、33 2與3 3 3之延遲時間夠 t以減少在低頻領域中之最大鎖住周期。如底下所解釋， 單元延遲時間調整電路3 8可增加在低頻領域中之單元延遲 電路之延遲時間，相對於其在高頻領域中之延遲時間。 仍參考第4圖，此實施例之單元延遲時間調整電路3 8 包^複數個可程控延遲元件3 8 i ，3 8 2與3 8 3，其分別連接 至單元延遲電路331 ，332與333。可程控延遲元件381 ， 3 8 2與3 8 3回應於〇人8延遲信號(：1^3與(^4而選擇性增加單元 延遲電路331 ，3 3 2與3 3 3之延遲時間。 ，此例中，可程控延遲元件38 i ，3 8 2與3 8 3各包括第 二與第二開關SW1與SW2及第一與第二MOS電容CP1與CP2。 第二開關S W 1之端點係連接至單元延遲電路3 3 1 ，3 3 2與3 3 3 之節=D1 ，D2與D3，且回應於CAS延遲信號CL4而導通或關 閉。第二開關S W 2之端點係也連接至節點D 1 ，j) 2與D 3，且
l〇〇93pif.ptd 第13頁 578381 五、發明說明（ίο) 回應於CAS延遲#號CL3而導通或關閉。第一M〇s電容cpi係 連接於第一開關s w 1之另—端點與接地電壓端v s s間，第二 MOS電容CP2係連接於第二開關SW2之另一端點與接地電壓 端vss間。在此例中，各第二M0S電容cp2之電容值係高於 各第一MOS電容CP1之電容值。 在操作上如果延遲是5(高頻領域），caS延遲信 ϋ ί ϊ Ϊ為低電位。因此，所有的第-與第二開 節點Di ，D2與D3之電容路“I ，3 3 2與333之 遲電路331，3 3 2與3 3 3之延載值,未增加。因此」單元延 中之細微鎖住解析度係維持之。a係未杧加’且咼頻領域 為古i 疋4(中頻領域卜⑴延遲信號⑴係致能 ί KswA】延遲信號⑴係維持失能於低電位。因 MOS雷二f 通，而第二開關⑽2係維持關閉。因此， 電六j ΐ作性連接至。因此，在節點D1 ，D2與D3之 之延遲時間係增加。且各早兀延遲電路331 ，3 3 2與333 為高Ϊ Γ，Α=是3工員領域？，CAS延遲信號⑴係Μ 1SW] # „a pa 延遲4 ^CL4係失能至低電位。因此，第 -swi係關閉’而第二開關SW2係 容CP2係操作性連接至。因此，^ U此弟一MOS電 性-負載值係更進—步增加此且各在單'點DVD2與D3之電容 333之延遲時間係更—步增且加各早凡延遲電路331 ，332與 當然，在各第二M0S電容CP2之電容值大於或等於第—
l〇〇93pif.ptd 第14頁 578381
第15頁 578381 五、發明說明（12) 輸出高電位至第二輸出節點γ。 在操作上’如果CAS延遲是5(高頻領域），CAS延遲信 號CL3與CL4係失能為低電位。因此，邏輯電路4〇〇之第一 與第二輸出節點X與γ係高電位。因此，單元延遲電路 331 ’3 3 2與3 3 3之節點D1 ，D2與！)3之電容性負載值係未增 加（或只稍微增加），且單元延遲電路331 ，332與333之延 遲時間係未增加。如果CAS延遲是4(中頻領域），CAS延遲 信號CL4係致能為高電位，且cAs延遲信號CL3係維持失能 於低電位。因此，邏輯電路4 〇 〇之第一輸出節點X係低電位 而邏輯電路4 0 0之第二輸出節點γ係高電位。因此，M〇s電 容CP1係操作性連接至。因此，節點D1 ，與D3之電容性 負載值係被個別電容CP3所增加，且各單元延遲電路33 i ， 3 3 2與3 3 3 (第4圖）之延遲時間係增加。 如果CAS延遲是3 (低頻領域），CAS延遲信號CL3係致能 為高電位，而CAS延遲信號CL4係失能至低電位。因此，、^b 輯電路4 0 0之第一與第二輸出節點X與γ係失能至低電位。4 因此’在節點D 1 ’ D 2與D 3之電容性負載值係被電容◦ p 3斑 CP4更進一步增加，且各單元延遲電路33]1 ，3 3 2與33 ^ 圖）之延遲時間係更進一步增加。 〃 弟4 第6圖顯示第3圖所示之DLL電路中之操作時脈之 周期tCC與單元延遲電路之延遲時間td間之關係圖。斤= 示之關係圖係根據SDRAM，其中當操作時脈之頻率 ^、、曰 166〜2 0 0 MHz之範圍時’CAS延遲（CL)是3 ;當操作時 率係處於2 0 0〜2 5 0 MHz之範圍時，CL是4 ;當操作時脈之^貝頻
578381 五、發明說明（13) 率係處於250〜3O0MHz之範圍時，CL是5。 如第6圖所示，根據此例，在高頻領域（C L = 5 )，各單 元延遲電路之廷遲時間td(鎖住解析度）是l/6ns ;在中頻 領域（C L = 4 )，各單元延遲電路之延遲時間t d (鎖住解析度） 是2/6ns ;在低頻領域（CL = 3)，各單元延遲電路之延遲時 間t d (鎖住解析度）是4 / 6 n s。 因此，高頻領域中之微細鎖住解析度係由具相當短單 元延遲時間之單元延遲電路而達成。另一方面，藉由選擇 性增加各單元延遲電路之單元延遲時間，可避免為了在低 頻領域中操作而需要大量單元延遲電路。因此，可達成廣 鎖住範圍，兩減少在低頻領域中所需之鎖住周期數量。在 此例中，當C L = 3之低頻領域中，最大鎖住時間是減為9周 期，相比於第1圖之傳統DLL電路中之36個周期。 為方便描敘，在第6圖之例子中，每次CAS延遲縮減 時，單元延遲電路之延遲時間t d是加倍。然而，本發明並 不受限於此，可應用能增加單元延遲時間t d之其他技術。 第7圖是根據本發明之第二實施例之D L L電路之方塊 圖。此實施例之DLL電路包括相位偵測器7 1 ，延遲線73， 控制電路7 5，延遲補償器7 7與模式暫存器群組7 9。 如所示般，外部時脈信號C L K i η是被延遲線7 3延遲以 產生相對於外部時脈信號C L K i η為延遲之内部時脈信號 C L Κ 〇 u t。延遲線7 3包括包括回應於控制信號S 1〜S η而選擇 性操作之複數個單元延遲電路（未示出）。單元延遲電路係 串聯，使得内部時脈信號CLKout相對外部時脈信號CLK i η
10093pif.ptd 第17頁 578381 五、發明說明（14) 之延遲量取決於控制信號s 1〜S n所有效致能之單元延遲電 路之數量。 相位偵測器7 1接收信號C L Κ 〇 u t (其為内部時脈信號 C L K 〇 u t經由延遲補償器7 7而得）與外部時脈信號C L K 1 n。當 DLL電路係使用於同步DRAM中時’為一種延遲電路之延遲 補償器7 7具有相關於緩衝外部時脈信號C L K i η之輸入緩衝 器之延遲時間與回應於内部時脈信號C L Κ 〇 u t而輸出資料至 輸出接腳之延遲時間之總和之延遲時間。DLL電路可省略 延遲補償器7 7，且在此情況下’内部時脈信號◦ L Κ 〇 u t係直 接輸入至相位γ貞測器71 ° 相位偵測器7 1偵測内部時脈信號CLKou t (或信號 C L Κ 〇 u t，）與外部時脈信號C L K i η間之相位差。甚至，相位 偵測器71根據内部時脈信號CLKout(或信號CLKout’）與外 部時脈信號C L K i η間之相對相位而產生右移（s R )信號或左 移（SL)信號。亦即，當内部時脈信號CLKout落後外部時脈 信號C L K i η時，係產生S R信號；當内部時脈信號c L Κ 〇 u t領 先外部時脈信號CLK i η時，係產生SL信號。 控制電路7 5係當成具複數電路階之位移暫存電路，其 輸出平行之控制信號S1〜Sn至延遲線73之單元延遲電路。 控制信號S 1〜S η構成控制電路7 5之多位元輸出。 如第一實施例般’模式暫存器群組7 9儲存代表記憶體 裝置之CAS延遲之值。同樣，類似第一實施例，控制電路 7 5係回應於相位侦測器7 1以產生輸出控制信號s丨〜s ^在相 關於相位偵測器7 1輪出之信號SL或“之方向上之位元移
l〇〇93pif.ptd 第18頁 578381 五、發明說明（15) 位。然而，控制電路75與第一實施例之控制電路之 在於’除了可變的位元移位方向外，控制電路了卩 - 移位操作之階之數量係可變的，且係由存於模式斬，7 内之CAS延遲所控制。依此，控制電路75根據模曰范^ 群組7 9内之CAS延遲而有效改變延遲線73之鎖住相&仔杰 實施=之控制電路75係參考第8圖而更詳細描敘於底；此 第8圖是第7圖所示之延遲線73與控制電路了^之-二，遲線73之單元延遲電路731、732與733係相同於第4 圖之早π延遲電路331、3 3 2與333。控制電路” if移、位4暫存器，其具有複數階，亦即正反器751 笛S岡Γ 開關754〜75 7以及移位暫存器控制器758。在、 弟8圖中，為方便描敘，只繪示三階。 出節號^ 、“與⑶係從階電路751、75 2與7 5 3之輸 7 1 ( ^ 7 m 移位暫存器控制器7 5 8回應於相位偵測器 S3夕较f所輸出之信號SL與“而控制控制信號^、S2與 ^之移位方向。 々第8圖所不’開關7 5 4〜7 5 7係連接於階電路7 5 1 、7 5 2 μ之間，且回應於CAS延遲信號“3、CL4與015而導通 2 1咖更正確地說’開關7 5 4係連接於階電路7 5 1之輸入 I二:二Ϊ路7 5 2之輸出節點間，且當CAS延遲信號“5係 夕^ X :位時’其係導通。開關7 5 5係連接於階電路7 5 2 π 5/=點與」1皆電路753之輸出節點間，且當CAS延遲信號 路7 M、夕Ϊ至Ϊ電位時’其係導通。開關7 5 6係連接於階電 輸入節點與階電路7 5 3之輸出節點間，且當CAS延 l〇〇93pi f.ptd 第19頁 578381 五、發明說明（16) 遲信號CL4係致能至高電位時，其係導通。開關7 5 7係連接 於階電路7 5 1之輸出節點與階電路75 3之輸出節點間，且當 CAS延遲信號CL3係致能至高電位時，其係導通。 在操作上’如果CAS延遲為5，則CAS延遲信號CL5係致 能至高電位且C AS延遲信號CL 3與CL4係失能至低電位。因 此’開關7 5 4與7 5 5係導通，且開關756與757係關閉。因 此’經由階電路7 5 3輸入節點而輸入之值係回應於控制時 脈^/而一次移位一階。如果CAS延遲為4，則CAS延遲信號 CL4係致能至高電位且CAS延遲信號(：1^與以^係失能至低電 位。因此，開關7 5 4、7 5 5與7 5 7係關閉，且開關7 5 6係導 通。階電路7 5 2之輸出節點係重設為〇 (未示出）。因此，經 由電路7 5 3輸入節點而輸入之值係回應於控制時脈CT而 二次f位兩階。如果CAS延遲為3，則CAS延遲信號CL3係致 能至高電位且CAS延遲信號Cl4與CL5係失能至低電位。因 此’開關7 5 4、7 5 5與7 5 7係關閉，且開關7 5 6係導通。階電 ^ 7 5 1與7 5 2之輸出節點係重設為〇 (未示出）。因此，經由 電路7_5 3輸入節點而輸入之值係回應於控制時脈c τ而一 -入移位二階。完全鎖住操作後，各階電路之輸出之狀態係 閂鎖於相同值。 依此’回應於CAS延遲信號(^3、CL4與CL5，控制電路 7^5 =文延遲線7 3之鎖相步驟，亦即鎖住解析度。比如，假 設早το延遲電路731、732與733之延遲時間是l/6ns。在 CAS延遲。為5之高頻領域中，控制電路75 一次產生一階之位 兀移位操作’且鎖住解析度為1/6^。在CAS延遲為4之中
578381 五、發明說明（Π) 頻領域中，控制電路7 5 —次產生兩階之位元移位操作，且 鎖住解析度為2 / 6 n s。在C A S延遲為3之低頻領域中，控制 電路7 5 —次產生二階之位元移位操作，且鎖住解析度為 3 / 6 n s ° 因此’南頻領域中之細微鎖住解析度係由具相當短單 元延遲時間之單元延遲電路而達成。另一方面，藉由根據 CAS延遲來選擇性增加位元移位操作之階之數量，可避免 為了在低頻領域中操作而需要大量單元延遲電路。因此， 可達成廣鎖住範圍，而減少在低頻領域中所需之鎖住周期 數量。 為方便描敘’在第8圖之例子中，每次c A s延遲縮減 時，係增加位元移位操作之階之數量。然而，本發明並不 受限於此’可應用能增加階之數量之1他技術。 第9圖是根據本發明第三實施例之DLL電路之方塊圖。 第一與第二實施例係架構為數位DLL電路，而第三實施例 係架構為類比DLL電路。 筝考第9圖，類比D L L·電路係包相位偵測器9丨，電壓控 制延遲線（VCDL)93，電荷充電電路95，低通濾波器97，單 το延遲時間调整電路9 8 ’模式暫存器群組9 9與延遲補償器 100° 如所不’外部時脈信號CLKin是被VCDL93延遲以產生 相對於外部時脈信號XLKin為延遲之内部時脈信號 C L K 〇 u t。V C D L 9 3包括包括回應於控制信號v c而操作之複數 個類比單元延遲電路（未示出）。單元延遲電路係串聯，使
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第21頁 578381 五、發明說明（18) 得内部時脈信號C L K 〇 u t相對外部時脈信號c L κ丨n之延遲量 取決於控制信號VC之電壓。 相位偵測器9 1接收信號CLKout’（其為内部時脈信號 C L K 〇 u t經由延遲補償器1 〇 〇而得）與外部時脈信號C L K i η。 D L L電路可省略延遲補償器丨〇 〇，且在此情況下，内部時脈 信號CLKout係直接輸入至相位偵測器91。 相位偵測器9 1偵測内部時脈信號CLK out (或信號 CLKouJ’）與外部時脈信號CLKin間之相位差。甚至，相位 ，1器根據内部時脈信號c L κ 〇 u t (或信號c L κ 〇 u t，）與外 部^脈h 5虎C L Κ 1 n間之相對相位而產生u p信號或D 〇 w N信 3。亦即，當内部時脈信號CLK〇ut落後外部時脈信號 外二Hr τ生D〇WN信號；當内部時脈信號CLKout領先 外部日號CLKln時，係產生UP信號。 DOWN信;1 : : : :9甬5 ί !應於相位偵測器91所輸出UP與 —與；夺脈信―(或信號 單元延遲時間調敕^ 1 η之相位差。 與操作係相同於第3° a正電^路98與模式暫存器群組99之結構 電路38與模式暫存一實^例之單元延遲日夺間調整 遲時間調整電路9 8精 ^ 、之…構與操作。亦即，單元延 變VCDL之單元延遲模式暫存器群組9 9之C AS延遲值改 施例之類比DLL電路係电、谷性負載。因此，根據第三實 D L L電路之效果與優點。達成與第3圖之第一實施例之數位
10093pif.ptd 第22頁 578381 五、發明說明（19) 第10圖是顯示第9圖之VCDL93之架構圖。如所示般， V C D L 9 3包括複數個被控制電壓V c所控制之類比可變延遲電 路101 、102與103。各節點D1、D2與D3係耦合至單元延遲 時間調整電路9 8 (第9圖），各節之電容性負載係如前述般 改變。要注意，為方便起見，第1 〇圖繪示三個延遲電路 101、102與103，且可提供不同數量之此種延遲電路。 相同於第一實施例，根據第三實施例之類比DLL電路 具廣大的鎖住範圍，而不需增加單元延遲電路數量。 綜上所述，雖然本發明已以數個較佳實施例揭露如 上，然其並非用以限定本發明，任何熟習此技藝者，在不 脫離本發明之精神和範圍内，當可作各種之更動與潤飾， 因此本發明之保護範圍當視後附之申請專利範圍所界定者 為準。
10093pi f .pul 第23頁 578381 圖式簡單說明 第1圖繪示傳統暫存器-控制DLL(RDLL)之方塊圖； 第2圖係顯示第1圖之傳統D L L中之操作時脈之時脈周 期與單元延遲電路之延遲時間t d間之關係； 第3圖係根據本發明之第一實施例之D L L電路之方塊 圖， 第4圖係第3圖所示之DLL電路之延遲線與單元延遲時 間調整電路之圖示； 第5圖係第3圖所示之DLL電路之單元延遲時間調整電 路之另一例； 第6圖係顯示第3圖之D L L中之操作時脈之時脈周期與 單元延遲電路之延遲時間之關係； 第7圖係根據本發明之第二實施例之DLL電路之方塊 圖， 第8圖係第7圖所示之D L L電路之延遲線與控制電路之 圖示； 第9圖係根據本發明之第三實施例之類比D L L電路之方 塊圖；以及 第10圖係第9圖所示之類比DLL電路之延遲線之圖示。
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Claims (1)

  1. 578381 六、申請專利範圍 1. 一種記憶體裝置之延遲鎖住迴路，包括： 一延遲線，其接收一輸入時脈信號，且其包括串聯之 複數個單元延遲電路； 一調整電路，其根據該記憶體裝置之一行位址選通 (CAS)延遲而改變該單元延遲電路之一延遲時間； 一相位偵測器，其偵測該輸入時脈信號與該延遲線之 一輸出時脈信號間之一相位差；以及 一控制電路，其根據該相位偵測器之一輸出而控制該 單元延遲電路之一致能狀態。 2. 如申請專利範圍第1項所述之延遲鎖住迴路，其更包 括一模式暫存器群組，以輸出代表該C A S延遲之一信號至 該調整電路。 3. 如申請專利範圍第2項所述之延遲鎖住迴路，其中該 調整電路包括分別耦接至該些單元延遲電路之複數個可變 延遲電路，各可變延遲電路係回應於該模式暫存器群組所 輸出之該信號以控制該單元延遲電路之延遲量。 4 . 如申請專利範圍第3項所述之延遲鎖住迴路，其中各 可變延遲電路包括並聯於一電源電壓端與一單元延遲電路 間之複數個電路，各電路包括串聯之一電容與一開關； 其中該複數電路之該開關之導通/關閉狀態係由該模 式暫存器群組之該輸出所控制。 5 . 如申請專利範圍第4項所述之延遲鎖住迴路，其中該 電路之該電容係一 N Μ 0 S電容，且該電源電壓端是一接地電 壓端。
    10093pi f .pui 第25頁 578381 六、申請專利範圍 6 . 如申請專利範圍第4項所述之延遲鎖住迴路，其中該 電路之該電容係一 Ρ Μ 0 S電容，且該電源電壓端是一電源電 壓端。 7. 如申請專利範圍第3項所述之延遲鎖住迴路，其中該 調整電路更包括： 一邏輯電路，具複數輸出端點，回應於該模式暫存器 群組之該輸出信號以產生各邏輯值於該些複數輸出端點 上； 其中各可變延遲電路包括複數電容，各電容係並聯於 一對應單元延遲電路與該邏輯電路之對應該些輸出端點之 間。 。 . 8. 如申請專利範圍第1項所述之延遲鎖住迴路，其中該 單元延遲電路係數位電路，其中該控制電路包括輸出平行 控制信號至該單元延遲電路之一移位暫存器電路，且其中 該移位暫存器電路之一位元移位方向係由該相位偵測器之 該輸出所控制。 9 . 如申請專利範圍第4項所述之延遲鎖住迴路，其中該 單元延遲電路係數位電路，其中該控制電路包括輸出平行 控制信號至該單元延遲電路之一移位暫存器電路，且其中 該移位暫存器電路之一位元移位方向係由該相位偵測器之 該輸出所控制。 10. 如申請專利範圍第7項所述之延遲鎖住迴路，其中該 單元延遲電路係數位電路，其中該控制電路包括輸出平行 控制信號至該單元延遲電路之一移位暫存器電路，且其中
    10093pif.ptd 第26頁 578381 六、申請專利範圍 該移位暫存器電路之一位元移位方向係由該相位偵測器之 該輸出所控制。 11. 如申請專利範圍第1項所述之延遲鎖住迴路，其中該 單元延遲電路係類比電路，其中該控制電路包括一電荷充 電電路與一低通濾波器，其中該低通濾波器之一輸出係共 同連接至該單元延遲電路，且其中該電荷充電電路之一充 電方向係由該相位偵測器之該輸出所控制。 12. 如申請專利範圍第4項所述之延遲鎖住迴路，其中該 單元延遲電路係類比電路，其中該控制電路包括一電荷充 電電路與一低通濾波器，其中該低通濾波器之一輸出係共 同連接至該單元延遲電路，且其中該電荷充電電路之一充 電方向係由該相位偵測器之該輸出所控制。 13. 如申請專利範圍第7項所述之延遲鎖住迴路，其中該 單元延遲電路係類比電路，其中該控制電路包括一電荷充 電電路與一低通濾波器，其中該低通濾波器之一輸出係共 同連接至該單元延遲電路，且其中該電荷充電電路之一充 電方向係由該相位偵測器之該輸出所控制。 14. 如申請專利範圍第1項所述之延遲鎖住迴路，更包括 位於該延遲線之該輸出與該相位偵測器之一輸入間之一延 遲補償電路，其中在該輸出時脈信號係被該延遲補償電路 延遲後，該相位偵測器係偵測該輸入時脈信號與該延遲線 之該輸出時脈信號間之相位差。 15. —種記憶體裝置之延遲鎖住迴路方法，包括： 延遲一輸入時脈信號以獲得一延遲後時脈信號，其係
    10093pif.ptd 第27頁 578381 六、申請專利範圍 藉由將該輸入時脈信號輸入至具有串聯之複數個單元延遲 電路之一延遲線； 根據該輸入時脈信號與該延遲後時脈信號間之一相位 差而控制各單元延遲電路之一致能狀態；以及 根據該記憶體裝置之一行位址選通（CAS)延遲而改變 該單元延遲電路之一延遲時間。 16. 如申請專利範圍第1 5項所述之延遲鎖住迴路方法， 其中當該記憶體裝置之該CAS延遲減少時，該單元延遲電 路之該延遲時間係增加。 17. 如申請專利範圍第1 5項所述之延遲鎖住迴路方法， 其中該單元延遲電路之該延遲時間係藉由改變操作性連接 至該單元延遲電路之一電容性負載而改變。 18. 如申請專利範圍第1 5項所述之延遲鎖住迴路方法， 更包括：儲存代表該憶體裝置之該C A S延遲之一值，且根 據代表該C A S延遲之該儲存值而控制複數開關電容電路之 一導通/關閉狀態，其中該開關電容電路係分別操作性連 接至該單元延遲電路。 19. 一種記憶體裝置之延遲鎖住迴路，包括： 一延遲線，其接收一輸入時脈信號，且其包括串聯之 複數個單元延遲電路； 一移位暫存器電路，其具有分別輸出平行控制信號至 該些單元延遲電路之複數電路階，其中該平行控制信號構 成該移位暫存器電路之一多位元輸出，其中該移位暫存器 電路之各位元移位操作之階之數量係由該記憶體裝置之一
    10093pif.ptd 第28頁 578381 六、申請專利範圍 C A S延遲而控制，且其中該移位暫存器電路之各位元移位 操作之階之一方向與數量係可變的；以及 一相位偵測器，其偵測該輸入時脈信號與該延遲線之 一輸出時脈信號間之一相位差，其中該移位暫存器電路之 各位元移位操作之該方向係由該相位偵測器之一輸出所控 20. 如申請專利範圍第1 9項所述之延遲鎖住迴路，更包 括一模式暫存器群組，其儲存代表該CAS延遲之一值。 2 1. 如申請專利範圍第2 0項所述之延遲鎖住迴路，其中 該移位暫存器電路包括： 複數個正反器電路階；以及 複數個開關電路，其根據存於該模式暫存器群組中之 該值而在該位元移位操作期間選擇性致能該些正反器電路 階。 2 2. 如申請專利範圍第2 0項所述之延遲鎖住迴路，其中 該移位暫存器電路包括： 第一、第二與第三正反器電路； 一第一開關，串聯於該第一正反器電路之一輸出節點 與該第三正反器電路之一輸出節點之間； 一第二開關，串聯於該第一正反器電路之該輸出節點 與該第三正反器電路之一輸入節點之間； 一第三開關，串聯於該第一正反器電路之該輸出節點 與該第二JL反器電路之一輸入節點之間；以及 一第四開關，串聯於該第二正反器電路之一輸出節點
    10093pif.ptd 第29頁 578381 六、申請專利範圍 27. 如申請專利範圍第2 6項所述之延遲鎖住迴路方法， 其中當該記憶體裝置之該CAS延遲減少時，該多位元控制 信號之位元移位之位元數量係增加。 2 8. 如申請專利範圍第2 6項所述之延遲鎖住迴路方法， 更包括：儲存代表該憶體裝置之該CAS延遲之一值，且根 據代表該C A S延遲之該儲存值而控制複數開關電容電路之 一導通/關閉狀態，其中該複數移立暫存器階產生該多位 元控制信號。
    10093pif.ptd 第31頁
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