JPH11205128A - 位相制御装置及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】 カウンタ法とバイナリサーチ法とを組合せる
ことにより複数ブロック間のクロック位相を短時間で合
わせることのできる位相制御装置を提供することを目的
とする。 【解決手段】 本発明の位相制御装置は、第１のクロッ
クと第２のクロックとを比較して比較信号を出力する比
較手段１００と、前記比較信号により出力クロックの遅
延を第１の遅延時間を単位として調節し、遅延の調節で
きる時間を超えたときには動作信号を出力し、遅延の調
節できる時間内で位相を合わせられたときは出力クロッ
クを出力するカウンタ手段２００と、前記動作信号が入
力されると、前記比較信号によりバイナリーサーチを用
いて出力クロックの遅延を第１の遅延時間よりも長い第
２の遅延時間で調節してカウンタ手段に出力するバイナ
リーサーチ手段３００とを含むことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、位相制御装置及び
その方法に関し、特に複数ブロック間のクロック位相を
短時間で合わせることを目的としてカウンタ法とバイナ
リサーチ法とを組合せた位相制御装置及びその方法に関
する。

【０００２】

【従来の技術】近年、半導体分野では微細化が進み、シ
ングルチップ上に高速かつ大規模な集積回路のブロック
が複数搭載されることが主流となってきた。そこで、図
８に示すようにシングルチップ上に基本クロックＣｌｋ
により動作する３つのブロックＡ，Ｂ，Ｃがある場合に
ついて考える。

【０００３】ブロックＡは、基本クロックＣｌｋによっ
て動作して平均遅延クロックＣｌｋＡに同期したデータ
ＤＡを出力している。ブロックＢ、Ｃでも同様に、それ
ぞれ平均遅延クロックＣｌｋＢ、ＣｌｋＣに同期したデ
ータＤＢ、ＤＣを出力している。

【０００４】これらの各ブロックＡ，Ｂ，Ｃは、クロッ
クメッシュ法等により各ブロック内でのクロック遅延は
均一化されているものとするが、各ブロックにおけるク
ロックへの負荷容量がそれぞれ異なる場合には、各ブロ
ックのクロックの間に位相差が生じてしまう。そして、
ブロックＡから出力されるＣｌｋＡに同期したデータＤ
ＡとブロックＢから出力されるＣｌｋＢに同期したデー
タＤＢをブロックＣにおいて論理演算をしようとする
と、データＤＡとデータＤＢとでは位相差があるため、
ブロックＣでの動作マージンを狭めてしまうという問題
点が生じていた。

【０００５】そこで、従来から複数のブロック間の位相
を合わせるためには、図９に示すように、ブロックＡと
ブロックＢ、ブロックＡとブロックＣとの間にそれぞれ
位相制御装置を配置して位相の合わせられた新たなクロ
ックＮＣｌｋＢ、ＮＣｌｋＣを出力してブロック間の位
相を合わせていた。

【０００６】ここで、カウンタ法を用いた従来の位相制
御装置について図１０を参照して説明する。ここでは、
位相制御装置がブロックＡとブロックＢとの間に接続さ
れている場合について説明する。

【０００７】図１０に示す従来の位相制御装置は、入力
Ｉｎ１から入力されるブロックＡの平均遅延クロックＣ
ｌｋＡと、入力Ｉｎ２から入力されるブロックＢの平均
遅延クロックＣｌｋＢとを比較して比較信号を出力する
位相比較器１００１と、この位相比較器の比較信号に応
じて、アップカウントあるいはダウンカウントをしてＢ
０、Ｂ１、・・・Ｂ４の５個の信号を出力するカウンタ
１００２と、このＢ０からＢ４の各信号を受けてアナロ
グスイッチＳｗ０、Ｓｗ１、・・・、Ｓｗ２０を制御す
るデコーダ１００３と、このデコーダ１００３に制御さ
れて遅延素子Ｄ１から遅延素子Ｄ２０のスイッチングを
行うアナログスイッチＳｗ０、Ｓｗ１、・・・、Ｓｗ２
０と、このアナログスイッチＳｗ０、Ｓｗ１、・・・、
Ｓｗ２０によってスイッチングされ、一定時間遅延させ
る遅延素子Ｄｌｙ１、Ｄｌｙ２、・・・、Ｄｌｙ２０と
から構成されている。

【０００８】この従来の位相制御装置は、入力Ｉｎ１か
らブロックＡの平均遅延クロックＣｌｋＡが入力され、
入力Ｉｎ２からブロックＢの平均遅延クロックＣｌｋＢ
が入力されると位相比較器１００１で比較して、入力Ｉ
ｎ１の立ち上がりが入力Ｉｎ２の立ち上がりより速い場
合には位相比較器１００１の出力Ｏｕｔから比較信号と
して“１”を出力し、入力Ｉｎ１の立ち上がりが入力Ｉ
ｎ２の立ち上がりより遅い場合には出力Ｏｕｔから比較
信号として“０”を出力する。

【０００９】カウンタ１００２では、この比較信号が
“１”のときにはＣｌｋＡの立ち上がりがＣｌｋＢの立
ち上がりより速いときであるため、ＣｌｋＢの立ち上が
りを速くするためにダウンカウントを行う、即ち遅延素
子Ｄｌｙ１、・・・、Ｄｌｙ２０の数を減らすようにア
ナログスイッチＳｗ０、・・・、Ｓｗ２０を左にシフト
させていく信号をＢ０、・・・、Ｂ４に出力する。逆に
比較信号が“０”のときにはアップカウントを行って、
遅延素子Ｄｌｙ１、・・・、Ｄｌｙ２０の数を増やすよ
うにアナログスイッチＳｗ０、・・・、Ｓｗ２０を右に
シフトさせていく信号をＢ０、・・・、Ｂ４に出力す
る。

【００１０】カウンタ１００２は初期状態では２０個あ
る遅延素子の半分である遅延素子Ｄｌｙ１から遅延素子
Ｄｌｙ１０の遅延を出力クロックに与えるようにスイッ
チＳｗ１０をオン状態にする。初期状態で半分の位置か
ら始めるのは、クロックを速める場合のために１０個、
遅らせる場合のために１０個の遅延素子が用意されてい
るからである。そして、比較信号の値によりカウンタ１
００２がアップカウントあるいはダウンカウントを行っ
て、デコーダ１００３を介してアナログスイッチＳｗ
０、・・・、Ｓｗ２０の位置を左右にシフトさせてい
く。これにより、遅延素子の数が調節され、ＣｌｋＡの
位相とＣｌｋＢの位相とを合わせることができ、出力ク
ロックＮＣｌｋＢをブロックＢに出力していた。

【００１１】

【発明が解決しようとする課題】しかしながら、上述し
た従来の位相制御装置では、カウンタ法のみを用いてい
たので、精度良く位相を合わせるためには遅延素子が多
数必要になると同時に、適性な位相信号を決定するまで
には長い時間が必要になっていた。

【００１２】例えば、従来の位相制御装置で１００psec
の遅延素子を用いて、５．５nsec（５５００psec）の位
相差のある２つの信号の位相を合わせようとすると、最
低でも５５個の遅延素子を用意しなければならない。さ
らに、実際には５．５nsecの位相差のある可能性を含ん
でいる２つの信号の位相を合わせようとする場合には、
合わせようとする信号の位相が５．５nsec進んでいる場
合と５．５nsec遅れている場合の両方を考慮しなければ
ならないので、位相が進んでいる場合のために５５個の
遅延素子を用意し、位相が遅れている場合のために５５
個の遅延素子を用意して結局１１０個の遅延素子を用意
しなければならなかった。

【００１３】また、位相を合わせるために必要な時間に
ついても、５．５nsecの位相差のある２つの信号の位相
を合わせるためには位相比較器１００１において５５回
の比較を行わなければならず、クロックを５５回入力す
るだけの時間が必要になっていた。

【００１４】本発明は上記事情に鑑みてなされたもので
あり、その目的はバイナリーサーチ法とカウンタ法とを
組み合わせることによって、遅延素子の数を低減し、位
相を合わせる時間を短縮することのできる位相制御装置
及びその方法を提供することにある。

【００１５】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明である位相制御装置は、第１のクロック
と第２のクロックとの位相を合わせて出力クロックを出
力する位相制御装置であって、前記第１のクロックと前
記第２のクロックとを比較して比較信号を出力する比較
手段と、この比較手段により出力された前記比較信号に
より前記出力クロックの遅延を第１の遅延時間を単位と
して調節するカウンタ手段と、前記比較信号によりバイ
ナリーサーチを用いて遅延を前記第１の遅延時間よりも
長い第２の遅延時間で調節するバイナリーサーチ手段と
を含むことを特徴とする。

【００１６】この第１の発明によれば、バイナリーサー
チ法とカウンタ法とを組み合わせたことにより、位相を
大まかに合わせる場合にはバイナリーサーチ法を使用
し、位相を細かく合わせる場合にはカウンタ法を使用す
ることができるので、遅延素子の数を大幅に減らすこと
ができるとともに、位相を合わせるために必要となる時
間も大幅に短縮することができる。

【００１７】第２の発明である位相制御装置は、第１の
クロックと第２のクロックとの位相を合わせて出力クロ
ックを出力する位相制御装置であって、前記第１のクロ
ックと前記第２のクロックとを比較して比較信号を出力
する比較手段と、この比較手段により出力された前記比
較信号により前記出力クロックの遅延を第１の遅延時間
を単位として調節し、遅延の調節できる時間を超えたと
きには動作信号を出力し、前記遅延の調節できる時間内
で位相を合わせられたときは前記出力クロックを出力す
るカウンタ手段と、このカウンタ手段から出力される前
記動作信号が入力されると、前記比較信号によりバイナ
リーサーチを用いて前記出力クロックの遅延を前記第１
の遅延時間よりも長い第２の遅延時間で調節して前記カ
ウンタ手段に出力するバイナリーサーチ手段とを含むこ
とを特徴とする。

【００１８】この第２の発明によれば、第１の発明と同
様の効果を奏する位相制御装置が実現できるが、とくに
合わせようとする信号間の位相差がカウンタ手段で遅延
の調節できる時間内であることが多い場合に有効であ
る。

【００１９】第３の発明である位相制御方法は、第１の
クロックと第２のクロックとの位相を合わせて出力クロ
ックとする位相制御方法であって、前記第１のクロック
と前記第２のクロックとを比較する比較ステップと、こ
の比較ステップの結果により前記出力クロックの遅延を
第１の遅延時間を単位として調節し、遅延の調節できる
時間内で位相を合わせられたときは前記出力クロックを
出力するカウンタステップと、このカウンタステップで
前記遅延の調節できる時間を超えても位相が合わせられ
なかったときには、バイナリーサーチを用いて前記出力
クロックの遅延を前記第１の遅延時間よりも長い第２の
遅延時間で調節して前記カウンタステップに出力するバ
イナリーサーチステップとを含むことを特徴とする。

【００２０】この第３の発明によれば、第２の発明であ
る位相制御装置と同様の効果を奏する位相制御方法を実
現することができる。

【００２１】

【発明の実施の形態】以下、本発明に係る位相制御装置
及びその方法の一実施形態を図面に基づいて説明する。

【００２２】図１は本実施形態の位相制御装置の構成を
示すブロック図である。

【００２３】図１に示すように、本実施形態の位相制御
装置は、入力Ｉｎ１から入力される信号と入力Ｉｎ２か
ら入力される信号の位相を比較して比較信号を出力する
位相比較器１００と、カウンタ法により位相の遅延を調
節するカウンタ手段２００と、バイナリーサーチ法によ
り位相の遅延を調節するバイナリーサーチ手段３００と
から構成されている。

【００２４】そして、このカウンタ手段２００は、位相
比較器１００の比較信号に応じて、アップカウントある
いはダウンカウントをしてＢ０、Ｂ１、・・・Ｂ４の５
個の信号を出力するカウンタＢ２０１と、このＢ０から
Ｂ４の各信号を受けてアナログスイッチＳｗＢ０、Ｓｗ
Ｂ１、・・・、ＳｗＢ２０を制御するデコーダＢ２０２
と、このデコーダＢ２０２に制御されて遅延素子Ｄｌｙ
Ｂ１から遅延素子ＤｌｙＢ２０のスイッチングを行うア
ナログスイッチＳｗＢ０、ＳｗＢ１、・・・、ＳｗＢ２
０と、このアナログスイッチＳｗＢ０、ＳｗＢ１、・・
・、ＳｗＢ２０によってスイッチングされ、一定時間遅
延させる遅延素子ＤｌｙＢ１、ＤｌｙＢ２、・・・、Ｄ
ｌｙＢ２０とから構成されている。

【００２５】同様に、バイナリーサーチ手段３００は、
バイナリーサーチを行うカウンタＡ３０１と、このカウ
ンタＡからの信号を受けてアナログスイッチＳｗＡ０、
ＳｗＡ１、・・・、ＳｗＡ１５を制御するデコーダＡ３
０２と、このデコーダＡ３０２に制御されて遅延素子Ｄ
ｌｙＡ１から遅延素子ＤｌｙＡ１５のスイッチングを行
うアナログスイッチＳｗＡ０、ＳｗＡ１、・・・、Ｓｗ
Ａ１５と、このアナログスイッチＳｗＡ０、ＳｗＡ１、
・・・、ＳｗＡ１５によってスイッチングされ、一定時
間遅延させる遅延素子ＤｌｙＡ１、ＤｌｙＡ２、・・
・、ＤｌｙＡ１５とから構成されている。

【００２６】ここで、カウンタ手段２００は精度良く位
相を合わせるための手段なので、遅延素子ＤｌｙＢ１、
ＤｌｙＢ２、・・・、ＤｌｙＢ２０は遅延時間の短いも
のが使用され、バイナリーサーチ手段３００は大まかに
位相を合わせるための手段なので、遅延素子ＤｌｙＡ
１、ＤｌｙＡ２、・・・、ＤｌｙＡ１５は遅延時間の長
いものが使用される。遅延素子ＤｌｙＢ１、・・・、Ｄ
ｌｙＢ２０は遅延素子ＤｌｙＡ１、・・・、ＤｌｙＡ１
５の１／１０の遅延時間の遅延素子を、位相を遅らせる
ために１０個、位相を速くするために１０個、合わせて
２０個使用することが理想的であるが、その他の場合も
考えられる。以下の実施形態で示す例では、遅延素子Ｄ
ｌｙＡ１、ＤｌｙＡ２、・・・、ＤｌｙＡ１５は遅延時
間が１ｎｓｅｃのものが１５個使用され、遅延素子Ｄｌ
ｙＢ１、ＤｌｙＢ２、・・・、ＤｌｙＢ２０は遅延時間
が遅延素子ＤｌｙＡ１、・・・、ＤｌｙＡ１５の１／１
０の遅延時間である１００ｐｓｅｃ（０．１ｎｓｅｃ）
のものが２０個使用される場合について説明する。

【００２７】また、位相比較器１００と、デコーダＢ２
０２と、デコーダＡ３０２とを実現させる回路図をそれ
ぞれ図２、図３、図４に示す。

【００２８】次に、本実施形態の位相制御装置の動作に
ついて説明することで、併せて本実施形態の位相制御方
法についても説明する。

【００２９】図５は本実施形態の位相制御装置の動作を
示したフローチャートである。ここでは、例として１０
０ＭＨｚの基本クロックＣｌｋを使用し、図９のブロッ
クＢの平均遅延クロックＣｌｋＢはブロックＡの平均遅
延クロックＣｌｋＡよりｄ１（＜１ｎｓｅｃ）だけ遅延
し、ブロックＣの平均遅延クロックＣｌｋＣはＣｌｋＡ
よりｄ２（＞１ｎｓｅｃ）だけ遅延している場合につい
て説明する。

【００３０】この場合のタイミングチャートを図６に示
す。基本クロックＣｌｋは１００ＭＨｚなので１周期は
１０ｎｓｅｃであり、ＣｌｋＡはブロックＡの負荷によ
る遅延があるので、すでにＣｌｋから遅れている。そし
て、ＣｌｋＢがＣｌｋＡからｄ１だけ遅延し、ＣｌｋＣ
がＣｌｋＡからｄ２だけ遅延していることを示してい
る。

【００３１】まず、ＣｌｋＡとＣｌｋＢの位相を合わせ
る場合について説明する。

【００３２】初期状態では、４ビットのカウンタＡ３０
１は２進数で“１０００”の信号を出力し、カウンタＢ
２０１は“１０１０”の信号を出力する。この信号によ
り、デコーダＡ３０２，デコーダＢ２０２の制御によ
り、ＳｗＡの総数の半分であるＳｗＡ８，ＳｗＢの総数
の半分であるＳｗＢ１０がオンされることになる。従っ
て、初期状態ではすでに遅延素子ＤｌｙＡ１から遅延素
子ＤｌｙＡ８までの８ｎｓｅｃの遅延と遅延素子Ｄｌｙ
Ｂ１から遅延素子ＤｌｙＢ１０までの１ｎｓｅｃの遅延
がすでにあるので、図６のＣｌｋＢ、ＣｌｋＣは合わせ
て９ｎｓｅｃの遅延がすでに存在している。

【００３３】位相比較器１００の入力Ｉｎ１からブロッ
クＡの平均遅延クロックＣｌｋＡが入力され、入力Ｉｎ
２からブロックＢの平均遅延クロックＣｌｋＢが入力さ
れると、位相比較器１００ではＣｌｋＡとＣｌｋＢの立
ち上がりを比較して、ＣｌｋＡの立ち上がりがＣｌｋＢ
の立ち上がりより速い場合には出力Ｏｕｔから比較信号
として“１”を出力し、ＣｌｋＡの立ち上がりがＣｌｋ
Ｂの立ち上がりより遅い場合には出力Ｏｕｔから比較信
号として“０”を出力する（Ｓ５１）。

【００３４】図６の場合には、タイミングチャートから
分かるようにＣｌｋＡの立ち上がりがＣｌｋＢの立ち上
がりより速いため位相比較器１００が“１”を出力す
る。

【００３５】この比較信号を受けてカウンタＢ２０１で
はアップカウントあるいはダウンカウントをしてＢ０、
Ｂ１、・・・、Ｂ４の５個の信号を出力する。

【００３６】まず、この場合のように比較信号が“１”
の場合にはＣｌｋＡがＣｌｋＢよりも速い場合なのでＣ
ｌｋＢの遅延を少なくする必要がある。即ち、遅延素子
ＤｌｙＢ１、ＤｌｙＢ２、・・・、ＤｌｙＢ２０の数を
減らす必要があるので、カウンタＢ２０１はダウンカウ
ントを行い遅延素子を減らすような信号Ｂ０、Ｂ１、・
・・Ｂ４を出力し、この信号によりデコーダＢ２０２は
スイッチＳｗＢ０、ＳｗＢ１、・・・、ＳｗＢ２０を制
御して遅延素子ＤｌｙＢ１、ＤｌｙＢ２、・・・、Ｄｌ
ｙＢ２０の数を減らしていく。

【００３７】１クロックで１回の比較を行い遅延素子の
数を１つずつ減らしていき（Ｓ５２）、位相が合わせら
れると（Ｓ５３）、そこで位相制御の処理は終了する。

【００３８】カウンタ手段２００には遅延素子ＤｌｙＢ
１、・・・、ＤｌｙＢ１０が位相を速くする場合のため
に１０個用意されていて、遅延ｄ１は１ｎｓｅｃよりも
小さいため、１０回ダウンカウントする前にカウンタ手
段２００のみで遅延を合わせることができ（Ｓ５３）、
位相制御の処理は終了する。

【００３９】また、ＣｌｋＡの立ち上がりがＣｌｋＢの
立ち上がりより遅いために位相比較器１００が“０”を
出力する場合には、遅延素子ＤｌｙＢ１１から遅延素子
ＤｌｙＢ２０を利用してＣｌｋＢの位相を遅らせていき
ＣｌｋＡの位相と合わせることになる。

【００４０】次に、カウンタＢ２０１で１０回アップカ
ウントまたはダウンカウントを行っても位相を合わせる
ことができず、１１回目のカウントが行われた場合につ
いて説明する。

【００４１】１１回のカウントが行われるとカウンタ手
段２００では位相を合わせることができないということ
になるので（Ｓ５３）、バイナリーサーチ手段３００で
バイナリーサーチを行うことになる（Ｓ５４）。

【００４２】カウンタＢ２０１において、１１回のアッ
プカウントが行われるとＣａｒｒｙから“１”が出力さ
れ、１１回ダウンカウントが行われるとＢｏｒｒｏｗか
ら“１”が出力され、カウンタＡ３０１が動作状態とな
ってバイナリーサーチが行われる。このときカウンタＢ
２０１は初期状態に戻り、アナログスイッチではＳｗＢ
１０が再び選択されている。

【００４３】図６のＣｌｋＡとＣｌｋＣの遅延を合わせ
る場合には、ｄ２が１ｎｓｅｃよりも長いので１１回ダ
ウンカウントされ、Ｂｏｒｒｏｗから“１”が出力され
てカウンタＡ３０１でバイナリーサーチが開始される。

【００４４】ここで、バイナリーサーチによりスイッチ
ＳｗＡ１、・・・、ＳｗＡ１５が選択される順番を図７
を用いて説明する。

【００４５】初期状態ではＳｗＡ８が選択されている
が、位相比較器１００の比較信号が“０”のときには位
相を速める必要があるので遅延素子の数を減らすべくＳ
ｗＡ４が選択され、比較信号が“１”のときには位相を
遅らせる必要があるため遅延素子の数を増やすべくＳｗ
Ａ１２が選択される。同様にして次のバイナリーサーチ
では比較信号によってＳｗＡ２、６、１０、１４の４つ
のスイッチのうちのどれか１つが選択され、さらに次の
バイナリーサーチを行ってＳｗＡ１、３、５、７、９、
１１、１３、１５のうちのどれか１つのスイッチが最終
的に選択される（Ｓ５４）。従って、バイナリーサーチ
手段３００では、必ず３回のバイナリーサーチが行われ
る。そして、バイナリーサーチ手段３００の処理が終了
して再びカウンタ手段２００での処理が開始される。

【００４６】例えば、ｄ２が５．６ｎｓｅｃである場合
には、ＣｌｋＣはＣｌｋＡよりも遅れているので遅延素
子の数を減らすべく、まずＳｗＡ４が選択される。Ｓｗ
Ａ４が選択されると、ＳｗＡ８のときに比べて遅延素子
の数が４つ減るのでＣｌｋＣは４ｎｓｅｃ速くなるが、
まだＣｌｋＣは遅れているので比較信号は“０”のまま
である。従って、ＳｗＡ２が選択される。ＳｗＡ２が選
択されると遅延素子の数が６つ減るので、ＣｌｋＣは６
ｎｓｅｃ速くなりＣｌｋＡの位相よりも速くなる。従っ
て、比較信号は“１”に変わり、ＳｗＡ３が最終的に選
択される。この段階では、ＣｌｋＣはＳｗＡ８が選択さ
れていたときに比べて５ｎｓｅｃ速くなっているので、
ＣｌｋＣとＣｌｋＡとの位相差は０．６ｎｓｅｃに短く
なっている。そして、バイナリーサーチ手段３００での
処理は終了し、カウンタ手段２００の処理が開始され
る。

【００４７】カウンタ手段２００では再び比較信号によ
って、アップカウントあるいはダウンカウントを行って
位相を合わせる（Ｓ５２）。この段階ではすでにバイナ
リーサーチ手段３００によって、位相差がカウンタ手段
２００で合わせられる範囲内になっているので必ず位相
を合わせることができ（Ｓ５３）、位相制御の処理は終
了する。ｄ２が５．６ｎｓｅｃの場合について考えてみ
ると、バイナリーサーチ手段３００によってすでに位相
差は０．６ｎｓｅｃ（６００ｐｓｅｃ）になっているの
で、カウンタ手段２００では６回ダウンカウントするこ
とにより位相を合わせることができ、位相制御の処理は
終了する。

【００４８】ここで、従来の位相制御装置と本実施形態
の位相制御装置との間で遅延素子の数と位相を合わせる
ために必要となる時間について比較してみると、本実施
形態の位相制御装置では、５．６ｎｓｅｃの遅延を合わ
せようとすると、１００ｐｓｅｃの遅延素子が２０個、
１ｎｓｅｃの遅延素子が１５個、合わせて３５個必要に
なり、位相を合わせるために必要となる時間は、最初に
カウンタ手段で１１回クロックＣｌｋを入力し、次にバ
イナリーサーチ手段３００で３回入力し、さらにカウン
タ手段２００で６回入力して位相が合わせられる。従っ
て全部で２０回クロックを入力し、図６に示した例のよ
うに基本クロックの周期が１０ｎｓｅｃの場合には２０
０ｎｓｅｃ（２０回×１０ｎｓｅｃ）の時間が必要とな
る。

【００４９】これに対し、従来のカウンタ法のみを使用
した位相制御装置では、５．６ｎｓｅｃの遅延を１００
ｐｓｅｃの遅延素子を使って合わせようとすると、遅延
素子の数は最低でも５６個、通常では１１２個以上必要
になり、位相を合わせるために必要となる時間もクロッ
クＣｌｋを５６回入力しなければならないので、５６０
ｎｓｅｃ（５６回×１０ｎｓｅｃ）の時間が必要となっ
てしまう。

【００５０】また、本実施形態では最初にカウンタ手段
２００で１１回のカウントをした後にバイナリーサーチ
を行い、その後再びカウンタ手段２００で位相を合わせ
ているが、これは特に合わせようとする信号間の位相差
が図６のｄ１で示した例のように１ｎｓｅｃ以下となる
ことが多い場合には、カウンタ手段２００のみで位相を
合わせられる可能性が高くなるので有効であるが、位相
差が１ｎｓｅｃ以上のことが多くなるような場合には、
カウンタ手段２００での最初の１１回のカウントが無駄
になる場合が多くなる。

【００５１】そこで、このような場合には最初にカウン
タ手段２００で１１回のカウントを行わずにバイナリー
サーチ手段３００で大まかに位相を合わせてしまってか
らカウンタ手段２００で位相を合わせてもよい。こうす
ることで１ｎｓｅｃ以上の位相差があることが多い場合
に、頻繁に１１回のカウントを行うことがなくなる。

【００５２】

【発明の効果】以上説明してきたように、本発明の位相
制御装置及びその方法によれば、バイナリーサーチ法と
カウンタ法とを組み合わせたことにより、位相を大まか
に合わせる場合にはバイナリーサーチ法を使用し、位相
を細かく合わせる場合にはカウンタ法を使用することが
できるので、遅延素子の数を大幅に減らすことができる
とともに、位相を合わせるために必要となる時間も大幅
に短縮することができるようになった。

【図面の簡単な説明】

【図１】本実施形態の位相制御装置の構成を示すブロッ
ク図である。

【図２】図１に示す位相制御装置の位相比較器１００の
構成を示す回路図である。

【図３】図１に示す位相制御装置のデコーダＢ２０２の
構成を示す回路図である。

【図４】図１に示す位相制御装置のデコーダＡ３０２の
構成を示す回路図である。

【図５】本実施形態の位相制御方法を示すフローチャー
トである。

【図６】本実施形態の位相制御装置の動作を説明するた
めのタイミングチャートである。

【図７】カウンタＡ２０２がスイッチＡを選択する方法
を説明するための図である。

【図８】シングルチップ上における各ブロックの配置を
示す図である。

【図９】図８のブロック間に位相制御装置を設置した場
合の図である。

【図１０】従来の位相制御装置の構成を示すブロック図
である。

【符号の説明】

１００、１００１ 位相比較器 ２００ カウンタ手段 ２０１ カウンタＢ ２０２ デコーダＢ ３００ バイナリーサーチ手段 ３０１ カウンタＡ ３０２ デコーダＡ １００２ カウンタ １００３ デコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 第１のクロックと第２のクロックとの位
   相を合わせて出力クロックを出力する位相制御装置であ
   って、 前記第１のクロックと前記第２のクロックとを比較して
   比較信号を出力する比較手段と、 この比較手段により出力された前記比較信号により前記
   出力クロックの遅延を第１の遅延時間を単位として調節
   するカウンタ手段と、 前記比較信号によりバイナリーサーチを用いて遅延を前
   記第１の遅延時間よりも長い第２の遅延時間で調節する
   バイナリーサーチ手段とを含むことを特徴とする位相制
   御装置。
2. 【請求項２】 第１のクロックと第２のクロックとの位
   相を合わせて出力クロックを出力する位相制御装置であ
   って、 前記第１のクロックと前記第２のクロックとを比較して
   比較信号を出力する比較手段と、 この比較手段により出力された前記比較信号により前記
   出力クロックの遅延を第１の遅延時間を単位として調節
   し、遅延の調節できる時間を超えたときには動作信号を
   出力し、前記遅延の調節できる時間内で位相を合わせら
   れたときは前記出力クロックを出力するカウンタ手段
   と、 このカウンタ手段から出力される前記動作信号が入力さ
   れると、前記比較信号によりバイナリーサーチを用いて
   前記出力クロックの遅延を前記第１の遅延時間よりも長
   い第２の遅延時間で調節して前記カウンタ手段に出力す
   るバイナリーサーチ手段とを含むことを特徴とする位相
   制御装置。
3. 【請求項３】 第１のクロックと第２のクロックとの位
   相を合わせて出力クロックとする位相制御方法であっ
   て、 前記第１のクロックと前記第２のクロックとを比較する
   比較ステップと、 この比較ステップの結果により前記出力クロックの遅延
   を第１の遅延時間を単位として調節し、遅延の調節でき
   る時間内で位相を合わせられたときは前記出力クロック
   を出力するカウンタステップと、 このカウンタステップで前記遅延の調節できる時間を超
   えても位相が合わせられなかったときには、バイナリー
   サーチを用いて前記出力クロックの遅延を前記第１の遅
   延時間よりも長い第２の遅延時間で調節して前記カウン
   タステップに出力するバイナリーサーチステップとを含
   むことを特徴とする位相制御方法。