JPS6316710A - ラツチ回路 - Google Patents

ラツチ回路

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Publication number
JPS6316710A
JPS6316710A JP61161379A JP16137986A JPS6316710A JP S6316710 A JPS6316710 A JP S6316710A JP 61161379 A JP61161379 A JP 61161379A JP 16137986 A JP16137986 A JP 16137986A JP S6316710 A JPS6316710 A JP S6316710A
Authority
JP
Japan
Prior art keywords
circuit
output
clock signal
terminal
delay time
Prior art date
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Pending
Application number
JP61161379A
Other languages
English (en)
Inventor
Junichi Sato
淳一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP61161379A priority Critical patent/JPS6316710A/ja
Publication of JPS6316710A publication Critical patent/JPS6316710A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はランチ回路に関する。特に、CMOS(相補型
絶縁ゲート電界効果トランジスタ)lI造のラッチ回路
に利用するに適する。
〔概 要〕
本発明は、複数個のトランスファゲートと、この各トラ
ンスファゲートの二つのゲート制御端子にクロック信号
をそれぞれ所定時間遅延させた相補の遅延信号をそれぞ
れ印加する遅延手段とを含むラッチ回路において、 上記遅延手段が、外部端子から遅延クロック信号の遅延
時間を異なる値に切り換えできるようにすることにより
、 ラッチのタイミングを微調整できるようにしたものであ
る。
〔従来の技術〕
従来この種のラッチ回路は、トランスファゲートおよび
インバートバッファもしくはノア回路およびナンド回路
から構成されていた。
第3図は従来のCMO3構造のラッチ回路の一例を示す
回路図である。第3図において、1はトランスファゲー
トであり、2はインバートバッファである。クロック端
子Cに入力されたクロック信号が1段のインバートバッ
ファ2により反転遅延された遅延クロック信号Caと、
この遅延クロック信号Caがさらに1段のインバートバ
ッファ2により反転遅延された相補の遅延クロック信号
で「とが、それぞれトランスファゲート1の制御ゲート
に印加されることで、データ端子りに入力されたデータ
信号をラッチし、出力端子Qより出力信号を出力する。
〔発明が解決しようとする問題点〕
上述した従来のラッチ回路には、ラッチのタイミングを
微調整する回路がついていないため、ラッチのタイミン
グを111整するには、ランチ回路の外部にそのための
回路を作る必要がある。
第4図に示すように、多数のランチ回路4が同時に動作
する場合には、同時動作が問題となることがある。この
問題を回避する手段として、第5図のような回路変更が
考えられる。すなわち、バッファ7を数段介しラッチ回
路4のクロック信号とする。なお第4図および第5図に
おいて、5はトライステートバッファ、6は外部出力端
子、およびcbはトライステートバッファ6の制御信号
である。
ゲートアレイの設計においては、配置配線がコンピュー
タで自動的に行われるため、レイアウト以前に配線長を
予想することは非常に困難であり、従って配線長まで考
慮したときのゲートの遅延時間を予想することも困難と
なる。
すなわち、上述の回路変更のように、ゲートを介した場
合の遅延時間を予想することは困難であり、従来のラッ
チ回路には、ラッチのタイミングを微調整することが困
難である欠点がある。
本発明の目的は、上記の欠点を除去することにより、ラ
ンチのタイミングの微調整が容易にできるランチ回路を
提供することにある。
〔問題点を解決するための手段〕
本発明は、複数個のトランスファゲートと、この各トラ
ンスファゲートの二つの制御ゲートにクロック信号をそ
れぞれ所定の遅延時間だけ遅延させた相補の遅延クロッ
ク信号をそれぞれ印加する遅延手段とを含むラッチ回路
において、上記遅延時間を外部端子により異なる値に切
り換える切換手段を含むことを特徴とする。
〔作 用〕
本発明は、遅延手段として、例えばセレクタを設け、外
部切換端子に与えられる電圧に従って、遅延クロック信
号の遅延時間を異なる値に切り換えできるようにしてい
る。
従って、入力されるデータ信号のランチのタイミングを
外部から微調整することが可能となる。
〔実施例〕
以下、本発明の実施例について図面を参照して説明する
第1図は本発明の一実施例を示す回路図である。
データ端子りに一端が接続されたトランスフアゲ−)l
l’l(インバートバッファ21を介してトランスファ
ゲート12の一端に接続され、トランスファゲート12
の他端はインバートバッファ22を介し出力端子Qに接
続される。インバートバッファ21の出力はインバート
バッファ23とトランスファゲート13を介してその人
力に接続され、同様にインバートバッファ22の出力は
インバートバッファ24とトランスファゲート14を介
してその入力に接続される。
一方、クロ7り端子Cにはインバートバッファ25.2
6.27および28が縦続接続され、インバートバッフ
ァ2日の出力はノア回路31の一方の人力に接続され、
ノア回路31の他方の入力は切換端子Aがインバートバ
ッファ34を介して接続される。さらに切換端子Aはノ
ア回路32の一方の入力に接続され、ノア回路32の他
方の入力はインバートバッフ126の出力に接続される
。ノア回路31および32の出力はノア回路33のそれ
ぞれの入力に接続され、ノア回路33の出力はインバー
トバッファ29の入力に接続され、そして、インバート
バッファ29の出力からは遅延クロック信号Caが、ノ
ア回路33の出力からは遅延クロック信号で「がそれぞ
れ出力され、トランスファゲート11.12.13およ
び14のそれぞれの制御ゲートに供給される。ここで、
ノア回路31.32および33とインバートバッファ3
4とでセレクタ30を構成し、切換端子Aに与えられる
切換電圧に従って、遅延クロック信号Caおよびで「の
遅延時間の切換え選択を行う。
本発明の特徴は、第1図において、切換端子Aを有する
セレクタ30を設けたことにある。
次に、本実施例の動作について第2図に示すタイミング
チャートを参照して説明する。第2図に示すように切換
端子Aが低レベルの場合、セレクタ30はインバートバ
ッファ26の出力からのパス40を選択し、セレクタ3
0の出力である遅延クロック信号Caは第2図に示す遅
延時間tdlを持つ。一方、切換端子Aが高レベルの場
合、セレクタ30はインバートバッファ28の出力であ
るパス50を選択し、遅延クロック信号Caの遅延時間
は第2図に示すように遅延時間td2となる。
すなわち、本実施例によれば、切換端子Aに与える電圧
でラッチ回路のクロック端子に与える遅延クロック信号
の遅延時間を選択して切り換えることにより、ラッチの
微調整を行うことができる。
〔発明の効果〕
以上説明したように、本発明は、セレクタの切換端子に
よってクロック端子の遅延時間を選択することにより、
ランチのタイミングを微調整できる効果がある。
【図面の簡単な説明】
第1図は本発明の一実施例を示す回路図。 第2図はその動作を示すタイミングチャート。 第3図は第一の従来例を示す回路図。 第4図は第二の従来例を示す回路図。 第5図は第三の従来例を示す回路図。 1.11〜14・・・トランスファゲート、2.21〜
28.34・・・インバートバッファ、4・・・ラッチ
回路、5・・・トライステートバッファ、6・・・外部
出力端子、7・・・バッファ、30・・・セレクタ、4
0.50・・・パス、A・・・切換端子、C・・・クロ
ック端子、Ca、でa ”’遅延クロック信号、cb・
・・制御信号、D・・・データ端子、Q・・・出力端子
。 特許出願人 日本電気株式会社−2 代理人  弁理士 井 出 直 孝 実施例 M 1 図 20−ノフ塙:!rC 実施例 爪 2 図 従来例 M3図 制御信号 Cb 従来例 JY14図 %!制御@呵 h 従来例 Jl′i5  図

Claims (1)

    【特許請求の範囲】
  1. (1)複数個のトランスファゲートと、この各トランス
    ファゲートの二つの制御ゲートにクロック信号をそれぞ
    れ所定の遅延時間だけ遅延させた相補の遅延クロック信
    号をそれぞれ印加する遅延手段とを含むラッチ回路にお
    いて、 上記遅延時間を外部端子により異なる値に切り換える切
    換手段を 含むことを特徴とするラッチ回路。
JP61161379A 1986-07-09 1986-07-09 ラツチ回路 Pending JPS6316710A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP61161379A JPS6316710A (ja) 1986-07-09 1986-07-09 ラツチ回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61161379A JPS6316710A (ja) 1986-07-09 1986-07-09 ラツチ回路

Publications (1)

Publication Number Publication Date
JPS6316710A true JPS6316710A (ja) 1988-01-23

Family

ID=15733971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61161379A Pending JPS6316710A (ja) 1986-07-09 1986-07-09 ラツチ回路

Country Status (1)

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JP (1) JPS6316710A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01261925A (ja) * 1988-04-13 1989-10-18 Fujitsu Ltd 半導体集積回路
US5105100A (en) * 1990-06-29 1992-04-14 Nec Corporation Easily and quickly testable master-slave flipflop circuit
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US5684422A (en) * 1995-01-25 1997-11-04 Advanced Micro Devices, Inc. Pipelined microprocessor including a high speed single-clock latch circuit
US5708380A (en) * 1996-01-31 1998-01-13 Hughes Electronics Test for hold time margins in digital systems
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US6982585B2 (en) 2002-02-05 2006-01-03 Seiko Epson Corporation Pulse shaping system, laser printer, pulse shaping method and method of generating serial video data for laser printer

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