JPH03191409A

JPH03191409A - 出力制御回路

Info

Publication number: JPH03191409A
Application number: JP1332105A
Authority: JP
Inventors: Yoshiaki Yanagida; 柳田　義明; Soichi Matsuyama; 松山　宗一; Ikuhiro Oomi; 育洋大美; Yoshihisa Ikuta; 善久生田
Original assignee: Mita Industrial Co Ltd
Current assignee: Kyocera Mita Industrial Co Ltd
Priority date: 1989-12-20
Filing date: 1989-12-20
Publication date: 1991-08-21
Anticipated expiration: 2013-02-25
Also published as: JP2718557B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数ラインを有して出力側回路に接続され、
各ラインの出力信号の変化タイミングを調整制御する出
力制御回路に関する。

（従来の技術）従来、インターフェイス等の汎用ＩＣや特殊用途向けＩ
Ｃ（Ａｓ　ＩＣ＞等を入力部と出力部間に介在して出力
制御するものでは、複数ライン上からの出力信号が同時
に変化して、大きな突入電流を生じることがあった。例
えば、上記ＩＣが複数個のトランジスタアレイを通して
比較的大きな電流を駆動するようになされている場合、
これらのトランジスタアレイが同時に駆動されると、上
記ＩＣからの電流流出が過大となる。この結果、ＩＣの
電源電圧の低下を招き、かかる電源電圧の低下に起因す
る誤動作を引き起こす虞れがある。

この対策として、ＩＣのビンの内から電源供給用ビンの
本数を増やしてＩＣの電流供給能力を増大させ、電源電
圧の低下を防止するようにしたものがある。

〔発明が解決しようとする課題〕

ところで、通常、ＩＣのビン数はＩＣパッケージの大き
さにより決定されるため、電源供給用ビンを増加させる
と、入出力信号用のビン数が制限されることになり、あ
るいは上記パッケージの大型化を招くことになる。

この対策として、ＩＣからの出力信号の一部を遅延させ
ることが考えられるが、同時変化する出力信号が少ない
場合にも一律に遅延するようにすると、汎用性に欠ける
とともにＩＣの高速駆動が妨げられる。

本発明は、上記問題を解消するもので、複数ライン上の
各ラインの出力信号の変化タイミングを調整制御する出
力制御回路を提供することを目的とする。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、出力側回路に接
続される少なくとも２本の信号ライン上の信号を遅延さ
せる出力制御回路であって、上記出力制御回路が上記信
号ラインの内の少なくとも一方に並列接続される予め定
めた遅延量を有する遅延手段と、上記並列回路を構成す
る信号ラインと遅延手段の一方のみ上記出力側回路に接
続する切換手段と、該切換手段の接続を指示する選択手
段とを備えたものである。

〔作用〕上記構成の出力制御回路によれば、選択手段が遅延手段
を入力側回路と出力側回路間に接続するように切換手段
を切り換えると、入力側回路からの当該信号ラインへの
信号は遅延されて出力側回路に出力される。一方、選択
手段が信号ラインを入力側回路と出力側回路間に接続す
るように切換手段を切り換えると、入力側回路からの当
該信号ラインへの信号は直接出力側回路に出力される。

〔実施例〕

第１図は本発明に係る出力制御回路の第１実施例を示す
ブロック図である。なお、説明の便宜上、出力制御回路
への入力ラインは３本で、各信号を１１〜１３とする。

ラッチ回路１はラッチ回路１ａ〜１Ｃからなり、入力信
号１１〜Ｉ３をそれぞれ保持して入出力タイミングに同
期をかけるものである。切換回路２は切換回路２ａ〜２
Ｃからなり、選択回路３からの選択信号８１〜Ｓ３に応
じてラッチ回路１ａ〜１Ｃからの信号１１１〜Ｉ　３１
を遅延するか否かを切り換えるものである。選択回路３
はマイクロコンピュータ（以下、マイコンという）等か
らの選択設定信号Ａ、Ｂに応じて、選択信号８１〜Ｓ３
をそれぞれ切換回路２ａ〜２Ｃに出力し、切換回路２か
らの出力信号０１〜０３のいずれかを遅延させるもので
ある。

ここで、上記切換回路２の一実施例の回路構成について
第２図を用いて説明する。なお、説明の便宜上、切換回
路２ａを例にして説明するが、切換回路２ｂ、２ｃも切
換回路２ａと同様に構成されている。

遅延回路２０は複数個のバッファ２００〜２０２を直列
接続したもので、その遅延時間はバッファの接続個数に
よって設定されている。この遅延回路２０はラッチ回路
１ａからの信号■１１を上記所定時間だけ遅延して切換
回路２１に出力する。

また、上記遅延時間は切換回路２からの出力信号ｏ１〜
ｏ３により駆動される機器の動作に影響を与えない程度
の短時間、例えば２０ｎｓ程度に設定されている。

スイッチ回路２１は選択回路３からの選択信号Ｓ１に応
じてラッチ回路１ａからの信号１１１をそのまま出力す
るか、遅延回路２０を通して遅延した後に出力するかを
切り換えるものである。アンド回路２１０は一方の入力
端子に遅延回路２０からの遅延信号が入力されるととも
に、他方の入力端子にインバータ２１１を通して、選択
信号Ｓ１の反転信号が入力されるものである。インバー
タ２１１は選択信号Ｓ１を反転して出力するものである
。そして、上記アンド回路２１０はインバータ２１１か
らハイ信号、すなわち選択信号Ｓ１としてロー信号が入
力されると、ゲートを開いて遅延回路２０からの遅延さ
れた信号をオア回路２１２に出力する。

アンド回路２１３は一方の入力端子にラッチ回路１ａか
らの信号１１１がそのまま入力されるとともに、他方の
入力端子に選択回路３からの選択信号Ｓ１が入力される
ものである。そして、このアンド回路２１３は選択信号
Ｓ１としてハイ信号が入力されると、ゲートを開いてラ
ッチ回路１ａからの信号Ｉ　ｎをオア回路２１２に出力
する。オア回路２１２はゲートが開かれたアンド回路２
１０゜２１３の内の一方からの信号を出力するものであ
る。

続いて、上記切換回路２ａの動作について説明する。

まず、選択回路３から切換回路２ａにロー信号が入力さ
れると、インバータ２１１を通してアンド回路２１０に
ハイ信号が入力され、アンド回路２１０のゲートが開い
て、遅延回路２０で遅延された信号がアンド回路２１０
を通してオア回路２１２に出力される。一方、アンド回
路２１３は選択回路３からのロー信号によりゲートが閉
じたままになり、ラッチ回路１ａからの信号■１１が電
気的に遮断される。従って、オア回路２１２からはラッ
チ回路１ａからの信号１１１を遅延回路２０で遅延した
出力信号０１が送出される。

一方、選択回路３から切換回路２ａにハイ信号が入力さ
れると、インバータ２１１を通してアンド回路２１０に
ロー信号が入力されてアンド回路２１０のゲートが閉じ
、遅延回路２０からの信号が電気的に遮断される。一方
、アンド回路２１３は選択回路３からのハイ信号により
ゲートが開いて、ラッチ回路１ａからの入力信号■１１
がオア回路２１２に出力される。従って、オア回路２１
２からはラッチ回路１ａからの信号■１１がそのまま出
力信号ｏ１として送出される。

すなわち、切換回路２は選択回路３から選択信号Ｓ１と
してロー信号が入力されると、入力信号１１１〜ｌ３１
（の内の１または２）を上記所定時間だけ遅延して出力
し、一方、選択回路３からハイ、信号が入力されると、
入力信号Ｉ　ｎ−１３１をそのまま出力する。

ここで、選択回路３の一実施例を示す構成について第３
図を用いて説明する。

アンド回路３１は入力端子に選択設定信号Ａ。

Ｂがそれぞれ入力され、選択設定信号Ａ、Ｂの双方がロ
ーのときに選択信号Ｓ１としてロー信号を切換回路２ａ
に出力するものである。アンド回路３２は一方の入力端
子に選択設定信号Ａがインバータ３３を通して入力され
るとともに、他方の入力端子に選択設定信号Ｂが入力さ
れるものである。

このアンド回路３２は選択設定信号Ａがハイ、且つ選択
設定信号Ｂがローのときに選択信号Ｓ２としてロー信号
を切換回路２ｂに出力する。アンド回路３３は一方の入
力端子に選択設定信号Ａが入力されるとともに、他方の
入力端子に選択設定信号Ｂがインバータ３５を通して入
力されるものである。このアンド回路３３は選択設定信
号Ａが口、且つ選択設定信号Ｂがハイのときに選択信号
＄３としてロー信号を切換回路２Ｃに出力する。

インバータ３３は選択設定信号Ａを、インバータ３５は
選択設定信号すをそれぞれ反転して出力するものである
。

次に、上記選択回路３の動作について説明する。

選択設定信号Ａ、Ｂの双方がローに設定されると、アン
ド回路３１がロー信号を切換回路２ａに、アンド回路３
２．３４がハイ信号を切換回路２ｂ。

２Ｃに出力する。従って、入力信号■１が遅延されて出
力され、一方、入力信号Ｉ２．Ｉ３は遅延されることな
く出力される。

また、選択設定信号Ａがハイ、選択設定信号Ｂがローに
設定されると、アンド回路３２がロー信号を切換回路２
ｂに、アンド回路３１．３４がハイ信号を切換回路２ａ
、２Ｃに出力する。従って、入力信号Ｉ２が遅延されて
出力され、一方、入力信号１１．Ｉ３は遅延されること
なく出力される。

さらに、選択設定信号Ａがロー、選択設定信号Ｂがハイ
に設定されると、アンド回路３４がロー信号を切換回路
２Ｃに、アンド回路３１．３２がハイ信号を切換回路２
’ｏ、　２ｃに出力する。従って、入力信号■３が遅延
されて出力され、一方、入力信号１１．Ｉ２は遅延され
ることなく出力される。

また、選択設定信号Ａ、Ｂの双方がハイ設定されると、
アンド回路３１．３２および３４はそれぞれハイ信号を
切換回路２ａ〜２Ｃに出力する。

従って、入力信号１１〜Ｉ３はいずれも遅延されること
なく出力される。

すなわち、選択設定信号Ａ、Ｂを設定することにより、
入力信号１１〜Ｉ３のいずれを遅延させるかを任意に選
択することができ、効果的に各ラインの出力信号の変化
タイミングの一致を防止することができる。

なお、各選択信号を複数個の切換回路に接続し、これら
の切換回路を同時に制御するようにすることで、選択回
路３の構成を変えることなく、より多くの信号ラインの
出力信号の変化タイミングを調整することができる。

続いて、出力制御回路の第２実施例について第４図およ
び第５図を用いて説明する。第２実施例の出力制御回路
４は、第４図に示すように、マイコン６からの、例えば
各ビット信号Ａｏ〜Ａ３で構成されるアドレス信号、各
ビット信号Ｄｏ〜Ｄ２で構成されるデータ信号およびラ
イト（書込）信号によって選択回路５の選択信号８１〜
Ｓ３を独立して切り換え、ラッチ回路７からの複数個の
入力信号Ｉに係る出力信号の変化タイミングを調整する
ようになされている。

選択回路５はマイコン６からのアドレス信号等に応じて
、すなわち、例えば、アドレス信号が指定のアドレスに
なったとき、選択信号８１〜Ｓ３をそれぞれ切換回路８
に出力し、複数個の入力信号■の内から所望の入力信号
Ｉを遅延して図示しないＩＣ内の出力側回路へ出力信号
Ｏを出力するものである。ラッチ回路７は図示しないＩ
Ｃ内の入力側回路からの複数個の信号をそれぞれ保持し
て入出力タイミングに同期をかけるものである。

切換回路８は選択回路５からの選択信号８１〜Ｓ３に応
じてラッチ回路７からの入力信号■を遅延させるもので
ある。

ここで、選択回路５の一実施例を示す構成について第５
図を用いて説明する。

ラッチ回路５１〜５３はマイコン６からの各ビットのデ
ータ信号Ｄｏ−Ｄ２をそれぞれ保持し、選択信号８１〜
Ｓ３としてアンド回路５４からのクロック信号に同期さ
せて切換回路８に出力するものである。アンド回路５４
は入力された各ビットの信号Ａｏ−Ａ３が全て“０”、
すなわち全てロー（アドレスは“ＯＨ″）で、且つライ
ト信号が〇−になると、ロー信号をラッチ回路５１〜５
３に出力するものである。

次に、第２実施例の動作について第６図のタイミングチ
ャートを用いて説明する。なお、説明の便宜上、選択信
号Ｓ１を例にして説明するが、選択信号８２．８３も選
択信号Ｓ１と同様に動作する。また、ライト信号はロー
で書き込み動作を行うように設定されている。

マイコン６からの各ビットの信号ＡＯ〜Ａ３が全てＯＮ
、すなわち、アドレスが“ＯＨ″に、データ信号Ｄ１１
が“ＯＮに設定された後、ライト信号がｔ１時点でロー
に反転すると、アンド回路５４からのクロック信号がロ
ーに反転する。続いて、ｔ２時点でライト信号がハイに
戻るとクロック信号もハイに戻る。そして、上記ｔ２時
点でラッチ回路５１から選択信号Ｓ１としてロー信号が
出力され、ラッチ回路７からの入力信号■がｄＴ待時間
け遅延され、出力信号Ｏとして送出される。

この後、データ信号ＤＯが“１”設定され（アドレスは
“ＯＨ″のまま）、ライト信号がｔ３時点でローに反転
すると、アンド回路５４からのクロック信号がローに反
転する。続いて、ｔ４時点でライト信号がハイに戻り、
クロック信号もハイに戻ると、ラッチ回路５１から選択
信号Ｓ１としてハイ信号が出力され、ラッチ回路７から
の入力信号Ｉがそのまま出力信号０として送出される。

すなわち、第２実施例では、出力制御回路４を、マイコ
ン６からのアドレス信号、データ信号およびライト信号
等をボートの切り換え制御等に用いているインターフェ
イス等のＩＣに備えると、上記アドレス信号等の入力用
ピンを出力信号Ｏの変化タイミングの調整用として兼用
することができる。

また、第２実施例は所望のラッチ回路７からの入力信号
Ｉを独立して切り換えることができるので、遅延させる
入力信号の数を任意に選択することができる。

なお、第１．第２実施例の遅延回路（遅延手段）は全て
の信号ラインに並列接続できるようにしてもよく、ある
いは信号ラインの一部のみに並列接続されるようにして
もよい。

また、１つの入力信号をラッチ回路を通して複数の信号
に分岐した後、切換回路に入力するように構成し、これ
らの分岐信号の変化タイミングを調整制御して出力側回
路に出力するようにしてもよい。

〔発明の効果〕

本発明は、複数ラインの内、所望ラインからの出力信号
の変化タイミングを調整制御し得るので、複数の出力信
号の同時変化に起因するＩＣの電源電圧の低下を防止し
、誤動作を防止することができる。また、同時に変化す
る出力信号が少ない場合は、出力信号を遅延させずにそ
のまま出力することができ、汎用性を確保することがで
きるとともに、ＩＣの高速駆動が維持される。

【図面の簡単な説明】

第１図は本発明に係る出力制御回路の第１実施例のブロ
ック図、第２図は切換回路の一実施例を示す回路図、第
３図は選択回路の一実施例を示す回路図、第４図は本発
明に係る出力制御回路の第２実施例のブロック図、第５
図は第２実施例の選択回路の一実施例を示す図、第６図
は第２実施例の動作を示すタイミングチャートである。１．１ａ〜１ｃ、７・・・ラッチ回路、２．２ａ〜２Ｃ
１８・・・切換回路、３，５・・・選択回路、６・・・
マイクロコンピュータ、２０・・・遅延回路、２１・・
・スイッチ回路。

Claims

【特許請求の範囲】

１、出力側回路に接続される少なくとも２本の信号ライ
ン上の信号を遅延させる出力制御回路であって、上記出
力制御回路が上記信号ラインの内の少なくとも一方に並
列接続される予め定めた遅延量を有する遅延手段と、上
記並列回路を構成する信号ラインと遅延手段の一方のみ
上記出力側回路に接続する切換手段と、該切換手段の接
続を指示する選択手段とを備えたことを特徴とする出力
制御回路。