JP4286933B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に係り、詳しくはデータ出力の制御に関するものである。ＳＤＲＡＭは、高速化、低消費電力化、多ビット出力及び高速インターフェイス等が求められている。近年、ＲＡＳ、ＣＡＳの２回にわたりアドレス入力を行なっていたものを、ＲＡＳ、ＣＡＳの情報を数回にわたり連続で入力するいわゆるパケット方式のＤＲＡＭが提案されている。又、出力に関して、出力を外部クロック信号に同期させて出力し出力レイトを上げるといったダブル・データ・レイト（ＤＤＲ）方式のＤＲＡＭが提案されている。
【０００２】
これにともない、インターフェイスの高速化は多種多様におよんでいる。しかし、この種のＤＲＡＭの仕様は非常に使いづらい仕様となっていて、その難しい使用を避け従来の延長で高速化を目指すことも望まれている。
【０００３】
【従来の技術】
従来の同期式ＤＲＡＭでは、ＲＡＳの信号でロウアドレスを、ＣＡＳの信号でコラムアドレスを取り込むようになっていた。しかし、これは動作サイクルを遅らせる要因であった。そこで、ＲＡＳ、ＣＡＳの情報を数回にわたって連続で入力し高速化を図ったパケット方式が提案されている。又、出力方法は、外部クロック信号CLK ，／CLK に同期して出力し出力転送レイトを２倍に見せかけるダブル・データ・レイト（ＤＤＲ）方式のＤＲＡＭが提案されている。
【０００４】
【発明が解決しようとする課題】
上記したように、ＳＤＲＡＭでは、パケット方式やダブル・データ・レイト（ＤＤＲ）方式などのように、インターフェイスを高速化させるための技術が登場してきている。しかしながら、これらの方法は、使う側とってはＤＲＡＭコントローラを変更しなくてはない問題がある。つまり、パケット方式は外部コマンドの入力方法が難しいという問題があった。又、ＤＤＲ方式では、これも使い手側からみると、外部クロック信号CLK ，／CLK のそれぞれの立ち上がりを見ないといけないので受け取り側が難しいという問題があった。
【０００５】
そこで、現状のままの延長線上でインターフェイスを高速化することを考える。つまり、外部コマンド及びアドレスの入力は一括していっきに行ない、出力はＤＲＡＭコントローラの外部クロック信号に同期して出力させることを考える。
【０００６】
そのためには、ＤＲＡＭ内部に前記外部クロック信号を１／２に分周した内部クロック信号を生成し、さらに、この内部クロック信号について、０°と、１８０°の位相を持つ２種類の内部クロック信号（０°の内部クロック信号を第１内部クロック信号、１８０°の内部クロック信号を第２内部クロック信号とする）を生成する。つまり、外部クロック信号のクロック周波数が４００メガＨｚとすると、第１及び第２内部クロック信号のクロック周波数は２００メガＨｚとなる。そして、その２００メガＨｚの第１及び第２内部クロック信号は互いに位相が半周期ずれている。
【０００７】
そして、第１及び第２内部クロック信号の両立ち上がりにてＤＲＡＭが動作すれば、４００メガＨｚの外部クロック信号の立ち上がりに同期して出力されるコマンド及びアドレスを取り込むことが可能となる。
【０００８】
又、出力バッファを、第１及び第２内部クロック信号を交互に受けて出力できるタイプのものを使用すれば、外部クロック信号の立ち上がりに同期してデータが出力されることになる。
【０００９】
この場合、この同期式ＤＲＡＭにおいても、コマンドを取り込みからデータ出力回路部をアクティブにするまでには回路内ディレイがある。一般に、外部クロックの１周期以上の回路ディレイが生じる場合、コマンドを取り込みに使用される第１及び第２内部クロック信号でデータ出力回路部をアクティブにするとさらに遅れが生じ好ましくない。そこで、第１及び第２内部クロック信号を入力用と出力用の第１及び第２内部クロック信号を作る。つまり、第１及び第２入力用内部クロック信号と第１及び第２出力用内部クロック信号を生成する。そして、第１及び第２出力用クロック信号を第１及び第２入力用内部クロック信号を位相を進めて回路ディレイを補償することを考える必要がある。
【００１０】
しかしながら、第１及び第２内部クロック信号にてコマンド及びアドレスを一括して取り込む同期式ＤＲＡＭでは、リードデータを出力するデータ出力回路部において以下の問題がある。
【００１１】
（１）この同期式ＤＲＡＭでは、そのコマンド及びアドレスが第１内部クロック信号で取り込まれたのか、第２内部クロック信号で取り込まれたのか判断できない。しかし、どちらの内部クロック信号で取り込んでも、常に予め定めたタイミングでデータを出力する必要がある。
【００１２】
（２）この同期式ＤＲＡＭでは、外部クロック信号を１／２に分周した同外部クロック信号のクロック周期より長い内部クロック信号で処理動作が行われるため、バースト長が「１」のリード動作が問題となる。つまり、内部クロック信号の１クロックは、外部クロック信号の２クロックに相当するため、バースト長が「１」の時には外部クロック信号と同じクロック周波数の信号が必要となるからである。
【００１３】
（３）この同期式ＤＲＡＭでは、第１及び第２入力用内部クロック信号でコマンドを取り込み、その取り込んだ時点から外部クロック信号で数えて予め定めたクロック数後にリードデータを出力する必要がある。この時、この出力するタイミングは第１及び第２出力用内部クロック信号に基づいて生成されていて、コマンドを取り込みで使用される第１及び第２入力用クロック信号ではない。
【００１４】
つまり、例えば、第１入力用内部クロック信号でコマンドを取り込んだ時、その第１入力用内部クロック信号に対応する第１出力用内部クロック信号は既に出力された後となっているため、以後に出力される第１出力用内部クロック信号を基準にして出力タイミングを決定するとリードデータが予め定めた外部クロック信号の数で出力されず遅れて出力される問題が生じる。
【００１５】
本発明は上記問題点を解決するためになされたものであって、その目的は外部クロック信号を分周して得た互いに位相がずれた複数の内部クロック信号にてコマンド及びアドレスを一括して取り込む半導体記憶装置において、複数の内部クロック信号のうちいずれの内部クロック信号に同期してコマンド及びアドレスを取り込んでも、常に予め定めたタイミングでデータを出力することができ、データ出力の制御を確実に行うことのできる半導体記憶装置を提供するにある。
【００１６】
又、本発明の目的は、外部クロック信号を分周して得た互いに位相がずれた複数の内部クロック信号にてコマンド及びアドレスを一括して取り込む半導体記憶装置において、バースト長が「１」のリード動作であっても特別な信号生成回路を設けることなくリード動作を行うことができ、データ出力の制御を確実に行うことのできる半導体記憶装置を提供するにある。
【００１７】
さらに、本発明の目的は、外部クロック信号を分周して得た互いに位相がずれた複数の内部クロック信号にてコマンド及びアドレスを一括して取り込む半導体記憶装置において、コマンド及びアドレスを一括して取り込まれた時から予め定められた外部クロック数でリードデータを確実に出力することができ、データ出力の制御を確実に行うことのできる半導体記憶装置を提供するにある。
【００１８】
さらに又、本発明の目的は、外部クロック信号を分周して得た互いに位相がずれた複数の内部クロック信号にてコマンド及びアドレスを一括して取り込む半導体記憶装置において、従来の半導体記憶装置と同様に、データを出力した後、直ちに出力バッファをハイ・インピーダンス状態にすることができ、データ出力の制御を確実に行うことのできる半導体記憶装置を提供するにある。
【００１９】
さらに、本発明の目的は、外部クロック信号を分周して得た互いに位相がずれた複数の内部クロック信号にてコマンド及びアドレスを一括して取り込む半導体記憶装置において、特別な回路を設けることなく従来の半導体記憶装置と同様に、出力バッファのテストを行うことができる半導体記憶装置を提供するにある。
【００２０】
【課題を解決するための手段】
請求項１に記載の発明によれば、第１出力制御回路により第１入力用内部クロック信号に同期してコマンド及びアドレスを取り込んだときに第１出力制御信号が生成され、第２出力制御回路により第２入力用内部クロック信号に同期してコマンド及びアドレスを取り込んだときに第２出力制御信号が生成される。出力クロック発生回路により、第１出力制御信号が出力されている時には第１出力用内部クロック信号が反転されて第１出力クロック信号が生成されるとともに第２出力用内部クロック信号が反転されて第２出力クロック信号が生成され、第２出力制御信号が出力されている時には第１出力用内部クロック信号が反転されて第２出力クロック信号が生成されるとともに第２出力用内部クロック信号が反転されて第１出力クロック信号が生成される。そして、出力バッファは、第１データ入力端子から入力される第１データ信号を第１出力クロック信号に従って出力端子から出力するとともに、第２データ入力端子から入力される第２データ信号を第２出力クロック信号に従って出力端子から出力する。従って、前記出力バッファは第１データ入力端子に入力されるデータを常に最初に入力し出力する。
【００２１】
請求項２に記載の発明によれば、第１出力クロック制御回路に備えた第１バースト波形変更回路部により、バースト長が１の時には、バースト長の数が複数のバースト長の第１出力制御信号が第１出力用内部クロック信号で出力される時に、第２出力用内部クロック信号で第１出力制御信号を消失させてバースト長が１となる第１出力制御信号を生成する。第２出力クロック制御回路に備えた第２バースト波形変更回路部により、バースト長が１の時には、バースト長の数が複数のバースト長の第２出力制御信号が第２出力用内部クロック信号で出力される時に、第１出力用内部クロック信号で第２出力制御信号を消失させてバースト長が１となる第２出力制御信号を生成するようにした。従って、バースト長が１のリード動作であっても特別な信号生成回路を設けることなく第１及び第２出力用内部クロック信号で出力制御信号を生成できる。
【００２２】
請求項３に記載の発明によれば、出力バッファに設けたハイ・インピーダンス制御部により、出力バッファに設けたバッファ回路部を第２データ信号の出力が終了した時にハイ・インピーダンスにすることができる。
【００２３】
請求項４に記載の発明によれば、第１及び第２レイテンシン・カウンタは、コマンドを取り込んだ入力用内部クロック信号に対応した、その取り込んだ入力用内部クロック信号より先に出力された出力用内部クロック信号を見込んでカウント動作を行うようにした。従って、コマンド及びアドレスを一括して取り込まれた時から予め定められた外部クロック数でリードデータを確実に出力することができる。
【００２４】
【発明の実施の形態】
以下、本発明を同期式ＤＲＡＭに具体化した一実施形態を図面に従って説明する。
【００２５】
図１は、一括して外部コマンドとアドレスを取り込む同期式ＤＲＡＭのデータ出力回路部１００を示すブロック回路を示す。
尚、同期式ＤＲＡＭは、内部に図示しないＤＬＬ回路を備え、ＤＬＬ回路にて生成された第１及び第２入力用内部クロック信号CLKIN1，CLKIN2と第１及び第２出力用内部クロック信号CLKOUT1 ，CLKOUT2 がデータ出力回路部１００に入力される。
【００２６】
第１及び第２入力用内部クロック信号CLKIN1，CLKIN2と、第１及び第２出力用内部クロック信号CLKOUT1 ，CLKOUT2 は、外部装置である図示しないＤＲＡＭコントローラから出力される外部クロック信号CLK をＤＬＬ回路にて１／２に分周して生成されている。従って、これら各内部クロック信号CLKIN1，CLKIN2，CLKOUT1 ，CLKOUT2 のクロック周波数は、図１０〜図１２に示すように、外部クロック信号CLK のクロック周波数の１／２となる。即ち、例えば、外部クロック信号CLK のクロック周波数が４００メガＨｚとすると、各内部クロック信号CLKIN1，CLKIN2，CLKOUT1 ，CLKOUT2 のクロック周波数は２００メガＨｚとなる。
【００２７】
第１及び第２入力用内部クロック信号CLKIN1，CLKIN2は、外部コマンド及びアドレスを取り込むためのタイミングを決定するために使用される。第１及び第２出力用内部クロック信号CLKOUT1 ，CLKOUT2 は、読み出したデータを出力するためのタイミングを決定するために使用される。
【００２８】
又、第１入力用内部クロック信号CLKIN1と第２入力用内部クロック信号CLKIN2は、第１入力用内部クロック信号CLKIN1が０°、第２入力用内部クロック信号CLKIN2が１８０°の位相を持つクロック信号である。つまり、第１入力用内部クロック信号CLKIN1と第２入力用内部クロック信号CLKIN2は、図１０に示すように、互いに半周期ずれた信号となる。
【００２９】
従って、第１及び第２入力用内部クロック信号CLKIN1，CLKIN2の両立ち上がりにてＤＲＡＭが動作すれば、４００メガＨｚの外部クロック信号CLK の立ち上がりに同期して出力されるコマンド及びアドレスを取り込むことが可能となる。
【００３０】
そして、本実施形態では、同期式ＤＲＡＭが第１入力用内部クロック信号CLKIN1の立ち上がりで外部コマンド（この場合、リードコマンド）を取り込んだ時、ＤＲＡＭ内部でＨレベルの「０°一致」リードコマンドRED0Z が生成される。このＨレベルの「０°一致」リードコマンドRED0Z は、図１１に示すように、第１入力用内部クロック信号CLKIN1の立ち上がりでリードコマンドを取り込んだ時からｔｄ１時間遅延してデータ出力回路部１００に入力される。
【００３１】
又、ＤＲＡＭが第２入力用内部クロック信号CLKIN2の立ち上がりで外部コマンド（この場合、リードコマンド）を取り込んだ時に、ＤＲＡＭ内部でＨレベルの「１８０°一致」リードコマンドRED180Z が生成される。このＨレベルの「１８０°一致」リードコマンドRED180Z は、「０°一致」リードコマンドRED0Z と同様に、第２入力用内部クロック信号CLKIN2の立ち上がりでリードコマンドを取り込んだ時からｔｄ１時間遅延して出力される。
【００３２】
そして、データ出力回路部１００は、「０°一致」リードコマンドRED0Z 及び「１８０°一致」リードコマンドRED180Z が入力されるようになっている。
さらに、第１出力用内部クロック信号CLKOUT1 と第２出力用内部クロック信号CLKOUT2 は、第１出力用内部クロック信号CLKOUT1 が０°、第２出力用内部クロック信号CLKOUT2 が１８０°の位相を持つクロック信号である。従って、第１出力用内部クロック信号CLKOUT1 と第２出力用内部クロック信号CLKOUT2 は、図１２に示すように、互いに半周期ずれた信号となる。
【００３３】
そして、第１出力用内部クロック信号CLKOUT1 は第１入力用内部クロック信号CLKIN1と相対し、第２出力用内部クロック信号CLKOUT2 は第２入力用内部クロック信号CLKIN2と相対する信号となる。
【００３４】
さらに、第１出力用内部クロック信号CLKOUT1 は、図１１に示すように、第１入力用内部クロック信号CLKIN1に対して、位相が進むようにＤＬＬ回路にて生成されるようになっている。これは、データを出力する際に、常に第１出力用内部クロック信号CLKOUT1 にて最初に出力される（読み出される）ようにするために、第１出力用内部クロック信号CLKOUT1 の位相は、第１入力用内部クロック信号CLKIN1より進ませている。従って、第２出力用内部クロック信号CLKOUT2 も第２入力用内部クロック信号CLKIN2に対して、位相は進むことになる。
【００３５】
図１において、データ出力回路部１００は、第１出力制御回路１１０、第２出力制御回路１２０、出力クロック発生回路（以下、出力ＣＬＫ発生回路という）１３０、ハイ・インピーダンス発生回路（以下、Ｈｉｚ発生回路という）１４０、出力バッファ１５０とを有している。
【００３６】
第１出力制御回路１１０は、第１カウンタ・リセット回路１１１、第１バースト長カウンタ（以下、第１ＢＬカウンタという）１１２、第１バースト長整形回路（以下、第１ＢＬ長整形回路）１１３、第１レイテンシン・カウンタ１１４、及び、第１出力クロック制御回路（以下、第１出力ＣＬＫ制御回路）１１５とからなる。
【００３７】
第２出力制御回路１２０は、第２カウンタ・リセット回路１２１、第２バースト長カウンタ（以下、第２ＢＬカウンタという）１２２、第２バースト長整形回路（以下、第２ＢＬ長整形回路）１２３、第２レイテンシン・カウンタ１２４、及び、第２出力クロック制御回路（以下、第２出力ＣＬＫ制御回路）１２５とからなる。
【００３８】
第１出力制御回路１１０と第２出力制御回路１２０は、その対応する各回路１１１〜１１５，１２１〜１２５が同一の回路構成であっで、相違する点は以下のとおりである。
【００３９】
第１出力制御回路１１０の第１カウンタ・リセット回路１１１は、第１出力用内部クロック信号CLKOUT1 、第１入力用内部クロック信号CLKIN1及び「０°一致」リードコマンドRED0Z を入力する。
【００４０】
これに対して、第２出力制御回路１２０の第２カウンタ・リセット回路１２１は、第２出力用内部クロック信号CLKOUT2 、第２入力用内部クロック信号CLKIN2及び「１８０°一致」リードコマンドRED180Z を入力する。
【００４１】
第１出力制御回路１１０の第１出力ＣＬＫ制御回路１１５が第２出力用内部クロック信号CLKOUT2 を入力する。
これに対して、第２出力制御回路１２０の第２出力ＣＬＫ回路１２５が第１出力用内部クロック信号CLKOUT1 を入力する。
【００４２】
この相違によって、第１入力用内部クロック信号CLKIN1の立ち上がりでリードコマンドを取り込まれた時には、即ち、Ｈレベルの「０°一致」リードコマンドRED0Z が第１出力制御回路１１０に入力された時には、同第１出力制御回路１１０が動作するようになっている。この時、第２出力制御回路１２０は停止している。
【００４３】
一方、第２入力用内部クロック信号CLKIN2の立ち上がりでリードコマンドを取り込んだ時には、即ち、Ｈレベルの「１８０°一致」リードコマンドRED180Z が第２出力制御回路１２０に入力された時には、同第２出力制御回路１２０が動作するようになっている。この時、第１出力制御回路１１０は停止している。
【００４４】
従って、第１出力制御回路１１０と第２出力制御回路１２０は入力される信号が相違するだけで各回路の構成は同じであって実質的に同様な動作を行なうので、説明の便宜上第１出力制御回路１１０について説明し、第２出力制御回路１２０の詳細な説明は省略する。
【００４５】
［第１カウンタ・リセット回路１１１］
図２は、第１カウンタ・リセット回路１１１の回路図を示す。第１カウンタ・リセット回路１１１は、リセット信号生成部１１１ａと分周クロック生成部１１１ｂを有している。
【００４６】
（リセット信号生成部１１１ａ）
リセット信号生成部１１１ａは、フリップフロップ（以下、第１ＦＦ回路という）１２と、２個の第１及び第２インバータ１３，１４を備えている。第１ＦＦ回路１２は２個のノア回路１２ａ，１２ｂとから構成される。第１ＦＦ回路１２において、ノア回路１２ａのリセット側入力端子にはリードコマンド信号RED0Z が入力され、ノア回路１２ｂのセット側入力端子には第１入力用内部クロックCLKIN1が入力される。ノア回路１２ａの出力端子（リセット側出力端子）は、第１インバータ回路１３を介して第２インバータ回路１４に接続されている。
【００４７】
そして、図１１に示すように、リセット側入力端子に、Ｈレベルの「０°一致」リードコマンド信号RED0Z が入力されると、第１ＦＦ回路１２のリセット側出力端子から出力される出力信号ＳＧ１がＨレベルからＬレベルに立ち下がる。この立ち下りに応答して、第２インバータ回路１４の出力はＨレベルからＬレベルに立ち下がり、カウント・リセット信号AGR0X として第１ＢＬカウンタ１１２及び第１ＢＬ長整形回路１１３に出力される。
【００４８】
そして、「０°一致」リードコマンド信号RED0Z がＬレベルに立ち下り、次の新たな第１入力用内部クロックCLKIN1のＨレベルに立ち上が応答して、第１ＦＦ回路１２のリセット側出力端子から出力される出力信号ＳＧ１がＬレベルからＨレベルに立ち上がる。従って、カウント・リセット信号AGR0X は、次の新たな第１入力用内部クロックCLKIN1のＨレベルの立ち上がりでＬレベルからＨレベルに立ち上がる。
【００４９】
（分周クロック生成部１１１ｂ）
分周クロック生成部１１１ｂは、遅延回路１８、第２ＦＦ回路１９、第３ＦＦ回路２０、ナンド回路２１〜２３及びインバータ回路２４，２５を備えている。
【００５０】
遅延回路１８は、４個のインバータ回路１８ａ〜１８ｄ、２個の容量１８ｅ，１８ｆ及びナンド回路１８ｇを備えている。ナンド回路１８ｇは２入力端子のナンド回路であって、一方の入力端子は３個のインバータ１８ａ〜１８ｃを介して前記第１ＦＦ回路１２のリセット側出力端子（ノア回路１２ａの出力端子）に接続され、他方の入力端子はインバータ回路１８ｄを介して前記第１ＦＦ回路１２のリセット側出力端子に接続されている。又、インバータ回路１８ａ，１８ｂの出力端子はそれぞれ容量１８ｅ，１８ｆを介して接地されている。
【００５１】
従って、第１ＦＦ回路１２の出力信号ＳＧ１がＬレベルに立ち下がり、インバータ回路１８ａ〜１８ｃを介してナンド回路１８ｇにＨレベルの信号が入力されると、ナンド回路１８ｇの出力信号はＨレベルからＬレベルに立ち下がる。そして、第１ＦＦ回路１２の出力信号ＳＧ１がＨレベルに立ち上がり、インバータ回路１８ｄを介してナンド回路１８ｇにＬレベルの信号が入力されると、ナンド回路１８ｇの出力信号ＳＧ２はＬレベルからＨレベルに立ち上がる。
【００５２】
つまり、遅延回路１８は、第１ＦＦ回路１２から出力される出力信号ＳＧ１のＬレベルに立ち下がりに応答して、インバータ回路１８ａ〜１８ｃ及び容量１８ｅ，１８ｆで決まる遅延時間ｔｄ２で決まる時間でＬレベルに立ち下がる出力信号ＳＧ２を出力する。又、遅延回路１８は、第１ＦＦ回路１２から出力される出力信号ＳＧ１のＨレベルに立ち上がりに応答して、インバータ回路１８ｄで決まる遅延時間ｔｄ３で決まる時間でＨレベルに立ち上がる出力信号ＳＧ２を出力する。
【００５３】
遅延回路１８からの出力信号ＳＧ２は第２ＦＦ回路１９に入力される。第２ＦＦ回路１９は２個のナンド回路１９ａ，１９ｂとから構成される。第２ＦＦ回路１９において、ナンド回路１９ａのリセット側入力端子に出力信号ＳＧ２が入力される。第２ＦＦ回路１９において、ナンド回路１９ｂのセット側入力端子に第１ＢＬ長整形回路１１３からの終了信号POEP0Xが入力される。
【００５４】
遅延回路１８からの出力信号ＳＧ２がＨレベルからＬレベルに立ち下がると、第２ＦＦ回路１９のリセット側出力端子（ナンド回路１９ａのリセット側出力端子）から出力信号ＳＧ３は、ＬレベルからＨレベルに立ち上がる。そして、第２ＦＦ回路１９のセット側入力端子（ナンド回路１９ｂのセット側入力端子）にＬレベルの終了信号POEP0Xを入力されるまで、出力信号ＳＧ３はＨレベルを保持しＬレベルに立ち下がることはない。
【００５５】
第２ＦＦ回路１９の出力信号ＳＧ３はナンド回路２１に出力される。ナンド回路２１は２入力端子のナンド回路であって、一方の入力端子には前記出力信号ＳＧ３が入力され、他方の入力端子にはインバータ回路２４を介して第１出力用内部クロック信号CLKOUT1 が入力される。
【００５６】
つまり、ナンド回路２１は、出力信号ＳＧ３がＨレベルの状態にある間（第２ＦＦ回路１９がＬレベルの終了信号POEP0Xを入力してセットされるまでの間）、第１出力用内部クロック信号CLKOUT1 を出力信号ＳＧ４として出力する。そして、第２ＦＦ回路１９がＬレベルの終了信号POEP0Xを入力してセットされると、ナンド回路２１は第１出力用内部クロック信号CLKOUT1 を出力せずにナンド回路２１の出力信号ＳＧ４をＨレベルに保持する。
【００５７】
ナンド回路２１の出力信号ＳＧ４は、ナンド回路２２に出力される。ナンド回路２２は、出力信号ＳＧ４の他にインバータ回路２４を介して第１出力用内部クロック信号CLKOUT1 が入力される。
【００５８】
つまり、ナンド回路２２は、Ｈレベルの出力信号ＳＧ４がＨレベルの状態にある間（第２ＦＦ回路１９がＬレベルの終了信号POEP0Xを入力してセットされていて出力信号ＳＧ３がＬレベルの状態にある間）、第１出力用内部クロック信号CLKOUT1 を出力信号ＳＧ５として出力する。そして、第２ＦＦ回路１９がＬレベルの出力信号ＳＧ２を入力してリセットされると、ナンド回路２２は第１出力用内部クロック信号CLKOUT1 を出力せずにナンド回路２２の出力信号ＳＧ５をＨレベルに保持する。
【００５９】
出力信号ＳＧ４，ＳＧ５は第３ＦＦ回路２０に出力される。第３ＦＦ回路２０は２個のナンド回路２０ａ，２０ｂとから構成される。第３ＦＦ回路２０において、ナンド回路２０ａのリセット側入力端子に出力信号ＳＧ４が入力される。第３ＦＦ回路２０において、ナンド回路２０ｂのセット側入力端子に出力信号ＳＧ５が入力される。
【００６０】
従って、第３ＦＦ回路２０は、リセット入力端子に入力される出力信号ＳＧ４がＨレベルからＬレベルに立ち下がると、リセットされる。そして、第３ＦＦ回路２０がリセットされると、リセット側出力端子（ナンド回路２０ａの出力端子）から出力される出力信号ＳＧ６はＬレベルからＨレベルに立ち上がる。
【００６１】
又、第３ＦＦ回路２０がリセットの状態でセット入力端子に入力される出力信号ＳＧ５がＨレベルからＬレベルに立ち下がると、第３ＦＦ回路２０はセットされる。そして、第３ＦＦ回路２０がセットされると、リセット側出力端子から出力される出力信号ＳＧ６はＨレベルからＬレベルに立ち下がる。
【００６２】
つまり、第３ＦＦ回路２０は、遅延回路１８からＬレベルの出力信号ＳＧ２が出力されて第２ＦＦ回路１９がリセットされた状態で、第１出力用内部クロック信号CLKOUT1 が最初にＬレベルに立ち下がった時、リセットされ出力信号ＳＧ６がＬレベルからＨレベルに立ち上がる。一方、第３ＦＦ回路２０は、第１ＢＬ長整形回路１１３からＬレベルの終了信号POEP0Xが出力されて第２ＦＦ回路１９がセットされた状態で、第１出力用内部クロック信号CLKOUT1 が最初にＬレベルに立ち下がった時、セットされて出力信号ＳＧ６がＨレベルからＬレベルに立ち下がる。
【００６３】
第３ＦＦ回路２０の出力信号ＳＧ６は、ナンド回路２３に出力される。ナンド回路２３は、出力信号ＳＧ６を入力する他に第１出力用内部クロック信号CLKOUT1 に入力する。ナンド回路２３は、出力信号ＳＧ６がＨレベルの状態にある時、第１出力用内部クロック信号CLKOUT1 を反転させた信号を出力信号として次段のインバータ回路２５に出力する。反対に、ナンド回路２３は、出力信号ＳＧ６がＬレベルの状態にある時、第１出力用内部クロック信号CLKOUT1 を反転させた信号を出力せずＨレベルの出力信号を次段のインバータ回路２５に出力する。
【００６４】
従って、インバータ回路２５は、遅延回路１８からＬレベルの出力信号ＳＧ２が出力されて第２及び第３ＦＦ回路１９，２０がリセットされている間、第１出力用内部クロック信号CLKOUT1 を分周クロック信号BLCLK0Z として第１ＢＬカウンタ１１２に出力する。
【００６５】
尚、インバータ回路２５から出力される第１出力用内部クロック信号CLKOUT1 からなる分周クロック信号BLCLK0Z は、遅延回路１８、第２及び第３ＦＦ回路１９，２０等を介して生成される。その結果、分周クロック信号BLCLK0Z の出力タイミングは、Ｌレベルのカウント・リセット信号AGR0X がＨレベルに立ち上がった後に出力される。
【００６６】
又、インバータ回路２５は、第１ＢＬ長整形回路１１３からＬレベルの終了信号POEP0Xが出力されて第２及び第３ＦＦ回路１９，２０がセットされている間、第１出力用内部クロック信号CLKOUT1 よりなる分周クロック信号BLCLK0Z を出力せずにＬレベルの信号を第１ＢＬカウンタ１１２に出力する。
【００６７】
このように、第１カウンタ・リセット回路１１１は、外部コマンド（リードコマンド）を第１入力用内部クロック信号CLKIN1で取り込まれ、ｔｄ１時間後に「０°一致」リードコマンドRED0Z がリセット信号生成部１１１ａに入力されると、リセット信号生成部１１１ａにてカウント・リセット信号AGR0X を生成し出力する。
【００６８】
又、カウント・リセット信号AGR0X の生成されると、分周クロック生成部１１１ｂにおいて、第１出力用内部クロック信号CLKOUT1 を使用して分周クロック信号BLCLK0Z が生成される。
【００６９】
そして、このカウント・リセット信号AGR0X は第１ＢＬカウンタ１１２及び第１ＢＬ長整形回路１１３に出力される。又、分周クロック信号BLCLK0Z は第１ＢＬカウンタ１１２に出力される。
【００７０】
［第１ＢＬカウンタ１１２］
次に、第１ＢＬカウンタ１１２について説明する。図３は第１ＢＬカウンタ１１２の回路図を示す。第１ＢＬカウンタ１１２は、カウントクロック生成回路部１１２ａとカウンタ回路部１１２ｂを有している。
【００７１】
（カウントクロック生成回路部１１２ａ）
カウントクロック生成回路部１１２ａは、第４ＦＦ回路２８を備えている。第４ＦＦ回路２８は２個のノア回路２８ａ，２８ｂとから構成されている。第４ＦＦ回路２８において、リセット側入力端子（ノア回路２８ａの入力端子）にはインバータ回路２９を介して前記カウント・リセット信号AGR0X が入力される。第４ＦＦ回路２８において、セット側入力端子（ノア回路２８ｂの入力端子）にはインバータ回路３０を介して第１ＢＬ長整形回路１１３からの終了信号POEP0Xが入力される。
【００７２】
カウンタ・リセット回路１１１から出力されるカウント・リセット信号AGR0X がＨレベルからＬレベルに立ち下がると、第４ＦＦ回路２８はそのリセット側出力端子（ノア回路２８ａ）がＨレベルからＬレベルに立ち下がってリセットされる。
【００７３】
又、第４ＦＦ回路２８がリセット状態において、第１ＢＬ長整形回路１１３からの終了信号POEP0XがＨレベルからＬレベルに立ち下がると、第４ＦＦ回路２８はそのリセット側出力端子（ノア回路２８ａ）がＬレベルからＨレベルに立ち上がってセットされる。
【００７４】
第４ＦＦ回路２８のリセット側出力端子（ノア回路２８ａの出力端子）は、ノア回路３１に接続されている。ノア回路３１は２入力端子のノア回路であって、第４ＦＦ回路２８のリセット側出力端子から出力される出力信号ＳＧ７を入力するとともに、前記インバータ回路２９を介してカウント・リセット信号AGR0X を入力する。
【００７５】
従って、第４ＦＦ回路２８がリセット状態（出力信号ＳＧ７がＬレベル）において、ノア回路３１は、インバータ回路２９を介して入力されるカウント・リセット信号AGR0X がＬレベルからＨレベルに立ち上がり復帰すると、Ｈレベルの出力信号ＳＧ８を出力する。
【００７６】
又、第４ＦＦ回路２８がセット状態（出力信号ＳＧ７がＨレベル）において、ノア回路３１は、カウント・リセット信号AGR0X に関係なくＬレベルの出力信号ＳＧ８を出力する。
【００７７】
つまり、ノア回路３１は、カウント・リセット信号AGR0X がＬレベルに立ち下がって第４ＦＦ回路２８がリセットされた後にカウント・リセット信号AGR0X がＬレベルからＨレベルにに立ち上がり復帰すると、Ｈレベルの出力信号ＳＧ８を出力する。そして、Ｈレベルの出力信号ＳＧ８は、Ｌレベルの終了信号POEP0Xが入力されて第４ＦＦ回路２８がセットされると、Ｌレベルとなる。
【００７８】
ノア回路３１の出力信号ＳＧ８はナンド回路３２に出力される。ナンド回路３２は、ノア回路３１からの出力信号ＳＧ８の他に前記第１カウンタ・リセット回路１１１からの分周クロック信号BLCLK0Z を入力する。従って、ナンド回路３２は、出力信号ＳＧ８がＨレベルの時、分周クロック信号BLCLK0Z のレベルを反転させたレベルの信号を出力する。
【００７９】
又、ナンド回路３２の出力信号（分周クロック信号BLCLK0Z のレベルを反転したレベルの信号）は、インバータ回路３３を介して反転された信号（分周クロック信号BLCLK0Z のレベルと同じレベルの信号）として出力される。
【００８０】
本実施形態では、ナンド回路３２からの出力信号を第１ゲート信号ＳＧ９、インバータ回路３３からの出力信号を第２ゲート信号ＳＧ１０としている。
つまり、カウントクロック生成回路部１１２ａは、カウント・リセット信号AGR0X がＬレベルに立ち下がり再びＬレベルからＨレベルにに立ち上がり復帰した時からＬレベルの終了信号POEP0Xにて第４ＦＦ回路２８がセットされるまでの間、分周クロック信号BLCLK0Z を使用して第１及び第２ゲート信号ＳＧ９，ＳＧ１０を出力する。
【００８１】
そして、このカウントクロック生成回路部１１２ａで生成された第１及び第２ゲート信号ＳＧ９，ＳＧ１０は、カウンタ回路部１１２ｂに出力される。
（カウンタ回路部１１２ｂ）
カウンタ回路部１１２ｂは、３個の第１〜第３カウンタ部３５ａ，３５ｂ，３５ｃから構成されている。第１カウンタ部３５ａは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる２個の第１及び第２トランスファーゲート回路３７ａ，３７ｂを備えている。
【００８２】
第１トランスファーゲート回路３７ａは、そのＰチャネルＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ１０が入力され、ＮチャネルＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ９が入力される。一方、第２トランスファーゲート回路３７ｂは、そのＰチャネルＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ９が入力され、ＮチャネルＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ１０が入力される。従って、第１及び第２トランスファーゲート回路３７ａ，３７ｂは、第１及び第２ゲート信号ＳＧ９，ＳＧ１０に基づいて交互にオン・オフされる。
【００８３】
第１トランスファーゲート回路３７ａの出力端子はノア回路３８に接続されている。ノア回路３８は前記カウントクロック生成回路部１１２ａのインバータ回路２９を介してカウント・リセット信号AGR0X を入力する。ノア回路３８の出力端子には、ＣＭＯＳトランジスタＴ１の入力端子に接続され、そのＣＭＯＳトランジスタＴ１の出力端子は第１トランスファーゲート回路３７ａの出力端子に接続されている。
ＣＭＯＳトランジスタＴ１は、第１ゲート信号ＳＧ９でオン・オフするＰチャネルＭＯＳトランジスタＴ２と第２ゲート信号ＳＧ１０でオン・オフするＮチャネルＭＯＳトランジスタＴ３が直列に接続されている。従って、第１トランスファーゲート回路３７ａがオフしている時には、ＣＭＯＳトランジスタＴ１は活性化され、第１トランスファーゲート回路３７ａがオンして時には、ＣＭＯＳトランジスタＴ１は非活性となる。
【００８４】
ノア回路３８とＣＭＯＳトランジスタＴ１は、ラッチ回路を構成している。カウント・リセット信号AGR0X がＬレベルに立ち下がると、ノア回路３８の出力はＨレベルからＬレベルとなる。そして、ＣＭＯＳトランジスタＴ１は活性化されると（第１トランスファーゲート回路３７ａはオフ）、ＣＭＯＳトランジスタＴ１はノア回路３８のＬレベルの出力を入力し、Ｈレベルの出力信号をノア回路３８に出力する。
【００８５】
従って、ノア回路３８の出力は、Ｌレベルのカウント・リセット信号AGR0X に基づいてＬレベルに保持される。このノア回路３８のＬレベルの出力は、カウント・リセット信号AGR0X がＬレベルからＨレベルに立ち上がった状態で、第１トランスファーゲート回路３７ａを介してＬレベルのリセット信号ＳＧ１１を入力した時、Ｈレベルに立ち上がり保持される。
【００８６】
ノア回路３８の出力は、第２トランスファーゲート回路３７ｂを介してインバータ回路３９に出力される。インバータ回路３９の出力端子は、ノア回路４０の入力端子に接続されている。ノア回路４０は、インバータ回路３９からの出力信号の他に前記インバータ回路２９を介してカウント・リセット信号AGR0X が入力される。ノア回路４０の出力端子は、前記インバータ回路３９の入力端子に接続されている。
【００８７】
インバータ回路３９とノア回路４０は、ラッチ回路を構成している。カウント・リセット信号AGR0X がＬレベルに立ち下がると（ノア回路４０にＨレベルの信号が入力されると）、ノア回路４０の出力はＬレベルとなる。この時、第２トランスファーゲート回路３７ｂはオフ状態にあることから、インバータ回路３９の出力は、ノア回路４０のＬレベルの信号に応答してＨレベルとなる。
【００８８】
このＨレベルに保持されたインバータ回路３９の出力は、第２トランスファーゲート回路３７ｂがオンして前記ノア回路３８からのＨレベルの出力に基づいてＬレベルに立ち下がる。
【００８９】
インバータ回路３９の出力は、インバータ回路４１を介して前記第１トランスファーゲート回路３７ａに出力される。即ち、インバータ回路４１は、Ｌレベルのカウント・リセット信号AGR0X に基づいてＬレベルのリセット信号ＳＧ１１を第１トランスファーゲート回路３７ａに出力する。そして、このＬレベルのリセット信号ＳＧ１１は、第１トランスファーゲート回路３７ａがオンされているときノア回路３８に入力される。
【００９０】
つまり、第１カウンタ部３５ａは、Ｌレベルのカウント・リセット信号AGR0X が出力されると、ノア回路３８の出力がＨレベルからＬレベルに保持される。又、インバータ回路３９の出力がＬレベルからＨレベルに保持される。
【００９１】
そして、カウントクロック生成回路部１１２ａからカウント・リセット信号AGR0X のＬレベルからＨレベルに立ち上がり復帰して最初の第１及び第２ゲート信号ＳＧ９，ＳＧ１０に応答して、第１トランスファーゲート回路３７ａがオフし、第２トランスファーゲート回路３７ｂがオンする。
【００９２】
この第２トランスファーゲート回路３７ｂのオンに基づいて、ノア回路３８が保持していたＨレベルの出力はインバータ回路３９に出力される。インバータ回路３９はこのノア回路３８からのＨレベルの出力に応答してＨレベルからＬレベルとなり、次段のインバータ回路４１から出力されるリセット信号ＳＧ１１はＬレベルからＨレベルとなる。
【００９３】
そして、次の第１及び第２ゲート信号ＳＧ９，ＳＧ１０に応答して第１トランスファーゲート回路３７ａがオンし第２トランスファーゲート回路３７ｂがオフすると、ノア回路３８の出力はＨレベルからＬレベルとなる。続く第１及び第２ゲート信号ＳＧ９，ＳＧ１０に応答して第１トランスファーゲート回路３７ａがオフし第２トランスファーゲート回路３７ｂがオンすると、インバータ回路３９の出力は、ＬレベルからＨレベルとなる。
【００９４】
そして、本実施形態では、前記インバータ回路３９の出力信号QBL1を次段のインバータ回路４２から第１ＢＬ信号Q0Z として第１ＢＬ長整形回路１１３に出力される。
【００９５】
詳述すると、第１カウンタ部３５ａにて生成される第１ＢＬ信号Q0Z は、Ｌレベルのカウント・リセット信号AGR0X が出力されると、ＨレベルからＬレベルになる。そして、第１ＢＬ信号Q0Z は、最初の第１及び第２ゲート信号ＳＧ９，ＳＧ１０に応答して第２トランスファーゲート回路３７ｂがオンするとＬレベルからＨレベルとなる。
【００９６】
続いて、第１ＢＬ信号Q0Z は、次の新たな第２トランスファーゲート回路３７ｂのオンに基づいてＨレベルからＬレベルとなる。以後、第２トランスファーゲート回路３７ｂがオンする毎に、第１ＢＬ信号Q0Z は反転する。
【００９７】
第２カウンタ部３５ｂは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる２個の第３及び第４トランスファーゲート回路４３ａ，４３ｂを備えている。
【００９８】
第３トランスファーゲート回路４３ａは、そのＰチャネルＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ１０が入力され、ＮチャネルＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ９が入力される。一方、第４トランスファーゲート回路４３ｂは、そのＰチャネルＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ９が入力され、ＮチャネルＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ１０が入力される。従って、第３及び第４トランスファーゲート回路４３ａ，４３ｂは、第１及び第２ゲート信号ＳＧ９，ＳＧ１０に基づいて交互にオン・オフされる。
【００９９】
第３トランスファーゲート回路４３ａの出力端子はナンド回路４４に接続されている。ナンド回路４４はインバータ回路４５及び前記カウントクロック生成回路部１１２ａのインバータ回路２９を介してカウント・リセット信号AGR0X を入力する。ナンド回路４４の出力端子には、ＣＭＯＳトランジスタＴ４の入力端子に接続され、そのＣＭＯＳトランジスタＴ４の出力端子は第３トランスファーゲート回路４３ａの出力端子に接続されている。
【０１００】
ＣＭＯＳトランジスタＴ４は、第１ゲート信号ＳＧ９でオン・オフするＰチャネルＭＯＳトランジスタＴ５と第２ゲート信号ＳＧ１０でオン・オフするＮチャネルＭＯＳトランジスタＴ６が直列に接続されている。従って、第３トランスファーゲート回路４３ａがオフしている時には、ＣＭＯＳトランジスタＴ４は活性化され、第３トランスファーゲート回路４３ａがオンして時には、ＣＭＯＳトランジスタＴ４は非活性となる。
【０１０１】
ナンド回路４４とＣＭＯＳトランジスタＴ４は、ラッチ回路を構成している。カウント・リセット信号AGR0X がＬレベルに立ち下がると、ナンド回路４４の出力はＬレベルからＨレベルとなる。そして、ＣＭＯＳトランジスタＴ４は活性化されると（第３トランスファーゲート回路４３ａはオフ）、ＣＭＯＳトランジスタＴ４はナンド回路４４のＨレベルの出力を入力し、Ｌレベルの出力信号を同ナンド回路４４に出力する。従って、ナンド回路４４の出力は、Ｌレベルのカウント・リセット信号AGR0X に基づいてＨレベルに保持される。
【０１０２】
このナンド回路４４のＨレベルの出力は、カウント・リセット信号AGR0X がＬレベルからＨレベルに立ち上がった状態で、第３トランスファーゲート回路４３ａを介してＨレベルの信号を入力した時、Ｌレベルに立ち下がり保持される。
【０１０３】
ナンド回路４４の出力は、第４トランスファーゲート回路４３ｂを介してインバータ回路４６に出力される。インバータ回路４６の出力端子は、ナンド回路４７の入力端子に接続されている。ナンド回路４７は、インバータ回路４６からの出力信号の他に前記インバータ回路４５，２９を介してカウント・リセット信号AGR0X が入力される。ナンド回路４７の出力端子は、前記インバータ回路４６の入力端子に接続されている。
【０１０４】
インバータ回路４６とナンド回路４７は、ラッチ回路を構成している。カウント・リセット信号AGR0X がＬレベルに立ち下がると（ナンド回路４７にＬレベルの信号が入力されると）、ナンド回路４７の出力はＨレベルとなる。この時、第４トランスファーゲート回路４３ｂはオフ状態にあることから、インバータ回路４６の出力は、ナンド回路４７のＨレベルの出力信号に応答してＬレベルとなる。
【０１０５】
このＬレベルに保持されたインバータ回路４６の出力は、第４トランスファーゲート回路４３ｂがオンして前記ナンド回路４４からのＬレベルの出力に基づいてＨレベルに立ち上がる。
【０１０６】
インバータ回路４６の出力は、ナンド回路４８に出力されるとともに、インバータ回路４９を介してナンド回路５０に出力される。ナンド回路４８は、インバータ回路４６の出力信号の他に、第１カウンタ部３５ａから前記リセット信号ＳＧ１１を入力する。又、ナンド回路５０は、インバータ回路４９の出力信号の他に、第１カウンタ部３５ａから前記出力信号QBL1を入力する。
【０１０７】
ナンド回路４８，５０の出力信号はナンド回路５１に出力され、そのナンド回路５１の出力は前記第３トランスファーゲート回路４３ａに出力される。
今、カウント・リセット信号AGR0X がＬレベルに立ち下がると、インバータ回路４６の出力はＬレベルとなる。一方、ナンド回路４４の出力は、ＬレベルからＨレベルとなり、カウント・リセット信号AGR0X がＨレベルに立ち上がると再びＬレベルとなる。又、第１カウンタ部３５ａのインバータ回路４１と、インバータ回路４６の出力が共にＬレベルとなり、ナンド回路４８の出力はＨレベルとなる。一方、出力信号ＢＬ１がＬレベルからＨレベルとなり、インバータ回路４９の出力がＬレベルからＨレベルとなると、ナンド回路５０の出力はＨレベルからＬレベルとなる。
【０１０８】
従って、ナンド回路４８の出力はＬレベルからＨレベルとなり、ナンド回路５０の出力はＨレベルからＬレベルとなるため、次段のナンド回路５１の出力はＨレベルのままである。その結果、ナンド回路５１はＨレベルの出力を出力し続ける。そして、最初の第１及び第２ゲート信号ＳＧ９，ＳＧ１０に応答して第４トランスファーゲート回路４３ｂがオンすると、インバータ回路４６はナンド回路４４からＬレベルの信号を入力して、出力信号はＬレベルからＨレベルとなる。
【０１０９】
以後、ナンド回路５１がＨレベルの出力を出力し続ける限り、第３及び第４トランスファーゲート回路４３ａ，４３ｂが交互にオン・オフされても、インバータ回路４６の出力はＨレベルからＬレベルに反転動作しない。
【０１１０】
やがて、第１カウンタ部３５の出力信号QBL1がＨレベルからＬレベルになる。すると、ナンド回路５１の出力はＨレベルからＬレベルとなる。そして、第３トランスファーゲート回路４３ａのオンに基づいてナンド回路４４の出力がＨレベルとなる。続く第４トランスファーゲート回路４３ｂのオンに基づいてインバータ回路４６の出力はＨレベルからＬレベルとなる。
【０１１１】
そして、本実施形態では、前記インバータ回路４６の出力信号QBL2を次段のインバータ回路５２から第２ＢＬ信号Q1Z としてバースト長整形回路１１３に出力される。
【０１１２】
詳述すると、第２カウンタ部３５ｂにて生成される第２ＢＬ信号Q1Z は、Ｌレベルのカウント・リセット信号AGR0X が出力されると、ＬレベルからＨレベルにセットされる。第２ＢＬ信号Q1Z は、最初の第１及び第２ゲート信号ＳＧ９，ＳＧ１０に応答して第４トランスファーゲート回路４３ｂがオンするとＨレベルからＬレベルとなる。
【０１１３】
そして、第２ＢＬ信号Q1Z は、第１カウンタ部３５の第１ＢＬ信号Q0Z がＬレベルからＨレベルになった後、次の新たな第３トランスファーゲート回路４３ａがオンし、次に第４トランスファーゲート回路４３ｂがオンすると、ＬレベルからＨレベルとなる。
【０１１４】
つまり、第２ＢＬ信号Q1Z は、第１カウンタ部３５の第１ＢＬ信号Q0Z がＬレベルからＨレベルになるごとに、反転する信号となる。
第３カウンタ部３５ｃは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる２個の第５及び第６トランスファーゲート回路５３ａ，５３ｂを備えている。
【０１１５】
第５トランスファーゲート回路５３ａは、そのＰチャネルＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ１０が入力され、ＮチャネルＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ９が入力される。一方、第６トランスファーゲート回路５３ｂは、そのＰチャネルＭＯＳトランジスタのゲートに第１ゲート信号ＳＧ９が入力され、ＮチャネルＭＯＳトランジスタのゲートに第２ゲート信号ＳＧ１０が入力される。従って、第５及び第６トランスファーゲート回路５３ａ，５３ｂは、第１及び第２ゲート信号ＳＧ９，ＳＧ１０に基づいて交互にオン・オフされる。
【０１１６】
第５トランスファーゲート回路５３ａの出力端子はナンド回路５４に接続されている。ナンド回路５４は前記インバータ回路４５，２９を介してカウント・リセット信号AGR0X を入力する。ナンド回路５４の出力端子には、ＣＭＯＳトランジスタＴ７の入力端子に接続され、そのＣＭＯＳトランジスタＴ７の出力端子は第５トランスファーゲート回路５３ａの出力端子に接続されている。
【０１１７】
ＣＭＯＳトランジスタＴ７は、第１ゲート信号ＳＧ９でオン・オフするＰチャネルＭＯＳトランジスタＴ８と第２ゲート信号ＳＧ１０でオン・オフするＮチャネルＭＯＳトランジスタＴ９が直列に接続されている。従って、第５トランスファーゲート回路５３ａがオフしている時には、ＣＭＯＳトランジスタＴ７は活性化され、第５トランスファーゲート回路５３ａがオンして時には、ＣＭＯＳトランジスタＴ７は非活性となる。
【０１１８】
ナンド回路５４とＣＭＯＳトランジスタＴ７は、ラッチ回路を構成している。カウント・リセット信号AGR0X がＬレベルに立ち下がると、ナンド回路５４の出力はＨレベルとなる。そして、ＣＭＯＳトランジスタＴ８は活性化されると（第５トランスファーゲート回路５３ａはオフ）、ＣＭＯＳトランジスタＴ７はナンド回路５４のＨレベルの出力を入力し、Ｌレベルの出力信号を同ナンド回路５４に出力する。従って、ナンド回路５４の出力は、Ｈレベルに保持される。
【０１１９】
このナンド回路５４のＨレベルの出力は、カウント・リセット信号AGR0X がＨレベルの状態で、第５トランスファーゲート回路５３ａを介してＨレベルの信号を入力した時、Ｌレベルに立ち下がり保持される。又、反対に、ナンド回路５４のＨレベルの出力は、カウント・リセット信号AGR0X がＨレベルの状態で、第５トランスファーゲート回路５３ａを介してＬレベルの信号を入力した時、Ｈレベルに立ち下がり保持される。
【０１２０】
ナンド回路５４の出力は、第６トランスファーゲート回路５３ｂを介してインバータ回路５６に出力される。インバータ回路５６の出力端子は、ナンド回路５７の入力端子に接続されている。ナンド回路５７は、インバータ回路５６からの出力信号の他に前記インバータ回路４５，２９を介してカウント・リセット信号AGR0X が入力される。ナンド回路５７の出力端子は、前記インバータ回路５６の入力端子に接続されている。
【０１２１】
インバータ回路５６とナンド回路５７は、ラッチ回路を構成している。カウント・リセット信号AGR0X がＬレベルに立ち下がると（ナンド回路５７にＬレベルの信号が入力されると）、ナンド回路５７の出力はＨレベルとなる。この時、第６トランスファーゲート回路５３ｂはオフ状態にあることから、インバータ回路５６の出力は、ナンド回路５７のＨレベルの出力信号に応答してＬレベルとなる。このＬレベルに保持されたインバータ回路５６の出力は、第６トランスファーゲート回路５３ｂがオンして前記ナンド回路５４からのＬレベルの出力に基づいてＨレベルに立ち上がる。
【０１２２】
インバータ回路５６の出力は、ナンド回路５８に出力されるとともに、インバータ回路５９を介してナンド回路６０に出力される。ナンド回路５８は、インバータ回路５６の出力信号の他に、ナンド回６１からの出力信号を入力する。ナンド回路６１は２入力端子のナンド回路であって、前記第１カウンタ部３５ａの出力信号QBL1と第２カウンタ部３５ｂの出力信号QBL2を入力する。従って、ナンド回路６１は出力信号QBL1と出力信号QBL2が共にＨレベルの時、Ｌレベルの信号を次段のナンド回路５８に出力する。
【０１２３】
又、前記ナンド回路６０は、インバータ回路５９の出力信号の他に、インバータ回路６２を介して前記ナンド回路６１の出力信号を入力する。ナンド回路５８，６０の出力信号はナンド回路６３に出力され、そのナンド回路６３の出力は前記第５トランスファーゲート回路５３ａに出力される。
【０１２４】
今、カウント・リセット信号AGR0X がＬレベルに立ち下がると、インバータ回路５６の出力はＬレベルとなる。一方、ナンド回路５４の出力は、Ｈレベルとなり、カウント・リセット信号AGR0X がＨレベルに立ち上がると再びＬレベルとなる。又、出力信号QBL1はＬレベルからＨレベルとなるとともに、出力信号QBL2はＬレベルとなり、ナンド回路６１はＨレベルの出力を次段のナンド回路５８に出力し続ける。
【０１２５】
従って、ナンド回路５８の出力は、出力信号QBL1，QBL2が共にＬレベルとなっても、Ｈレベルである。一方、ナンド回路６０の出力は、出力信号QBL1，QBL2が共にＬレベルとなると、ＨレベルからＬレベルとなる。その結果、ナンド回路５８の出力がＨレベルで、ナンド回路６０の出力がＨレベルからＬレベルとなるため、次段のナンド回路６３の出力はＬレベルからＨレベルとなる。
【０１２６】
そして、最初の第１及び第２ゲート信号ＳＧ９，ＳＧ１０に応答して第６トランスファーゲート回路５３ｂがオンすると、インバータ回路５６の出力はナンド回路５４からＬレベルの信号を入力してＨレベルとなる。
【０１２７】
そして、本実施形態では、前記インバータ回路５６の出力信号QBL3を次段のインバータ回路６４から第３ＢＬ信号Q2Z として第１ＢＬ長整形回路１１３に出力される。
【０１２８】
詳述すると、第３カウンタ部３５ｃにて生成される第３ＢＬ信号Q2Z は、Ｌレベルのカウント・リセット信号AGR0X が出力されると、ＬレベルからＨレベルにセットされる。そして、第３ＢＬ信号Q2Z は、出力信号QBL1、QBL2が共にＨレベルになった後、次の新たな第４トランスファーゲート回路５３ａがオンし、次に第６トランスファーゲート回路５３ｂがオンすると、ＨレベルからＬレベルとなる。
【０１２９】
つまり、第３ＢＬ信号Q2Z は、第１ＢＬ信号Q0Z と第２ＢＬ信号Q1Z が共にＬレベルになるごとに、反転する信号となる。
このように、カウントクロック生成回路部１１２ａは、カウント・リセット信号AGR0X が第１カウンタ・リセット回路１１１から出力されると、カウント・リセット信号AGR0X がＬレベルに立ち下がり再びＬレベルからＨレベルにに立ち上がり復帰した時からＬレベルの終了信号POEP0Xが出力されるまでの間、分周クロック信号BLCLK0Z を使用して第１及び第２ゲート信号ＳＧ９，ＳＧ１０を出力する。
【０１３０】
そして、このカウントクロック生成回路部１１２ａで生成された第１及び第２ゲート信号ＳＧ９，ＳＧ１０に基づいて、カウンタ回路部１１２ｂは、第１ＢＬ信号Q0Z 、第２ＢＬ信号Q1Z 及び第３ＢＬ信号Q2Z を生成し、第１ＢＬ長整形回路１１３に出力する。
【０１３１】
つまり、第１ＢＬカウンタ１１２は、カウント・リセット信号AGR0X がＬレベルに立ち下がり再びＬレベルからＨレベルにに立ち上がり復帰した時から、分周クロック信号BLCLK0Z をカウントし、そのカウント値を第１ＢＬ信号Q0Z 、第２ＢＬ信号Q1Z 及び第３ＢＬ信号Q2Z からなる３ビットの形式にして第１ＢＬ長整形回路１１３に出力する。そして、第１ＢＬカウンタ１１２は、本実施形態では分周クロック信号BLCLK0Z を８個カウントすると、リセットし再びリセットした値からカウントを開始する。
【０１３２】
［第１ＢＬ長整形回路１１３］
次に、第１ＢＬ長整形回路１１３について説明する。図４は第１ＢＬ長整形回路１１３の回路図を示す。第１ＢＬ長整形回路１１３は、バースト長設定回路部１１３ａとバースト波形整形回路部１１３ｂとを有する。
【０１３３】
（バースト長設定回路部１１３ａ）
バースト長設定回路部１１３ａは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる第７、第８及び第９トランスファーゲート回路６６ａ，６６ｂ，６６ｃを備えている。
【０１３４】
第７トランスファーゲート回路６６ａは、そのＮチャネルＭＯＳトランジスタのゲートに、又、ＰチャネルＭＯＳトランジスタのゲートにはインバータ回路６７ａを介して第１のバースト長モード信号BL1Zが入力される。第８トランスファーゲート回路６６ｂは、そのＮチャネルＭＯＳトランジスタのゲートに、又、ＰチャネルＭＯＳトランジスタのゲートにはインバータ回路６７ｂを介して第２のバースト長モード信号BL2Zが入力される。第９トランスファーゲート回路６６ｃは、そのＮチャネルＭＯＳトランジスタのゲートに、又、ＰチャネルＭＯＳトランジスタのゲートにはインバータ回路６７ｃを介して第３のバースト長モード信号BL3Zが入力される。
【０１３５】
第１〜第３のバースト長モード信号BL1Z，BL2Z、BL3Zは、バースト長を選択する信号であって、外部装置であるＤＲＡＭコントローラから出力される信号に基づいて選択される。そして、本実施形態では、バースト長が「４」の時、第１のバースト長モード信号BL1ZのみがＨレベルに設定されようになっている。又、バースト長が「８」の時、第２のバースト長モード信号BL2ZのみがＨレベルに設定されようになっている。さらに、バースト長が「１」又は「２」の時、第３のバースト長モード信号BL3ZのみがＨレベルに設定されるようになっている。
【０１３６】
従って、バースト長が「４」に設定される時には、第７トランスファーゲート回路６６ａのみがオン状態となり、第８及び第９トランスファーゲート回路６６ｂ，６６ｃはオフ状態となる。又、バースト長が「８」の時には、第８トランスファーゲート回路６６ｂのみがオン状態となり、第７及び第９トランスファーゲート回路６６ａ，６６ｃはオフ状態となる。さらに、バースト長が「１」又は「２」の時には、第９トランスファーゲート回路６６ｃのみがオン状態となり、第７及び第８トランスファーゲート回路６６ａ，６６ｂはオフ状態となる。
【０１３７】
第７トランスファーゲート回路６６ａの入力端子には、ノア回路６８の出力端子が接続されている。ノア回路６８は、２入力端子のノア回路であって、第１及び第２制御信号ａ１，ａ２を入力する。
【０１３８】
第１及び第２制御信号ａ１，ａ２は、前記第１ＢＬカウンタ１１２からの第１ＢＬ信号Q0Z 、第２ＢＬ信号Q1Z 及び第３ＢＬ信号Q2Z に基づいて生成された信号であって、第１ＢＬカウンタ１１２が分周クロック信号BLCLK0Z を４個カウントしたとき、共にＬレベルとなる信号である。
【０１３９】
従って、第１ＢＬカウンタ１１２がカウント動作を開始し、同カウンタ１１２が４個目の分周クロック信号BLCLK0Z をカウントすると、ノア回路６８は、ＬレベルからＨレベルの出力信号を出力する。そして、このノア回路６８からのＬレベルからＨレベルの出力信号は、第７トランスファーゲート回路６６ａがオン状態の時、同ゲート回路６６ａを介してバースト波形整形回路部１１３ｂにカウントアップ信号ＳＧ２１として出力される。
【０１４０】
第８トランスファーゲート回路６６ｂの入力端子には、インバータ回路６９ａを介してナンド回路６９ｂの出力端子が接続されている。ナンド回路６９ｂは、２入力端子のナンド回路であって、一方に第５制御信号ａ５を入力するとともに、ノア回路６９ｃの出力信号を入力する。ノア回路６９ｃは、２入力端子のノア回路であって、第３及び第４制御信号ａ３，ａ４を入力する。
【０１４１】
第３〜第５制御信号ａ３〜ａ５は、前記第１ＢＬカウンタ１１２からの第１ＢＬ信号Q0Z 、第２ＢＬ信号Q1Z 及び第３ＢＬ信号Q2Z に基づいて生成された信号であって、第１ＢＬカウンタ１１２が分周クロック信号BLCLK0Z を８個カウントしたとき、第３及び第４制御信号ａ３，ａ４が共にＬレベルとなり、第５制御信号ａ５がＨレベルとなる信号である。
【０１４２】
従って、第１ＢＬカウンタ１１２がカウント動作を開始し、同カウンタ１１２が８個目の分周クロック信号BLCLK0Z をカウントすると、インバータ回路６９ａは、ＬレベルからＨレベルの出力信号を出力する。そして、このインバータ回路６９ａからのＬレベルからＨレベルの出力信号は、第８トランスファーゲート回路６６ｂがオン状態の時、同ゲート回路６６ｂを介してバースト波形整形回路部１１３ｂにカウントアップ信号ＳＧ２１として出力される。
【０１４３】
第９トランスファーゲート回路６６ｃの入力端子には、インバータ回路７０の出力端子が接続されている。インバータ回路７０は、第６制御信号ａ６を入力する。第６制御信号ａ６は、前記第１ＢＬカウンタ１１２からの第１ＢＬ信号Q0Z 、第２ＢＬ信号Q1Z 及び第３ＢＬ信号Q2Z に基づいて生成された信号であって、第１ＢＬカウンタ１１２が分周クロック信号BLCLK0Z を１個カウントしたとき、Ｌレベルとなる信号である。
【０１４４】
従って、第１ＢＬカウンタ１１２がカウント動作を開始し、同カウンタ１１２が最初の分周クロック信号BLCLK0Z をカウントすると、インバータ回路４０は、ＬレベルからＨレベルの出力信号を出力する。そして、このインバータ回路４０からのＬレベルからＨレベルの出力信号は、第９トランスファーゲート回路６６ｃがオン状態の時、同ゲート回路６６ｃを介してバースト波形整形回路部１１３ｂにカウントアップ信号ＳＧ２１として出力される。
【０１４５】
つまり、バースト長設定回路部１１３ａは、バースト長が「４」に設定されている場合には第１ＢＬカウンタ１１２が分周クロック信号BLCLK0Z を４個カウントした時、又、バースト長が「８」に設定されている場合には第１ＢＬカウンタ１１２が分周クロック信号BLCLK0Z を８個カウントした時、さらに、バースト長が「１」又は「２」に設定されている場合には第１ＢＬカウンタ１１２が最初の分周クロック信号BLCLK0Z をカウントした時、次段のバースト波形整形回路部１１３ｂにＬレベルからＨレベルに立ち上がるカウントアップ信号ＳＧ２１を出力する。
【０１４６】
（バースト波形整形回路部１１３ｂ）
バースト波形整形回路部１１３ｂは、第５ＦＦ回路７１を備えている。第５ＦＦ回路７１は、２個のナンド回路７１ａ，７１ｂとから構成されいる。第５ＦＦ回路７１において、リセット側入力端子（ナンド回路７１ａの入力端子）には前記カウント・リセット信号AGR0X が入力される。第５ＦＦ回路７１において、セット側入力端子（ナンド回路７１ｂの入力端子）にはナンド回路７２からの出力信号を入力する。ナンド回路７２は２入力端子のナンド回路であって、前記カウント・リセット信号AGR0X と前記バースト長設定回路部１１３ａのカウントアップ信号ＳＧ２１を入力する。
【０１４７】
従って、カウントアップ信号ＳＧ２１がＬレベル状態でカウンタ・リセット回路１１１から出力されるカウント・リセット信号AGR0X がＨレベルからＬレベルに立ち下がると、第５ＦＦ回路７１のセット側出力端子（ナンド回路７１ｂの出力端子）は、ＨレベルからＬレベルになる。やがて、カウント・リセット信号AGR0X はＬレベルからＨレベルに立ち上がり復帰するが、第５ＦＦ回路７１は反転動作しない。しかし、ナンド回路７２には、ＬレベルからＨレベルのカウント・リセット信号AGR0X が入力される。
【０１４８】
この状態において、バースト長設定回路部１１３ａからのカウントアップ信号ＳＧ２１がＬレベルからＨレベルになると、ナンド回路７２の出力は、ＨレベルからＬレベルとなり、第５ＦＦ回路７１は反転する。従って、第５ＦＦ回路７１のセット側出力端子（ナンド回路７１ｂの出力端子）は、ＬレベルからＨレベルになる。
【０１４９】
第５ＦＦ回路７１のセット側出力端子（ナンド回路７１ｂの出力端子）の出力は、３個のインバータ回路７３ａ，７３ｂ，７３ｃを介して整形信号POE0Z として次段の第１レイテンシン・カウンタ１１４に出力される。従って、整形信号POE0Z は、カウント・リセット信号AGR0X がＨレベルからＬレベルに立ち下がると、Ｈレベルとなり、カウントアップ信号ＳＧ２１がＬレベルからＨレベルになると、Ｌレベルに立ち下がる波形の信号となる。
【０１５０】
又、前記インバータ回路７３ａからの出力信号は、ノア回路７４に入力されるとともに、３個のインバータ回路７５ａ，７５ｂ，７５ｃを介して同ノア回路７４に入力される。インバータ回路７５ａ，７５ｂ，７５ｃは遅延回路を構成していて、インバータ回路７５ａ，７５ｂの出力端子はそれぞれ容量７６ａ、７６ｂを介して接地されている。
【０１５１】
従って、ノア回路７４の出力は、インバータ回路７５ａがＬレベルからＨレベルになり再びＨレベルに復帰すると、ＬレベルからＨレベルとなり、インバータ回路７５ａ，７５ｂ，７５ｃよりなる遅延回路で決まる遅延時間ｔｄ４後にＬレベルとなる。そして、このノア回路７４の出力は、インバータ回路７７を介して終了信号POEP0Xとして出力される。
【０１５２】
つまり、終了信号POEP0Xは、ＬレベルからＨレベルに立ち上がった整形信号POE0Z がＬレベルに立ち下がると、遅延時間ｔｄ４の間だけＬレベルに立ち下がる波形の信号となる。終了信号POEP0Xは、前記第１ＢＬカウンタ１１２のカウントクロック生成回路部１１２ａ及び第１カウンタ・リセット回路１１１の分周クロック生成部１１１ｂに出力される。
【０１５３】
このように、第１ＢＬ長整形回路１１３は、カウント・リセット信号AGR0X がＨレベルからＬレベルに立ち下がるとＨレベルに立ち上がり、設定したバースト長の数だけ分周クロック信号BLCLK0Z がカウントされるとＬレベルに立ち下がる整形信号POE0Z を、次段の第１レイテンシン・カウンタ１１４に出力する。又、第１ＢＬ長整形回路１１３は、整形信号POE0Z がＬレベルに立ち下がると、所定時間だけＬレベルに立ち下がる終了信号POEP0Xを生成し出力する。
【０１５４】
［第１レイテンシン・カウンタ１１４］
次に、第１レイテンシン・カウンタ１１４について説明する。第１レイテンシン・カウンタ１１４は、Ｈレベルの整形信号POE0Z を所定の時間後に出力されるようにシフトさせる回路である。第１レイテンシン・カウンタ１１４は、リードコマンドを取り込んだ時から予め定めた外部クロック信号CLK のクロック数でリードデータD を出力させるためのレイト信号をＨレベルの整形信号POE0Z に基づいて生成する。
【０１５５】
図５は第１レイテンシン・カウンタ１１４の回路図を示す。図５に示す第１レイテンシン・カウンタ１１４は、３種類の第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z を生成する。因みに、第１レイト信号LAT1Z は、第１入力用内部クロック信号CLKIN0Z でリードコマンドを取り込んだ時の外部クロック信号CLK から８クロックの該外部クロック信号CLK を数えた後にリードデータD を出力させるための信号である。第２レイト信号LAT2Z は、第１入力用内部クロック信号CLKIN0Z でリードコマンドを取り込んだ時の外部クロック信号CLK から１０クロックの該外部クロック信号CLK を数えた後にリードデータD を出力させるための信号である。第３レイト信号LAT1Z ，LAT2Z ，LAT3Z は、第１入力用内部クロック信号CLKIN0Z でリードコマンドを取り込んだ時の外部クロック信号CLK から１２クロックの該外部クロック信号CLK を数えた後にリードデータD を出力させるための信号である。
【０１５６】
図５において、第１レイテンシン・カウンタ１１４は、第１出力用内部クロックCLKOUT1 を入力する。インバータ回路７８ａは、第１出力用内部クロックCLKOUT1 を入力して、第３ゲート信号ＳＧ２３を生成する。そして、次段のインバータ回路７８ｂは、その第３ゲート信号ＳＧ２３を入力して第４ゲート信号ＳＧ２４を生成する。又、第１レイテンシン・カウンタ１１４はインバータ回路７９を介してリセット信号RST を入力する。リセット信号RST は、動作電源を投入した時に出力される信号である。
【０１５７】
そして、この第３ゲート信号ＳＧ２３、第４ゲート信号ＳＧ２４及びリセット信号RST は、３個の第１〜第３カウンタ部８０，８０ａ，８０ｂに出力される。
尚、本実施形態の各カウンタ部８０，８０ａ，８０ｂはそれぞれ回路構成が同じなので、第１カウンタ部８０について説明する。そして、第２カウンタ部８０ａについては、第１カウンタ部８０を構成する符号を付した素子と対応する素子については同じ符号を付すとともにその符号の後に「ａ」の符号をさらに付すことによってその詳細な説明を省略する。又、第３カウンタ部８０ｂについては、第１カウンタ部８０を構成する符号を付した素子と対応する素子については同じ符号を付すとともにその符号の後に「ｂ」の符号をさらに付すことによってその詳細な説明を省略する。
【０１５８】
（第１カウンタ部８０）
第１カウンタ部８０は、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる２個の前段及び後段トランスファーゲート回路８１，８２を備えている。
【０１５９】
前段トランスファーゲート回路８１は、そのＰチャネルＭＯＳトランジスタのゲートに第４ゲート信号ＳＧ２４が入力され、ＮチャネルＭＯＳトランジスタのゲートに第３ゲート信号ＳＧ２３が入力される。一方、後段トランスファーゲート回路８２は、そのＰチャネルＭＯＳトランジスタのゲートに第３ゲート信号ＳＧ２３が入力され、ＮチャネルＭＯＳトランジスタのゲートに第４ゲート信号ＳＧ２４が入力される。従って、前段及び後段トランスファーゲート回路８１，８２は、第３及び第４ゲート信号ＳＧ２３，ＳＧ２４に基づいて交互にオン・オフされる。
【０１６０】
前段トランスファーゲート回路８１の入力端子は、前記第１ＢＬ長整形回路１１３からの整形信号POE0Z を入力し、出力端子はナンド回路８３に接続されている。ナンド回路８３はインバータ回路７９を介してリセット信号RST を入力する。ナンド回路８３の出力端子には、ＣＭＯＳトランジスタＴ１１の入力端子に接続され、そのＣＭＯＳトランジスタＴ１１の出力端子は前段トランスファーゲート回路８１の出力端子に接続されている。
【０１６１】
ＣＭＯＳトランジスタＴ１１は、第３ゲート信号ＳＧ２３でオン・オフするＰチャネルＭＯＳトランジスタＴ１２と第４ゲート信号ＳＧ２４でオン・オフするＮチャネルＭＯＳトランジスタＴ１３が直列に接続されている。従って、前段トランスファーゲート回路８１がオフしている時には、ＣＭＯＳトランジスタＴ１１は活性化され、前段トランスファーゲート回路８１がオンして時には、ＣＭＯＳトランジスタＴ１１は非活性となる。
【０１６２】
ナンド回路８３とＣＭＯＳトランジスタＴ１１は、ラッチ回路を構成している。リセット信号RST がＬレベルに立ち下がり再びＨレベルに立ち上がると、ナンド回路８３の出力は確実にＨレベルとなる。そして、ＣＭＯＳトランジスタＴ１１は活性化されると（前段トランスファーゲート回路８１はオフ）、ＣＭＯＳトランジスタＴ１１はナンド回路８３のＨレベルの出力を入力し、Ｌレベルの出力信号をナンド回路８３に出力する。
【０１６３】
従って、ナンド回路８３の出力は、Ｈレベルに保持される。そして、ナンド回路８３は前段トランスファーゲート回路８１を介してＨレベルの整形信号POE0Z を入力すると、その出力がＨレベルからＬレベルに反転し保持される。そして、Ｈレベルの整形信号POE0Z が入力され続けると、ナンド回路８３の出力は、Ｌレベルに保持され続ける。そして、この状態から、ナンド回路８３にＬレベルの整形信号POE0Z が入力されると、ナンド回路８３の出力はＬレベルからＨレベルに反転し保持される。そして、Ｌレベルの整形信号POE0Z が入力され続けると、ナンド回路８３の出力はＨレベルに保持され続ける。
【０１６４】
ナンド回路８３の出力は後段トランスファーゲート回路８２を介してインバータ回路８４に出力される。インバータ回路８４の出力端子はナンド回路８５の入力端子に接続されている。ナンド回路８５は、インバータ回路８４からの出力信号の他に前記インバータ回路７９を介してリセット信号RST が入力される。ナンド回路８５の出力端子は前記インバータ回路８４の入力端子に接続されている。
インバータ回路８４とナンド回路８５は、ラッチ回路を構成している。リセット信号RST がＬレベルに立ち下がると、ナンド回路８５の出力がＨレベルとなり、インバータ回路８４の出力はＬレベルに保持される。そして、インバータ回路８４がＬレベルの信号を出力している状態で、後段トランスファーゲート回路８２を介してナンド回路８３からＬレベルの信号を入力すると、インバータ回路８４の出力はＬレベルからＨレベルとなる。又、インバータ回路８４がＨレベルの信号を出力している状態で、後段トランスファーゲート回路８２を介してナンド回路８３からＨレベルの信号を入力すると、インバータ回路８４の出力はＨレベルからＬレベルとなる。
【０１６５】
つまり、第１カウンタ部８０は、リセット信号RST を入力した後に、整形信号POE0Z がＬレベルからＨレベルに立ち上がると、前段トランスファーゲート回路８１のオンで該Ｈレベルの整形信号POE0Z を取り込み、次の後段のトランスファーゲート回路８２のオンで該Ｈレベルの整形信号POE0Z をインバータ回路８４から出力する。そして、インバータ回路８４から出力される整形信号POE0Z は、第１レイト信号LAT1Z として第２カウンタ部８０ａの前段トランスファーゲート回路８１ａに出力される。
【０１６６】
そして、第２カウンタ部８０ａは、前段トランスファーゲート回路８１ａのオンで該第１レイト信号LAT1Z （整形信号POE0Z ）を取り込み、次の後段トランスファーゲート回路８２ａのオンで該第１レイト信号LAT1Z （整形信号POE0Z ）をインバータ回路８４ａから出力する。そして、インバータ回路８４ａから出力される該第１レイト信号LAT1Z （整形信号POE0Z ）は、第２レイト信号LAT2Z として第３カウンタ部８０ｂの前段トランスファーゲート回路８１ｂに出力される。
【０１６７】
第３カウンタ部８０ｂは、前段トランスファーゲート回路８１ｂのオンで該第２レイト信号LAT2Z （整形信号POE0Z ）を取り込み、次の後段トランスファーゲート回路８２ｂのオンで該第２レイト信号LAT2Z （整形信号POE0Z ）をインバータ回路８４ｂから出力する。そして、インバータ回路８４ｂから出力される該第２レイト信号LAT2Z （整形信号POE0Z ）は、第３レイト信号LAT3Z として出力される。
【０１６８】
従って、各カウンタ部８０，８０ａ，８０ｂで生成された第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z は、第１ＢＬ長整形回路１１３からの整形信号POE0Z に対して以下のようになる。
【０１６９】
第１レイト信号LAT1Z は、整形信号POE0Z がＬレベルからＨレベルに立ち上がると、最初の第１出力用内部クロックCLKOUT1 の立ち下がりで、ＬレベルからＨレベルなる。同様に、第１レイト信号LAT1Z は、整形信号POE0Z がＨレベルからＬレベルに立ち上がると、最初の第１出力用内部クロックCLKOUT1 の立ち下がりで、ＨレベルからＬレベルなる。つまり、第１レイト信号LAT1Z は、整形信号POE0Z の波形が第１出力用内部クロックCLKOUT1 の１周期半分だけ位相が遅れた波形となる。
【０１７０】
第２レイト信号LAT2Z は、整形信号POE0Z がＬレベルからＨレベルに立ち上がると、２個目の第１出力用内部クロックCLKOUT1 の立ち下がりで、ＬレベルからＨレベルなる。同様に、第２レイト信号LAT2Z は、整形信号POE0Z がＨレベルからＬレベルに立ち上がると、２個目の第１出力用内部クロックCLKOUT1 の立ち下がりで、ＨレベルからＬレベルなる。つまり、第２レイト信号LAT2Z は、整形信号POE0Z の波形が第１出力用内部クロックCLKOUT1 の２周期半分だけ位相が遅れた波形となる。
【０１７１】
第３レイト信号LAT3Z は、整形信号POE0Z がＬレベルからＨレベルに立ち上がると、３個目の第１出力用内部クロックCLKOUT1 の立ち下がりで、ＬレベルからＨレベルなる。同様に、第３レイト信号LAT3Z は、整形信号POE0Z がＨレベルからＬレベルに立ち上がると、３個目の第１出力用内部クロックCLKOUT1 の立ち下がりで、ＨレベルからＬレベルなる。つまり、第３レイト信号LAT3Z は、整形信号POE0Z の波形が第１出力用内部クロックCLKOUT1 の３周期半分だけ位相が遅れた波形となる。
【０１７２】
ところで、この第１レイテンシン・カウンタ１１４の各カウンタ部８０，８０ａ，８０ｂは、第１出力用内部クロック信号CLKOUT0Zでカウント動作している。前記したように第１出力用内部クロック信号CLKOUT0Zは、対応する第１入力用内部クロック信号CLKIN0Z より位相が進んだ信号である。従って、リードコマンドを取り込んだ時の第１入力用内部クロック信号CLKIN0Z に対応する第１出力用内部クロック信号CLKOUT0Zは既に出力された後である。その結果、リードコマンドを取り込んだ時の第１入力用内部クロック信号CLKIN0Z の次に出力される第１入力用内部クロック信号CLKIN0Z に対応する第１出力用内部クロック信号CLKOUT0Zから、第１レイテンシン・カウンタ１１４はカウント動作を行っている。
【０１７３】
従って、前記した第１レイト信号LAT1Z は、リードコマンドを取り込んだ時の外部クロック信号CLK から５クロックの該外部クロック信号CLK を数えた後にＨレベルに立ち上がる信号である。
【０１７４】
又、第２レイト信号LAT2Z は、リードコマンドを取り込んだ時の外部クロック信号CLK から７クロックの該外部クロック信号CLK を数えた後にＨレベルに立ち上がる信号である。
【０１７５】
さらに、第３レイト信号LAT3Z は、リードコマンドを取り込んだ時の外部クロック信号CLK から９クロックの該外部クロック信号CLK を数えた後にＨレベルとなる信号である。
【０１７６】
そして、これら第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z は、次段の第１出力ＣＬＫ制御回路１１５に出力され、第１出力ＣＬＫ制御回路１１５にてクロック信号CLK で２クロック分だけシフトされた出力制御信号OE0Zが生成される。
【０１７７】
因みに、第１レイト信号LAT1Z に対する出力制御信号OE0Zは、リードコマンドを取り込んだ時の外部クロック信号CLK から７クロックの該外部クロック信号CLK を数えた後にＨレベルとなる信号である。
【０１７８】
又、第２レイト信号LAT2Z に対する出力制御信号OE0Zは、リードコマンドを取り込んだ時の外部クロック信号CLK から９クロックの該外部クロック信号CLK を数えた後にＨレベルとなる信号である。
【０１７９】
さらに、第３レイト信号LAT3Z に対する出力制御信号OE0Zは、リードコマンドを取り込んだ時の外部クロック信号CLK から１１クロックの該外部クロック信号CLK を数えた後にＨレベルとなる信号である。
【０１８０】
［第１出力ＣＬＫ制御回路１１５］
次に、第１出力ＣＬＫ制御回路１１５について説明する。第１出力ＣＬＫ制御回路１１５は、前記第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z の中の１を選択しその選択したレイト信号から出力制御信号OE0Zを生成する回路である。
【０１８１】
図６は第１出力ＣＬＫ制御回路１１５の回路図を示す。第１出力ＣＬＫ制御回路１１５は、モード設定回路部１１５ａ、出力制御信号生成回路部１１５ｂ及びバースト波形変更回路部１１５ｃとを有する。
【０１８２】
（モード設定回路部１１５ａ）
モード設定回路部１１５ａは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる第１１、第１２及び第１３トランスファーゲート回路８６ａ，８６ｂ，８６ｃを備えている。
【０１８３】
第１１トランスファーゲート回路８６ａは、そのＮチャネルＭＯＳトランジスタのゲートに、又、ＰチャネルＭＯＳトランジスタのゲートにはインバータ回路８７ａを介して第１モード信号MDL1Z が入力される。第１２トランスファーゲート回路８６ｂは、そのＮチャネルＭＯＳトランジスタのゲートに、又、ＰチャネルＭＯＳトランジスタのゲートにはインバータ回路８７ｂを介して第２モード信号MDL2Z が入力される。第１３トランスファーゲート回路８６ｃは、そのＮチャネルＭＯＳトランジスタのゲートに、又、ＰチャネルＭＯＳトランジスタのゲートにはインバータ回路８７ｃを介して第３モード信号MDL3Z が入力される。
【０１８４】
第１〜第３モード信号MDL1Z ，MDL2Z 、MDL3Z は、整形信号POE0Z がの発生タイミング、即ち第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z のいずれか一つを選択する信号であって、外部装置であるＤＲＡＭコントローラから出力される信号に基づいて選択される。
【０１８５】
つまり、第１モード信号MDL1Z は、リードデータD をリードコマンドを取り込んだ時の外部クロック信号CLK から８クロックの該外部クロック信号CLK を数えた後に出力させるための信号である。
【０１８６】
又、第２モード信号MDL2Z は、リードデータD をリードコマンドを取り込んだ時の外部クロック信号CLK から１０クロックの該外部クロック信号CLK を数えた後に出力させるための信号である。
【０１８７】
さらに、第３モード信号MDL3Z は、リードデータD をリードコマンドを取り込んだ時の外部クロック信号CLK から１２クロックの該外部クロック信号CLK を数えた後に出力させるための信号である。
【０１８８】
従って、本実施形態では、第３レイト信号LAT3Z を選択する時、第１モード信号MDL1Z のみがＨレベルに設定される。又、第２レイト信号LAT2Z を選択する時、第２モード信号MDH2Z のみがＨレベルに設定される。さらに、第１レイト信号LAT1Z を選択する時、第３モード信号MDL3Z のみがＨレベルに設定される。
【０１８９】
その結果、第３レイト信号LAT3Z が選択される時には、第１１トランスファーゲート回路８６ａのみがオン状態となり、第１２及び第１３トランスファーゲート回路８６ｂ，８６ｃはオフ状態となる。その結果、第１１トランスファーゲート回路８６ａを介して第３レイト信号LAT3Z が、出力制御信号生成回路部１１５ｂに出力される。
【０１９０】
又、第２レイト信号LAT2Z が選択される時には、第１２トランスファーゲート回路８６ｂのみがオン状態となり、第１１及び第１３トランスファーゲート回路８６ａ，８６ｃはオフ状態となる。その結果、第１２トランスファーゲート回路８６ｂを介して第２レイト信号LAT2Z が、出力制御信号生成回路部１１５ｂに出力される。
【０１９１】
さらに、第１レイト信号LAT1Z が選択される時には、第１３トランスファーゲート回路８６ｃのみがオン状態となり、第１１及び第１２トランスファーゲート回路８６ａ，８６ｂはオフ状態となる。その結果、第１３トランスファーゲート回路８６ｃを介して第１レイト信号LAT1Z が、出力制御信号生成回路部１１５ｂに出力される。
【０１９２】
（出力制御信号生成回路部１１５ｂ）
出力制御信号生成回路部１１５ｂは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる２個の前段及び後段トランスファーゲート回路８８ａ，８８ｂを備えている。
【０１９３】
前段トランスファーゲート回路８８ａは、そのＰチャネルＭＯＳトランジスタのゲートにインバータ回路８９ａ，８９ｂを介して第２出力用内部クロックCLKOUT2 が入力され、ＮチャネルＭＯＳトランジスタのゲートにインバータ回路８９ａ介して第２出力用内部クロックCLKOUT2 が入力される。一方、後段トランスファーゲート回路８８ｂは、そのＰチャネルＭＯＳトランジスタのゲートにインバータ回路８９ａ介して第２出力用内部クロックCLKOUT2 が入力され、ＮチャネルＭＯＳトランジスタのゲートにインバータ回路８９ａ，８９ｂを介して第２出力用内部クロックCLKOUT2 が入力される。従って、前段及び後段トランスファーゲート回路８８ａ，８８ｂは、第２出力用内部クロックCLKOUT2 に基づいて交互にオン・オフされる。
【０１９４】
前段トランスファーゲート回路８８ａは、その入力端子が前記第１１、第１２及び第１３トランスファーゲート回路８６ａ，８６ｂ，８６ｃの出力端子に接続され、第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z のいずれか一つをナンド回路９０に出力する。
【０１９５】
ナンド回路９０は前段トランスファーゲート回路８８ａからの信号の他にバースト波形変更回路部１１５ｃから制御信号ＳＧＸを入力する。ナンド回路９０の出力端子には、ＣＭＯＳトランジスタＴ１４の入力端子に接続され、そのＣＭＯＳトランジスタＴ１４の出力端子は前段トランスファーゲート回路８８ａの出力端子に接続されている。
【０１９６】
ＣＭＯＳトランジスタＴ１４は、インバータ回路８９ａを介して入力される第２出力用内部クロックCLKOUT2 でオン・オフするＰチャネルＭＯＳトランジスタＴ１５と、インバータ回路８９ａ，８９ｂを介して入力される第２出力用内部クロックCLKOUT2 でオン・オフするＮチャネルＭＯＳトランジスタＴ１６が直列に接続されている。従って、前段トランスファーゲート回路８８ａがオフしている時には、ＣＭＯＳトランジスタＴ１４は活性化され、前段トランスファーゲート回路８８ａがオンして時には、ＣＭＯＳトランジスタＴ１４は非活性となる。
【０１９７】
ナンド回路９０とＣＭＯＳトランジスタＴ１４は、ラッチ回路を構成している。今、バースト波形変更回路部１１５ｃからの制御信号ＳＧＸがＨレベルで、前段トランスファーゲート回路８８ａを介してナンド回路９０に出力されている信号（第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z ）がＬレベルの時、ナンド回路９０の出力はＨレベルとなる。そして、ＣＭＯＳトランジスタＴ１４は活性化されると（前段トランスファーゲート回路８８ａはオフ）、ＣＭＯＳトランジスタＴ１４はナンド回路９０のＨレベルの出力を入力し、Ｌレベルの出力信号をナンド回路９０に出力する。
【０１９８】
従って、ナンド回路９０の出力は、Ｈレベルに保持される。そして、前段トランスファーゲート回路８８ａを介してＨレベルの信号（第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z ）がナンド回路９０に入力されると、ナンド回路９０の出力はＨレベルからＬレベルに反転し保持される。そして、Ｈレベルの信号（第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z ）が入力され続けると、ナンド回路９０の出力は、Ｌレベルに保持され続ける。
【０１９９】
そして、この状態から、ナンド回路９０にＬレベルの信号（第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z ）が入力されると、ナンド回路９０の出力はＬレベルからＨレベルに反転し保持される。
【０２００】
ナンド回路９０の出力は、後段トランスファーゲート回路８８ｂを介してインバータ回路９１に出力される。インバータ回路９１の出力端子は、ナンド回路９２の入力端子に接続されている。ナンド回路９２は、インバータ回路９１からの出力信号の他にバースト波形変更回路部１１５ｃからの制御信号ＳＧＸが入力される。ナンド回路９２の出力端子は、前記インバータ回路９１の入力端子に接続されている。
【０２０１】
インバータ回路９１とナンド回路９２は、ラッチ回路を構成している。バースト波形変更回路部１１５ｃからの制御信号ＳＧＸがＨレベルで、インバータ回路９１の出力がＬレベルに保持されている時、後段トランスファーゲート回路８８ｂを介してナンド回路９０からＬレベルの信号をインバータ回路９１が入力すると、同インバータ回路９１の出力はＬレベルからＨレベルとなる。又、インバータ回路９１がＨレベルの信号を出力している状態で、後段トランスファーゲート回路８８ｂを介してナンド回路９０からＨレベルの信号を入力すると、インバータ回路９１の出力はＨレベルからＬレベルとなる。
【０２０２】
そして、インバータ回路９１の出力信号ＳＧ２５は、インバータ回路９３ａ，９３ｂを介して出力制御信号OE0Zとして出力される。つまり、出力制御信号生成回路部１１５ｂは、選択された第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z の一つの信号を、第２出力用内部クロックCLKOUT2 の立ち下がりで取り込み、次の立ち上がりで出力制御信号OE0Zとして出力する。
【０２０３】
この時、Ｌレベルに立ち下がる出力信号OE0ZがＬレベルに立ち下がるタイミングは以下のようになる。
第１レイト信号LAT1Z に対する出力制御信号OE0Zは、リードコマンドを取り込んだ時の外部クロック信号CLK から数えて７クロック目となる。
【０２０４】
第２レイト信号LAT2Z に対する出力制御信号OE0Zは、リードコマンドを取り込んだ時の外部クロック信号CLK から数えて９クロック目となる。
第３レイト信号LAT3Z に対する出力制御信号OE0Zは、リードコマンドを取り込んだ時の外部クロック信号CLK から数えて１１クロック目となる。
【０２０５】
（バースト波形変更回路部１１５ｃ）
バースト波形変更回路部１１５ｃは、ナンド回路９４を備えている。ナンド回路９４は３入力端子のナンド回路であって、前記インバータ９１の出力信号ＳＧ２５、第１出力用内部クロックCLKOUT1 及び第４のバースト長モード信号BL4Zを入力する。
【０２０６】
第４のバースト長モード信号BL4Zは、前記第１〜第３のバースト長モード信号BL1Z，BL2Z、BL3Zと同様のバースト長を選択する信号であって、外部装置であるＤＲＡＭコントローラから出力される信号に基づいて選択される。そして、本実施形態では、バースト長が「１」の時、第４のバースト長モード信号BL4ZがＨレベルに設定されようになっている。従って、バースト長が「１」以外の時には、第４のバースト長モード信号BL4ZはＬレベルとなり、ナンド回路９４の出力はＨレベルとなる。そして、ナンド回路９４のＨレベルの出力信号は、インバータ回路９５ａ，９５ｂを介してＨレベルの制御信号ＳＧＸとして前記ナンド回路９０，９２に出力される。
【０２０７】
一方、第４のバースト長モード信号BL4ZがＨレベルの時、ナンド回路９４の出力は、インバータ９１の出力信号ＳＧ２５及び第１出力用内部クロックCLKOUT1 が共にＨレベルになった時、Ｌレベルとなる。そして、ナンド回路９４のＬレベルの出力信号は、インバータ回路９５ａ，９５ｂを介してＬレベルの制御信号ＳＧＸとして前記ナンド回路９０，９２に出力される。従って、インバータ９１の出力信号ＳＧ２５、即ち出力制御信号OE0ZはＨレベルからＬレベルとなる。
【０２０８】
詳述すると、バースト長が「１」の時には、出力制御信号生成回路部１１５ｂが、選択された第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z の一つの信号を、第２出力用内部クロックCLKOUT2 の立ち下がりで取り込み、次の立ち上がりでＨレベルの出力制御信号OE0Zとして出力する。そして、バースト波形変更回路部１１５ｃは第２出力用内部クロックCLKOUT2 の立ち上がって半周期後にＨレベルに立ち上がる第１出力用内部クロックCLKOUT1 に応答してＨレベルの制御信号ＳＧＸを出力する。
【０２０９】
従って、出力制御信号生成回路部１１５ｂから出力されるＨレベルの出力制御信号OE0Zは、半周期後にＬレベルとなる。
このように、第１出力ＣＬＫ制御回路１１５は、第１モード信号MDL1Z に基づいて第３レイト信号LAT3Z が選択されると、該第３レイト信号LAT3Z を第２出力用内部クロックCLKOUT2 に基づいて出力制御信号OE0Zとして出力する。
【０２１０】
詳述すると、第１レイテンシン・カウンタ１１４で生成された第３レイト信号LAT3Z は、第１ＢＬ長整形回路１１３で生成された整形信号POE0Z の波形を第１出力用内部クロックCLKOUT1 の２周期半分だけ位相を遅らせた信号である。
【０２１１】
第１ＢＬ長整形回路１１３で生成された整形信号POE0Z は、第１出力用内部クロックCLKOUT1 の立ち下がりで第１レイテンシン・カウンタ１１４で入力される。そして、整形信号POE0Z は、２個目の第１出力用内部クロックCLKOUT1 の立ち上がりで第１レイテンシン・カウンタ１１４から第１出力ＣＬＫ制御回路１１５に出力される。
【０２１２】
第１出力ＣＬＫ制御回路１１５に出力された整形信号POE0Z （第３レイト信号LAT3Z ）は、その２個目の第１出力用内部クロックCLKOUT1 の立ち上がりと同期して立ち下がる第２出力用内部クロックCLKOUT2 で、第１出力ＣＬＫ制御回路１１５（出力制御信号生成回路部１１５ｂ）にて取り込まれる。そして、整形信号POE0Z （第３レイト信号LAT3Z ）は、次の第２出力用内部クロックCLKOUT2 の立ち上がり（前記２個目の第１出力用内部クロックCLKOUT1 の立ち下がり）で、出力制御信号OE0Zとして出力される。
【０２１３】
つまり、第１モード信号MDL1Z に基づいて第３レイト信号LAT3Z が選択される場合には、第１ＢＬ長整形回路１１３で生成された整形信号POE0Z は、第１出力用内部クロックCLKOUT1 の３周期分だけ位相が遅くれて第２出力用内部クロックCLKOUT2 の立ち上がりに応答して第１出力ＣＬＫ制御回路１１５から出力制御信号OE0Zとして出力される。
【０２１４】
又、第１出力ＣＬＫ制御回路１１５は、第２モード信号MDL2Z に基づいて第２レイト信号LAT2Z が選択されと、第２レイト信号LAT2Z を第２出力用内部クロックCLKOUT2 に基づいて出力制御信号OE0Zとして出力する。
【０２１５】
詳述すると、第１レイテンシン・カウンタ１１４で生成された第２レイト信号LAT2Z は、第１ＢＬ長整形回路１１３で生成された整形信号POE0Z の波形が第１出力用内部クロックCLKOUT1 の１周期半分だけ位相を遅らせた信号である。
【０２１６】
従って、第２モード信号MDL2Z に基づいて第２レイト信号LAT2Z が選択される場合には、第１ＢＬ長整形回路１１３で生成された整形信号POE0Z は、第１出力用内部クロックCLKOUT1 の２周期分だけ位相が遅くれて第２出力用内部クロックCLKOUT2 の立ち上がりに応答して第１出力ＣＬＫ制御回路１１５から出力制御信号OE0Zとして出力される。
【０２１７】
さらに、第１出力ＣＬＫ制御回路１１５は、第３モード信号MDL3Z に基づいて第１レイト信号LAT1Z が選択されると、第１レイト信号LAT1Z を第２出力用内部クロックCLKOUT2 に基づいて出力制御信号OE0Zとして出力する。
【０２１８】
詳述すると、第１レイト信号LAT1Z は、整形信号POE0Z の波形が第１出力用内部クロックCLKOUT1 の半周期分だけ位相が遅れた波形となる。
従って、第３モード信号MDL3Z に基づいて第１レイト信号LAT1Z が選択される場合には、第１ＢＬ長整形回路１１３で生成された整形信号POE0Z は、第１出力用内部クロックCLKOUT1 の１周期分だけ位相が遅くれて第２出力用内部クロックCLKOUT2 の立ち上がりに応答して第１出力ＣＬＫ制御回路１１５から出力制御信号OE0Zとして出力される。
【０２１９】
さらに又、第１出力ＣＬＫ制御回路１１５は、バースト長が「１」の時には、第２出力用内部クロックCLKOUT2 の立ち下がりで取り込み、次の立ち上がりでＨレベルの出力制御信号OE0Z（整形信号POE0Z ）を出力した後、次の第２出力用内部クロックCLKOUT2 の立ち下り（第１出力用内部クロックCLKOUT1 の立ち上がり）に応答して、即ち半周期後に出力制御信号OE0Z（整形信号POE0Z ）をＬレベルにする。
【０２２０】
このように、第１カウンタ・リセット回路１１１、第１ＢＬカウンタ１１２、第１ＢＬ長整形回路１１３、第１レイテンシン・カウンタ１１４及び第１出力ＣＬＫ制御回路１１５とからなる第１出力制御回路１１０は、Ｈレベルの「０°一致」リードコマンドRED0Z が入力された時には、各モードに応じたタイミングでＨレベルとなる出力制御信号OE0Zとして出力する。
【０２２１】
この時、第２出力制御回路１２０は動作を停止し、第２出力ＣＬＫ制御回路１２５からＬレベルの出力制御信号OE18Z を出力している。
因みに、「１８０°一致」リードコマンドRED180Z が第２出力制御回路１２０に入力された時には、第２出力制御回路１２０は、各モードに応じたタイミングでＨレベルとなる出力制御信号OE18Z を第１出力用内部クロック信号CLKOUT1 のＬレベルからＨレベルの立ち上がりに応答して出力する。この時、第１出力制御回路１１０は動作を停止し、Ｌレベルとなる出力制御信号OE0Zとして出力する。
【０２２２】
そして、第１及び第２出力制御回路１１０，１２０にて生成された出力制御信号OE0Z，OE18Z は、出力ＣＬＫ発生回路１３０及びＨｉｚ発生回路１４０に出力される。
【０２２３】
［出力ＣＬＫ発生回路１３０］
次に、出力ＣＬＫ発生回路１３０について説明する。図７は出力ＣＬＫ発生回路１３０の回路図を示す。出力ＣＬＫ発生回路１３０は、第１出力クロック信号生成回路部１３０ａと第２クロック信号生成回路部１３０ｂとから構成されている。
【０２２４】
（第１出力クロック信号生成回路部１３０ａ）
第１出力クロック信号生成回路部１３０ａは、２入力端子の第１ナンド回路２０１を備えている。第１ナンド回路２０１は、前記第１出力ＣＬＫ制御回路１１５から出力制御信号OE0Zを入力するとともに、インバータ回路２０２を介して第１出力用内部クロック信号CLKOUT1 を入力する。従って、第１ナンド回路２０１は、出力制御信号OE0ZがＬレベルの時、第１出力用内部クロック信号CLKOUT1 に関係なくＨレベルの出力信号を出力する。又、第１ナンド回路２０１は、出力制御信号OE0ZがＨレベルの時には、第１出力用内部クロック信号CLKOUT1 のレベルと同じレベルの出力信号を出力する。
【０２２５】
第１ナンド回路２０１の出力信号は、第２ナンド回路２０３に出力される。第２ナンド回路２０３は、第１ナンド回路２０１の出力信号の他に前記インバータ回路２０２を介して第１出力用内部クロック信号CLKOUT1 を入力する。
【０２２６】
従って、第２ナンド回路２０３は、出力制御信号OE0ZがＬレベルの時（第１ナンド回路２０１が常にＨレベル時）、第１出力用内部クロック信号CLKOUT1 のレベルと同じレベルの出力信号を出力する。又、第２ナンド回路２０３は、前記第１ナンド回路２０１から第１出力用内部クロック信号CLKOUT1 のレベルと同じレベルの出力信号を入力すると、常にＨレベルの出力信号を出力する。
【０２２７】
第１出力クロック信号生成回路部１３０ａは、第１１ＦＦ回路２０４を備えている。第１１ＦＦ回路２０４は、２個のナンド回路２０４ａ，２０４ｂとから構成される。第１１ＦＦ回路２０４において、ナンド回路２０４ａのリセット側入力端子に前記第１ナンド回路２０１の出力信号が入力される。第１１ＦＦ回路２０４において、ナンド回路２０４ｂのセット側入力端子に前記第２ナンド回路２０３の出力信号が入力される。
【０２２８】
従って、第１１ＦＦ回路２０４は、出力制御信号OE0ZがＬレベルの時には、リセット側出力端子（ナンド回路２０４ａの出力端子）から出力される出力信号はＬレベルに保持されている。
【０２２９】
そして、第２出力用クロック信号CLKOUT2 がＨレベルに立ち上がる（第２出力用クロック信号CLKOUT2 がＨレベルに立ち上がる）とともに出力制御信号OE0ZがＬレベルからＨレベルに立ち上がると、第１ナンド回路２０１の出力信号はＨレベルからＬレベルに立ち下がる。その結果、第１１ＦＦ回路２０４は反転し、リセット側出力端子（ナンド回路２０４ａの出力端子）から出力される出力信号はＨレベルに保持されている。
【０２３０】
そして、リセット側出力端子（ナンド回路２０４ａの出力端子）からのＨレベルの出力は、出力制御信号OE0ZがＬレベルに立ち下がり、最初の第１出力用クロック信号CLKOUT1 がＬレベルに立ち下がるとＬレベルに反転する。
【０２３１】
第１１ＦＦ回路２０４のリセット側出力端子（ナンド回路２０４ａの出力端子）からの出力信号は、第３ナンド回路２０５に出力される。第３ナンド回路２０５は、第１１ＦＦ回路２０４からの出力信号の他に第１出力用クロック信号CLKOUT1 を入力する。
【０２３２】
従って、第３ナンド回路２０５は、第１１ＦＦ回路２０４からの出力信号がＬレベルの時（出力制御信号OE0ZがＬレベルの時）、第１出力用内部クロック信号CLKOUT1 に関係なくＨレベルの出力信号を出力する。又、第３ナンド回路２０５は、第１１ＦＦ回路２０４からの出力信号がＨレベルの時（出力制御信号OE0ZがＨレベルに立ち上がった時）、第１出力用内部クロック信号CLKOUT1 のレベルを反転させたレベルの信号を出力する。
【０２３３】
又、第１出力クロック信号生成回路部１３０ａは、第４ナンド回路２０６を備えている。第４ナンド回路２０６は、前記第２出力ＣＬＫ制御回路１２５から出力制御信号OE18Z を入力するとともに、インバータ回路２０７を介して第２出力用内部クロック信号CLKOUT2 を入力する。
【０２３４】
従って、第４ナンド回路２０６は、出力制御信号OE18Z がＬレベルの時、第２出力用内部クロック信号CLKOUT2 に関係なくＨレベルの出力信号を出力する。又、第４ナンド回路２０６は、出力制御信号OE18Z がＨレベルの時には、第２出力用内部クロック信号CLKOUT2 と同相の出力信号を出力する。
【０２３５】
第４ナンド回路２０６の出力信号は、第５ナンド回路２０８に出力される。第５ナンド回路２０８は、第４ナンド回路２０６の出力信号の他に前記インバータ回路２０７を介して第２出力用内部クロック信号CLKOUT2 を入力する。
【０２３６】
従って、第５ナンド回路２０８は、出力制御信号OE18Z がＬレベルの時（第４ナンド回路２０６が常にＨレベル時）、第２出力用内部クロック信号CLKOUT2 と同相の出力信号を出力する。又、第５ナンド回路２０８は、前記第４ナンド回路２０６から第２出力用内部クロック信号CLKOUT2 と同相の出力信号を入力すると、常にＨレベルの出力信号を出力する。
【０２３７】
第１出力クロック信号生成回路部１３０ａは、第１２ＦＦ回路２０９を備えている。第１２ＦＦ回路２０９は、２個のナンド回路２０９ａ，２０９ｂとから構成される。
【０２３８】
第１２ＦＦ回路２０９において、ナンド回路２０９ａのリセット側入力端子に前記第４ナンド回路２０６の出力信号が入力される。第１２ＦＦ回路２０９において、ナンド回路２０９ｂのセット側入力端子に前記第５ナンド回路２０８の出力信号が入力される。
【０２３９】
従って、第１２ＦＦ回路２０９は、出力制御信号OE18Z がＬレベルの時には、リセット側出力端子（ナンド回路２０９ａの出力端子）から出力される出力信号はＬレベルに保持されている。
【０２４０】
そして、第１出力用クロック信号CLKOUT1 の立ち下がり（第２出力用クロック信号CLKOUT2 の立ち下がり）とともに出力制御信号OE18Z がＬレベルからＨレベルに立ち上がると、第４ナンド回路２０６の出力信号はＨレベルからＬレベルに立ち下がる。その結果、第１２ＦＦ回路２０９は反転し、リセット側出力端子（ナンド回路２０９ａの出力端子）から出力される出力信号はＨレベルに保持されている。
【０２４１】
そして、リセット側出力端子（ナンド回路２０９ａの出力端子）からのＨレベルの出力は、出力制御信号OE18Z がＬレベルに立ち下がり、最初の第２出力用クロック信号CLKOUT2 がＬレベルに立ち下がるとＬレベルに反転する。
【０２４２】
第１２ＦＦ回路２０９のリセット側出力端子（ナンド回路２０９ａの出力端子）からの出力信号は、第６ナンド回路２１０に出力される。第６ナンド回路２１０は、第１２ＦＦ回路２０９からの出力信号の他に第２出力用クロック信号CLKOUT2 を入力する。
【０２４３】
従って、第６ナンド回路２１０は、第１２ＦＦ回路２０４からの出力信号がＬレベルの時（出力制御信号OE18Z がＬレベルの時）、第２出力用内部クロック信号CLKOUT2 に関係なくＨレベルの出力信号を出力する。
【０２４４】
又、第６ナンド回路２１０は、第１２ＦＦ回路２０９からの出力信号がＨレベルの時（出力制御信号OE18Z がＨレベルに立ち上がった時）、第２出力用内部クロック信号CLKOUT2 のレベルを反転させたレベルの信号を出力する。
【０２４５】
第７ナンド回路２１１は、前記第３及び第６ナンド回路２０５，２１０からの出力信号を入力する。従って、第６ナンド回路２１０が常にＨレベルの時（出力制御信号OE18Z がＬレベルであって、第２出力制御回路１２０が停止している時）、第７ナンド回路２１１は、出力制御信号OE0ZのＨレベルの立ち上がりに応答して第３ナンド回路２０５からの第１出力用内部クロック信号CLKOUT1 のレベルが反転したレベルの信号を次段のインバータ回路２１２に出力する。
【０２４６】
反対に、第３ナンド回路２０５が常にＨレベルの時（出力制御信号OE0ZがＬレベルであって、第１出力制御回路１１０が停止している時）、第７ナンド回路２１１は、出力制御信号OE18Z のＨレベルの立ち上がりに応答して第６ナンド回路２１０からの第２出力用内部クロック信号CLKOUT2 のレベルを反転したレベルの信号を次段のインバータ回路２１２に出力する。そして、インバータ回路２１２は、第７ナンド回路２１１から出力された出力信号を反転させて第１出力クロック信号OUTP1Xとして出力する。
【０２４７】
つまり、インバータ回路２１２は、第２出力制御回路１２０が停止していてがＬレベルの出力制御信号OE18Z が出力されている時には、出力制御信号OE0ZのＨレベルの立ち上がりに応答して（第２出力用内部クロックCLKOUT2 もＨレベルに立ち上がる）、第３ナンド回路２０５からの出力信号を、即ち、第１出力用内部クロックCLKOUT1 を反転させた信号を第１出力クロック信号OUTP1Xとして出力する。
【０２４８】
又、インバータ回路２１２は、第１出力制御回路１１０が停止していてＬレベルの出力制御信号OE0Zが出力されている時には、出力制御信号OE18Z のＨレベルの立ち上がりに応答して（第１出力用内部クロックCLKOUT1 もＨレベルに立ち上がる）、第６ナンド回路２１０からの出力信号を反転させた信号、即ち、第２出力用内部クロックCLKOUT2 のレベルを反転させたレベルの信号を第１出力クロック信号OUTP1Xとして出力する。
【０２４９】
（第２出力クロック信号生成回路部１３０ｂ）
第２出力クロック信号生成回路部１３０ｂは、２入力端子の第８ナンド回路２２１を備えている。第８ナンド回路２２１は、前記第１出力ＣＬＫ制御回路１１５から出力制御信号OE0Zを入力するとともに、インバータ回路２２２を介して第２出力用内部クロック信号CLKOUT2 を入力する。従って、第８ナンド回路２２１は、出力制御信号OE0ZがＬレベルの時、第２出力用内部クロック信号CLKOUT2 に関係なくＨレベルの出力信号を出力する。又、第８ナンド回路２２１は、出力制御信号OE0ZがＨレベルの時には、第２出力用内部クロック信号CLKOUT2 のレベルと同じレベルの出力信号を出力する。
【０２５０】
第８ナンド回路２２１の出力信号は、第９ナンド回路２２３に出力される。第９ナンド回路２２３は、第８ナンド回路２２１の出力信号の他に前記インバータ回路２２２を介して第２出力用内部クロック信号CLKOUT2 を入力する。
【０２５１】
従って、第９ナンド回路２２３は、出力制御信号OE0ZがＬレベルの時（第８ナンド回路２２１が常にＨレベル時）、第２出力用内部クロック信号CLKOUT2 と同相の出力信号を出力する。又、第９ナンド回路２２３は、前記第８ナンド回路２２１から第２出力用内部クロック信号CLKOUT2 のレベルと同じレベルの出力信号を入力すると、常にＨレベルの出力信号を出力する。
【０２５２】
第２出力クロック信号生成回路部１３０ｂは、第１３ＦＦ回路２２４を備えている。第１３ＦＦ回路２２４は、２個のナンド回路２２４ａ，２２４ｂとから構成される。第１３ＦＦ回路２２４において、ナンド回路２２４ａのリセット側入力端子に前記第８ナンド回路２２１の出力信号が入力される。第１３ＦＦ回路２２４において、ナンド回路２２４ｂのセット側入力端子に前記第９ナンド回路２２３の出力信号が入力される。
【０２５３】
従って、第１３ＦＦ回路２２４は、出力制御信号OE0ZがＬレベルの時には、リセット側出力端子（ナンド回路２２４ａの出力端子）から出力される出力信号はＬレベルに保持されている。
そして、出力制御信号OE0ZがＨレベルに立ち上がった後に第２出力用内部クロックCLKOUT2 がＨレベルからＬレベルに立ち下がると、第８ナンド回路２２１の出力信号はＨレベルからＬレベルに立ち下がる。その結果、第１３ＦＦ回路２２４は反転し、リセット側出力端子（ナンド回路２２４ａの出力端子）から出力される出力信号はＨレベルに保持されている。
【０２５４】
そして、リセット側出力端子（ナンド回路２２４ａの出力端子）からのＨレベルの出力は、出力制御信号OE0ZがＬレベルに立ち下がり、最初の第２出力用クロック信号CLKOUT2 がＬレベルに立ち下がるとＬレベルに反転する。
【０２５５】
第１３ＦＦ回路２２４のリセット側出力端子（ナンド回路２２４ａの出力端子）からの出力信号は、第１０ナンド回路２２５に出力される。第１０ナンド回路２２５は、第１３ＦＦ回路２２４からの出力信号の他に第２出力用クロック信号CLKOUT2 を入力する。
【０２５６】
従って、第１０ナンド回路２２５は、第１３ＦＦ回路２２４からの出力信号がＬレベルの時（出力制御信号OE0ZがＬレベルの時）、第２出力用内部クロック信号CLKOUT2 に関係なくＨレベルの出力信号を出力する。
【０２５７】
又、第１０ナンド回路２２５は、第１３ＦＦ回路２２４からの出力信号がＨレベルの時（出力制御信号OE0ZがＨレベルに立ち上がった後であって第２出力用内部クロック信号CLKOUT2 がＨレベルからＬレベルにに立ち下がっている時）、第２出力用内部クロック信号CLKOUT2 を反転させた信号を出力する。
【０２５８】
又、第２出力クロック信号生成回路部１３０ｂは、第１１ナンド回路２２６を備えている。第１１ナンド回路２２６は、前記第２出力ＣＬＫ制御回路１２５から出力制御信号OE18Z を入力するとともに、インバータ回路２２７を介して第１出力用内部クロック信号CLKOUT1 を入力する。
従って、第１１ナンド回路２２６は、出力制御信号OE18Z がＬレベルの時、第１出力用内部クロック信号CLKOUT1 に関係なくＨレベルの出力信号を出力する。又、第１１ナンド回路２２６は、出力制御信号OE18Z がＨレベルの時には、第１出力用内部クロック信号CLKOUT1 のレベルと同じレベルの出力信号を出力する。第１１ナンド回路２２６の出力信号は、第１２ナンド回路２２８に出力される。第１２ナンド回路２２８は、第１１ナンド回路２２６の出力信号の他に前記インバータ回路２２７を介して第１出力用内部クロック信号CLKOUT1 を入力する。
【０２５９】
従って、第１２ナンド回路２２８は、出力制御信号OE18Z がＬレベルの時（第１１ナンド回路２２６が常にＨレベル時）、第１出力用内部クロック信号CLKOUT1 と同相の出力信号を出力する。又、第１２ナンド回路２２８は、前記第１１ナンド回路２２６から第１出力用内部クロック信号CLKOUT1 と同相の出力信号を入力すると、常にＨレベルの出力信号を出力する。
【０２６０】
第２出力クロック信号生成回路部１３０ｂは、第１４ＦＦ回路２２９を備えている。第１４ＦＦ回路２２９は、２個のナンド回路２２９ａ，２２９ｂとから構成される。第１４ＦＦ回路２２９において、ナンド回路２２９ａのリセット側入力端子に前記第１１ナンド回路２２６の出力信号が入力される。第１４ＦＦ回路２２９において、ナンド回路２２９ｂのセット側入力端子に前記第１２ナンド回路２２８の出力信号が入力される。
【０２６１】
従って、第１４ＦＦ回路２２９は、出力制御信号OE18Z がＬレベルの時には、リセット側出力端子（ナンド回路２２９ａの出力端子）から出力される出力信号はＬレベルに保持されている。
【０２６２】
そして、出力制御信号OE18Z がＨレベルに立ち上がった後第１出力用クロック信号CLKOUT1 がＨレベルからＬレベルに立ち下がると、第１１ナンド回路２２６の出力信号はＨレベルからＬレベルに立ち下がる。その結果、第１４ＦＦ回路２２９は反転し、リセット側出力端子（ナンド回路２２９ａの出力端子）から出力される出力信号はＨレベルに保持されている。
【０２６３】
そして、リセット側出力端子（ナンド回路２２９ａの出力端子）からのＨレベルの出力は、出力制御信号OE18Z がＬレベルに立ち下がり、最初の第１出力用クロック信号CLKOUT1 がＬレベルに立ち下がるとＬレベルに反転する。
【０２６４】
第１４ＦＦ回路２２９のリセット側出力端子（ナンド回路２２９ａの出力端子）からの出力信号は、第１３ナンド回路２３０に出力される。第１３ナンド回路２３０は、第１４ＦＦ回路２２９からの出力信号の他に第１出力用クロック信号CLKOUT1 を入力する。
【０２６５】
従って、第１３ナンド回路２３０は、第１４ＦＦ回路２０４からの出力信号がＬレベルの時（出力制御信号OE18Z がＬレベルの時）、第１出力用内部クロック信号CLKOUT1 に関係なくＨレベルの出力信号を出力する。
【０２６６】
又、第１３ナンド回路２３０は、第１４ＦＦ回路２２９からの出力信号がＨレベルの時（出力制御信号OE18Z がＨレベルに立ち上がるとともに第１出力用内部クロック信号CLKOUT1 がＨレベルに立ち上がっている時）、第１出力用内部クロック信号CLKOUT1 のレベルを反転させたレベルの信号を出力する。
【０２６７】
第１４ナンド回路２３１は、前記第１０及び第１３ナンド回路２２５，２３０からの出力信号を入力する。従って、第１３ナンド回路２３０が常にＨレベルの時（出力制御信号OE18Z がＬレベルであって、第２出力制御回路１２０が停止している時）、第１４ナンド回路２３１は、出力制御信号OE0ZのＨレベルの立ち上がった後であって第２出力用内部クロック信号CLKOUT2 がＨレベルからＬレベルに立ち下がった時、第１０ナンド回路２２５を介して第２出力用内部クロック信号CLKOUT2 のレベルと同じレベルの信号を次段のインバータ回路２３２に出力する。
【０２６８】
反対に、第１０ナンド回路２２５が常にＨレベルの時（出力制御信号OE0ZがＬレベルであって、第１出力制御回路１１０が停止している時）、第１４ナンド回路２３１は出力制御信号OE18Z のＨレベルの立ち上がった後であって第１出力用内部クロック信号CLKOUT1 がＨレベルからＬレベルに立ち下がった時、第１３ナンド回路２３０を介して第１出力用内部クロック信号CLKOUT1 のレベルと同じレベル信号を次段のインバータ回路２３２に出力する。
【０２６９】
そして、インバータ回路２３２は、第１４ナンド回路２３１から出力された出力信号を反転させて第２出力クロック信号OUTP2Xとして出力する。
つまり、インバータ回路２３２は、第２出力制御回路１２０が停止していてがＬレベルの出力制御信号OE18Z が出力されている時には、出力制御信号OE0ZのＨレベルの立ち上がった後であって第２出力用内部クロック信号CLKOUT2 がＨレベルからＬレベルに立ち下がった時、第１０ナンド回路２２５からの出力信号を反転させた信号、即ち、第２出力用内部クロックCLKOUT2 のレベルを反転させたレベルの信号を第２出力クロック信号OUTP2Xとして出力する。
【０２７０】
又、インバータ回路２３２は、第１出力制御回路１１０が停止していてがＬレベルの出力制御信号OE0Zが出力されている時には、出力制御信号OE18Z のＨレベルの立ち上がった後であって第１出力用内部クロック信号CLKOUT1 がＨレベルからＬレベルに立ち下がった時、第１３ナンド回路２３０からの出力信号を反転させた信号、即ち、第１出力用内部クロックCLKOUT1 のレベルを反転させたレベルの信号を第２出力クロック信号OUTP2Xとして出力する。
【０２７１】
このように、出力ＣＬＫ発生回路１３０は、出力制御信号OE0ZがＨレベルに立ち上がった時、第１出力クロック信号生成回路部１３０ａから第１出力用クロック信号CLKOUT1 のレベルを反転させたレベルの第１出力クロック信号OUTP1Xが出力させる。続いて、出力ＣＬＫ発生回路１３０は、出力制御信号OE0ZがＨレベルの立ち上がった後であって第２出力用内部クロック信号CLKOUT2 がＨレベルからＬレベルに立ち下がった時、第２クロック信号生成回路部１３０ｂから第２出力用内部クロックCLKOUT2 のレベルを反転させたレベルの第２出力クロック信号OUTP2Xを出力させる。
【０２７２】
尚、出力制御信号OE0Zに基づいて常に先に第１出力クロック信号OUTP1Xは、第１出力用内部クロック信号CLKOUT1 の半周期後に出力されることから、前記出力制御信号OE0ZがＨレベルに立ち上がった時から外部クロック信号ＣＬＫで数えて１クロック後にＬレベルに立ち下がることになる。
【０２７３】
又、出力ＣＬＫ発生回路１３０は、出力制御信号OE18Z がＨレベルに立ち上がった時、第１出力クロック信号生成回路部１３０ａから第２出力用クロック信号CLKOUT2 のレベルを反転させたレベルの第１出力クロック信号OUTP1Xを出力させる。続いて、出力ＣＬＫ発生回路１３０は、出力制御信号OE18Z のＨレベルの立ち上がった後であって第１出力用内部クロック信号CLKOUT1 がＨレベルからＬレベルに立ち下がった時、第１出力用内部クロックCLKOUT1 のレベルを反転させたレベルの第２出力クロック信号OUTP2Xを出力させる。
【０２７４】
言い換えれば、出力制御信号OE0Z又は出力制御信号OE18Z のいずれの信号がＨレベルに立ち上がっても、出力ＣＬＫ発生回路１３０は、常に先に第１出力クロック信号OUTP1Xを出力させ、半周期後に第２出力クロック信号OUTP2Xを出力させる。
【０２７５】
［Ｈｉｚ発生回路１４０］
次に、Ｈｉｚ発生回路１４０について説明する。図８はＨｉｚ発生回路１４０の回路図を示す。Ｈｉｚ発生回路１４０は、第１出力制御回路１１０からの出力制御信号OE0ZからＨｉｚ信号HIZEZ を生成する第１Ｈｉｚ信号生成部１４０ａと、第２出力制御回路１２０からの出力制御信号OE18Z からＨｉｚ信号HIZEZ を生成する第２Ｈｉｚ信号生成部１４０ｂとを有している。
【０２７６】
尚、第１Ｈｉｚ信号生成部１４０ａと第２Ｈｉｚ信号生成部１４０ｂはそれぞれ回路構成を同じで入力する信号が相違するだけなので、第１Ｈｉｚ信号生成部１４０ａについて説明する。そして、第２Ｈｉｚ信号生成部１４０ｂについては、第１Ｈｉｚ信号生成部１４０ａを構成する符号を付した素子と対応する素子については同じ符号を付しその符号の後に「ａ」の符号をさらに付すことによってその詳細な説明を省略する。
【０２７７】
（第１Ｈｉｚ信号生成部１４０ａ）
第１Ｈｉｚ信号生成部１４０ａは、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタよりなる２個の前段及び後段トランスファーゲート回路２４１，２４２を備えている。
【０２７８】
前段トランスファーゲート回路２４１は、そのＰチャネルＭＯＳトランジスタのゲートにインバータ回路２４３，２４４を介して第１出力用内部クロックCLKOUT1 が入力され、ＮチャネルＭＯＳトランジスタのゲートにインバータ回路２４３を介して第１出力用内部クロックCLKOUT1 が入力される。一方、後段トランスファーゲート回路２４２は、そのＰチャネルＭＯＳトランジスタのゲートにインバータ回路２４３介して第１出力用内部クロックCLKOUT1 が入力され、ＮチャネルＭＯＳトランジスタのゲートにインバータ回路２４３，２４４を介して第１出力用内部クロックCLKOUT1 が入力される。従って、前段及び後段トランスファーゲート回路２４１，２４２は、第１出力用内部クロックCLKOUT1 に基づいて交互にオン・オフされる。
【０２７９】
前段トランスファーゲート回路２４１は、出力制御信号OE0Zを次段のナンド回路２４５に出力する。ナンド回路２４５は出力制御信号OE0Zの他にインバータ回路２４６を介してリセット信号ＲＳＴを入力する。ナンド回路２４５の出力端子にはＣＭＯＳトランジスタＴ２１の入力端子に接続され、そのＣＭＯＳトランジスタＴ２１の出力端子は前段トランスファーゲート回路２４１の出力端子に接続されている。
【０２８０】
ＣＭＯＳトランジスタＴ２１は、インバータ回路２４３を介して入力される第１出力用内部クロックCLKOUT1 でオン・オフするＰチャネルＭＯＳトランジスタＴ２２と、インバータ回路２４３，２４４を介して入力される第１出力用内部クロックCLKOUT1 でオン・オフするＮチャネルＭＯＳトランジスタＴ２３が直列に接続されている。従って、前段トランスファーゲート回路２４１がオフしている時には、ＣＭＯＳトランジスタＴ２１は活性化され、前段トランスファーゲート回路２４５がオンして時には、ＣＭＯＳトランジスタＴ２１は非活性となる。
【０２８１】
ナンド回路２４５とＣＭＯＳトランジスタＴ２１は、ラッチ回路を構成している。今、前段トランスファーゲート回路２４１を介してナンド回路２４５に出力されている出力制御信号OE0ZがＬレベルの時、ナンド回路２４５の出力はＨレベルとなる。そして、ＣＭＯＳトランジスタＴ２１は活性化されると（前段トランスファーゲート回路２４５はオフ）、ＣＭＯＳトランジスタＴ２１はナンド回路２４５のＨレベルの出力を入力し、Ｌレベルの出力信号をナンド回路２４５に出力する。
【０２８２】
従って、ナンド回路２４５の出力は、Ｈレベルに保持される。そして、前段トランスファーゲート回路２４１を介してＨレベルの出力制御信号OE0Zががナンド回路２４５に入力されると、ナンド回路２４５の出力はＨレベルからＬレベルに反転し保持される。そして、Ｈレベルの出力制御信号OE0Zが入力され続けると、ナンド回路２４５の出力は、Ｌレベルに保持され続ける。
【０２８３】
そして、この状態から、ナンド回路２４５にＬレベルの出力制御信号OE0Zが入力されると、ナンド回路２４５の出力はＬレベルからＨレベルに反転し保持される。
【０２８４】
ナンド回路２４５の出力は、後段トランスファーゲート回路２４２を介してインバータ回路２４７に出力される。インバータ回路２４７の出力端子は、ナンド回路２４８の入力端子に接続されている。ナンド回路２４８は、インバータ回路２４７からの出力信号の他に前記インバータ回路２４６を介してリセット信号ＲＳＴを入力する。ナンド回路２４８の出力端子は、前記インバータ回路２４７の入力端子に接続されている。
【０２８５】
インバータ回路２４７とナンド回路２４８は、ラッチ回路を構成している。インバータ回路２４６からの信号がＨレベルで、インバータ回路２４７の出力がＬレベルに保持されている時、後段トランスファーゲート回路２４２を介してナンド回路２４５からＬレベルの信号をインバータ回路２４７が入力すると、同インバータ回路２４７の出力はＬレベルからＨレベルとなる。
【０２８６】
又、インバータ回路２４７がＨレベルの信号を出力している状態で、後段トランスファーゲート回路２４２を介してナンド回路２４５からＨレベルの信号を入力すると、インバータ回路２４７の出力はＨレベルからＬレベルとなる。
【０２８７】
そして、インバータ回路２４７の出力信号は、ノア回路２４９及びインバータ回路２５０を介してＨｉｚ信号HIZEZ として出力される。
従って、第１Ｈｉ信号生成部１４０ａは、第２出力用内部クロック信号CLKOUT1 のＨレベルの立ち上がりに応答して第１出力ＣＬＫ制御回路１１５からＨレベルの出力制御信号OE0Zが入力されると、Ｈレベルの第１出力用内部クロック信号CLKOUT1 でオンしている前段トランスファーゲート回路２４１を介してナンド回路２４５の出力はＬレベルに立ち下がる。続いて、第１出力用内部クロック信号CLKOUT1 のＨレベルからＬレベルの立下りで、後段トランスファーゲート回路２４２がオンしナンド回路２４５のＬレベルの出力に基づいてインバータ回路２４７はＨレベルに出力される。そして、Ｈｉｚ信号HIZEZ がＨレベルに立ち上がる。
【０２８８】
つまり、第１Ｈｉ信号生成部１４０ａは、Ｈレベルの出力制御信号OE0Zが入力れると、第１出力用内部クロック信号CLKOUT1 のＨレベルからＬレベルの立下りで、即ち半周期遅れてＨｉｚ信号HIZEZ をＨレベルに立ち上がらせる。
【０２８９】
同様に、第１Ｈｉ信号生成部１４０ａは、出力制御信号OE0ZがＬレベルに立ち下がると、半周期遅れてＨｉｚ信号HIZEZ をＬレベルに立ち下がらせる。
因みに、第１Ｈｉ信号生成部１４０ａと同じ回路構成の第２ＨｉZ 信号生成部１４０ｂは、Ｈレベルの出力制御信号OE18Z が入力れると、第２出力用内部クロック信号CLKOUT2 のＨレベルからＬレベルの立下りで、即ち半周期遅れてＨｉｚ信号HIZEZ をＨレベルに立ち上がらせる。
【０２９０】
同様に、第１Ｈｉ信号生成部１４０ａは、出力制御信号OE0ZがＬレベルに立ち下がると、半周期遅れてＨｉｚ信号HIZEZ をＬレベルに立ち下がらせる。
Ｈｉｚ発生回路１４０で生成されたＨｉｚ信号HIZEZ は、出力バッファ１５０に出力される。
【０２９１】
[ 出力バッファ１５０]
次に、出力バッファ１５０について説明する。図９は出力バッファ１５０の回路図を示す。出力バッファ１５０は、バッファ回路部１５０ａ、第１データ入力部１５０ｂ、第２データ入力部１５０ｃ、第１ハイ・インピ―ダンス制御部１５０ｄ、第２ハイ・インピ―ダンス制御部１５０ｅを備えている。
【０２９２】
（バッファ回路部１５０ａ）
バッフア回路部１５０ａは、出力用ＰチャネルＭＯＳトランジスタ（以下、第１出力用トランジスタという）Ｔ３１及び出力用ＮチャネルＮチャネルＭＯＳトランジスタ（以下、第２出力用トランジスタという）Ｔ３２を備えている。
【０２９３】
第１出力用トランジスタＴ３１のソース端子はプラス電源電線に接続されている。第１出力用トランジスタＴ３１のドレイン端子は第２出力用トランジスタＴ３２のドレイン端子に接続されている。第２出力用トランジスタＴ３２のソース端子は接地されている。第１出力用トランジスタＴ３１及び第２出力用トランジスタＴ３２のドレイン端子は、１つの出力端子としての出力パッドOPに接続されている。
【０２９４】
第１出力用トランジスタＴ３１のゲート端子には、第１データ入力部１５０ｂからの上アーム用データ信号をラッチ回路２５１及びインバータ回路２５２を介して入力される。第２出力用トランジスタＴ３２のゲート端子には、第２データ入力部１５０ｃからの下アーム用データ信号をラッチ回路２５３及びインバータ回路２５４を介して入力される。
【０２９５】
従って、上アーム用及び下アーム用データ信号が共にＬレベルである時には、第１出力用トランジスタＴ３１はオンし、第２出力用トランジスタＴ３２はオフする。その結果、出力パッドからＨレベルのデータＤが出力される。
【０２９６】
又、上アーム用及び下アーム用データ信号が共にＨレベルである時には、第１出力用トランジスタＴ３１はオフし、第２出力用トランジスタＴ３２はオンする。その結果、出力パッドからＬレベルのデータＤが出力される。
【０２９７】
さらに、上アーム用データ信号がＨレベルであって下アーム用データ信号がＬレベルの時には、第１及び第２出力用トランジスタＴ３１，Ｔ３２は共にオフする。その結果、バッファ回路部１５０ａはハイ・インピーダンス状態となる。
【０２９８】
（第１データ入力部１５０ｂ）
第１データ入力部１５０ｂは、第１上部トランスファーゲート回路２５６と第２上部トランスファーゲート回路２５７を備えている。
【０２９９】
第１上部トランスファーゲート回路２５６は、そのＰチャネルＭＯＳトランジスタのゲートに第１出力クロック信号OUTP1Xがインバータ回路２５８，２５９を介して入力され、N チャネルＭＯＳトランジスタのゲートに第１出力クロック信号OUTP1Xがインバータ回路２５８を介して入力される。第１上部トランスファーゲート回路２５６の入力端子はインバータ回路２６０を介して出力バッファ１５０の第１データ入力端子IN1 に接続されている。第１上部トランスファーゲート回路２５６は、第１データ入力端子IN1 に入力される第１データD1を前記インバータ回路２６０を介して入力し、第１データD1が反転した信号（データ信号）を上アーム用データ信号として前記ラッチ回路２５１に出力する。
【０３００】
第２上部トランスファーゲート回路２５７は、そのＰチャネルＭＯＳトランジスタのゲートに第２出力クロック信号OUT2X がインバータ回路２６１，２６２を介して入力され、N チャネルＭＯＳトランジスタのゲートに第２出力クロック信号OUTP2Xがインバータ回路２６１を介して入力される。第２上部トランスファーゲート回路２５７の入力端子はインバータ回路２６３を介して出力バッファ１５０の第２データ入力端子IN2 に接続されている。第２上部トランスファーゲート回路２５７は、第２データD2を前記インバータ回路２６３を介して入力し、第２データD2が反転した信号（データ信号）を上アーム用データ信号として前記ラッチ回路２５１に出力する。
【０３０１】
（第２データ入力部１５０ｃ）
第２データ入力部１５０ｃは、第１下部トランスファーゲート回路２６６と第２下部トランスファーゲート回路２６７を備えている。
【０３０２】
第１下部トランスファーゲート回路２６６は、そのＰチャネルＭＯＳトランジスタのゲートに第１出力クロック信号OUTP1Xがインバータ回路２６８，２６９を介して入力され、N チャネルＭＯＳトランジスタのゲートに第１出力クロック信号OUTP1Xがインバータ回路２６８を介して入力される。第１下部トランスファーゲート回路２６６の入力端子はインバータ回路２７０及び第１データ入力端子IN1 を介して第１データD1を入力し、第１下部トランスファーゲート回路２６６の出力端子は前記インバータ回路２７０を介して入力した第１データD1が反転した信号（データ信号）を下アーム用データ信号として前記ラッチ回路２５３に出力する。
【０３０３】
第２下部トランスファーゲート回路２６７は、そのＰチャネルＭＯＳトランジスタのゲートに第２出力クロック信号OUT2X がインバータ回路２７１，２７２を介して入力され、N チャネルＭＯＳトランジスタのゲートに第２出力クロック信号OUTP2Xがインバータ回路２７１を介して入力される。第２下部トランスファーゲート回路２６７の入力端子はインバータ回路２７３及び第２データ入力端子IN2 を介して第２データD2を入力し、第２下部トランスファーゲート回路２６７の出力端子は前記インバータ回路２７３を介して入力した第２データD2が反転した信号（データ信号）を下アーム用データ信号として前記ラッチ回路２５３に出力する。
【０３０４】
（第１ハイ・インピ―ダンス制御部１５０ｄ）
第１ハイ・インピ―ダンス制御部１５０ｄは、第１制御用トランスファーゲート回路２７５を備えている。第１制御用トランスファーゲート回路２７５は、そのＰチャネルＭＯＳトランジスタのゲートにＨｉｚ信号HIZEZ がインバータ回路２７６，２７７を介して入力され、N チャネルＭＯＳトランジスタのゲートにＨｉｚ信号HIZEZ がインバータ回路２７７を介して入力される。
【０３０５】
第１制御用トランスファーゲート回路２７５の入力端子はインバータ回路２７８を介してナンド回路２７９の出力端子に接続されている。テストデータ入力回路としてのナンド回路２７９は２入力端子のナンド回路であって、一方の第１モード入力端子に第１モード制御信号SGHZ1 を入力し、他方の第２モード入力端子に第２モード制御信号SGHZ2 を入力する。
【０３０６】
第１及びモード制御信号SGHZ1 ，SGHZ2 は、リード動作等の通常モード時には共にＬレベルとなる信号である。又、テストモード時には、第１モード制御信号SGHZ1 はＬレベルに設定され、第２モード制御信号SGHZ2 はテスト信号となって出力される。そして、第１及びモード制御信号SGHZ1 ，SGHZ2 は、本実施形態ではＤＲＡＭコントローラからのコマンドに基づいて生成されされる。
【０３０７】
従って、通常モードには、ナンド回路２７９の出力はＬレベルとなる。テストモードには、ナンド回路２７９の出力は第２モード制御信号SGHZ2 が反転したレベルとなる。
【０３０８】
このように、通常モードにおいて、第１ハイ・インピ―ダンス制御部１５０ｄは、Ｈｉｚ信号HIZEZ がＬレベルでトランスファーゲート回路２７６がオンしている間、前記第１出力用トランジスタＴ３１をオフ状態にするＨレベルの信号を上アーム用データ信号として前記ラッチ回路２５１に出力する。
【０３０９】
又、テストモードにおいて、第１ハイ・インピ―ダス制御部１５０ｄは、Ｈｉｚ信号HIZEZ がＬレベルでトランスファーゲート回路２７６がオンしている間、前記第１出力用トランジスタＴ３１を第２モード制御信号SGHZ2 に同期してオン・オフさせる信号を上アーム用データ信号として前記ラッチ回路２５１に出力する。
【０３１０】
（第２ハイ・インピ―ダンス制御部１５０ｅ）
第２ハイ・インピ―ダンス制御部１５０ｅは、第２制御用トランスファーゲート回路２８０を備えている。第２制御用トランスファーゲート回路２８０は、そのＰチャネルＭＯＳトランジスタのゲートにＨｉｚ信号HIZEZ がインバータ回路２８１，２８２を介して入力され、N チャネルＭＯＳトランジスタのゲートにＨｉｚ信号HIZEZ がインバータ回路２８１を介して入力される。
【０３１１】
第２制御用トランスファーゲート回路２８０の入力端子はインバータ回路２８３を介してノア回路２８４の出力端子に接続されている。テストデータ入力回路を構成するノア回路２８４は２入力端子のノア回路であって、一方の入力端子にはインバータ回路２８５を介して前記第１モード制御信号SGHZ1 が入力され、他方の入力端子にはインバータ回路２８６を介して前記第２モード制御信号SGHZ2 が入力される。
【０３１２】
従って、通常モード時には、ノア回路２８４の出力はＨレベルとなる。テストモード時には、ノア回路２８４の出力は第２モード制御信号SGHZ2 を反転させ信号となる。
【０３１３】
通常モードにおいて、第２ハイ・インピ―ダンス制御部１５０ｅは、Ｈｉｚ信号HIZEZ がＬレベルでトランスファーゲート回路２８０がオンしている間、前記第２出力用トランジスタＴ３２をオフ状態にするＨレベルの信号を上アーム用データ信号として前記ラッチ回路２５３に出力する。
【０３１４】
又、テストモードにおいて、第２ハイ・インピ―ダンス制御部１５０ｅは、Ｈｉｚ信号HIZEZ がＬレベルでトランスファーゲート回路２８０がオンしている間、前記第２出力用トランジスタＴ３２を第２モード制御信号SGHZ2 に同期してオン・オフさせる信号を下アーム用データ信号として前記ラッチ回路２５１に出力する。
【０３１５】
このように、出力バッファ１５０は、先に出力される第１出力クロック信号OUTP1Xが最初にＬレベルに立ち下がると、第１及び第２データ入力部１５０ｂ，１５０ｃの第１及び第２上部トランスファーゲート回路２５６，２６６が第１データD1を取り込みバッファ回路部１５０ａに出力する。そして、バッファ回路部１５０ａの第１及び第２出力用トランジスタＴ３１，Ｔ３２のゲートに第１データD1のレベルを反転させた信号が入力されると、出力パッドには第１データD1が出力される。
【０３１６】
出力バッファ１５０は、第１出力クロック信号OUTP1XのＬレベルの立ち下がり半周期遅れて第２出力クロック信号OUTP2XがＬレベルに立ち下がると、第１及び第２データ入力部１５０ｂ，１５０ｃの第１及び第２下部トランスファーゲート回路２５７，２６７が第２データD2を取り込みバッファ回路部１５０ａに出力する。そして、バッファ回路部１５０ａの第１及び第２出力用トランジスタＴ３１，Ｔ３２のゲートに第２データD2のレベルを反転させた信号が入力されると、出力パッドには第２データD2が出力される。
【０３１７】
そして、第１出力クロック信号OUTP1XがＬレベルに立ち下がる数と第２出力クロック信号OUTP2XがＬレベルに立ち下がる数を合わせた数が設定したバースト長の数になるまでの間、第１データD1と第２データD2が交互に出力される。最後のＬレベルの第２出力クロック信号OUTP2Xが消失しＨレベルになると、半周期後にＨｉｚ信号HIZEZ がＬレベルに立ち下がる。
【０３１８】
出力バッファ１５０は、このＨｉｚ信号HIZEZ がＬレベルに立ち下がると、第１及び第２モード制御信号SGHZ1 ，SGHZ1 を取り込み第１及び第２出力用トランジスタＴ３１，Ｔ３２を共にオフさせる。その結果、出力バッファ１５０は、ハイ・インピーダンス状態となる。
【０３１９】
又、出力バッファ１５０は、Ｈｉｚ信号HIZEZ がＬレベルでトランスファーゲート回路２８０がオンさせた状態において、第１モード制御信号SGH1をＬレベルのままにし，第２モード制御信号SGHZ2 をテストデータにして第１及び第２ハイ・インピ―ダンス制御部１５０ｄ，１５０ｅに入力すれば、該テストデータに基づいて出力用トランジスタＴ３１，Ｔ３２をオン・オフ制御してテスト処理動作を実行することができる。
【０３２０】
次に、上記のように構成した同期式ＤＲＡＭのデータ出力回路部１００の特徴を以下に記載する。尚、説明の便宜上、第１出力制御回路部１１０に従って説明することによって第２出力制御回路部１２０は容易に理解できるので、第２出力制御回路部１２０についてはここでは省略する。
【０３２１】
（１）本実施形態のデータ出力回路部１００では、出力ＣＬＫ発生回路１３０を設けた。出力ＣＬＫ発生回路１３０は、「０°」一致」リードコマンドRER0Z に応答して第１出力制御回路１１０から出力される出力制御信号OE0Z、及び、「１８０°」一致リードコマンドRER180Z に応答して第２出力制御回路１２０から出力される出力制御信号OE18Z に基づいて第１出力クロック信号OUTP1X及び第２出力クロック信号OUTP2Xを生成する。
【０３２２】
出力ＣＬＫ発生回路１３０は、その出力制御信号OE0Z及び出力制御信号OE18Z のいずが出力されても、第１出力クロック信号OUTP1Xが第２出力クロック信号OUTP2Xより半周期常に先に出力する。
【０３２３】
又、本実施形態のデータ出力回路部１００に設けた出力バッファ１５０は、半周期先に出力される第１出力クロック信号OUTP1XのＬレベルに応答して第１データD1を、又、半周期遅れて出力される第２出力クロック信号OUTP2XのＬレベルに応答して第２データD2をそれぞれ順番に入力し出力させる。
【０３２４】
従って、出力バッファ１５０は、常に第１データD1が先に出力され続いて第２データD2が出力され以後バースト長の数だけ第１及び第２データD1，D2を交互に出力する。
【０３２５】
つまり、外部クロックCLK を１／２に分周して生成した互いに１８０°の位相差のある第１及び第２入力用内部クロック信号CLKIN1，CLKIN2のいずれの内部クロック信号に同期してリードコマンドを入力しても、出力ＣＬＫ発生回路１３０にて生成した第１及び第２出力クロック信号OUTP1X， OUTP2X により、常に第１出力クロック信号OUTP1XのＬレベルの立ち下がりに応答して第１データ入力端子IN1 に入力される第１データD1を出力パッドOPからリードデータＤとして出力される。
【０３２６】
（２）本実施形態のデータ出力回路部１００では、Ｈｉｚ発生回路１４０を設けた。Ｈｉｚ発生回路１４０は出力制御信号OE0Z及び出力制御信号OE18Z のいずれが出力されても、その出力された出力制御信号が消失した時、Ｌレベルに立ち下がるＨｉｚ信号HIZEZ を生成する。
【０３２７】
又、出力バッファ１５０に第１及び第２ハイ・インピ―ダンス制御部１５０ｄ，１５０ｅを設けた。第１及び第２ハイ・インピ―ダンス制御部１５０ｄ，１５０ｅはＨｉｚ信号HIZEZ のＬレベルの立ち下がりに応答して次段のバッファ回路部１５０ａに設けた第１及び第２出力用トランジスタＴ３１，Ｔ３２をオフさせ、バッファ回路部１５０ａをハイ・インピーダンス状態にする。
【０３２８】
つまり、出力バッファ１５０は、リードデータＤを読み出した後は直ちにハイ・インピーダンス状態となり最後に出力されたリードデータＤがラッチ回路２５１，２５３の保持によって出力される続けることはない。
【０３２９】
（３）実施形態の出力バッファ１５０の第１及び第２ハイ・インピ―ダンス制御部１５０ｄ，１５０ｅにそれぞれ設けたテストデータ入力回路としてのナンド回路２７９及びノア回路２８４は、上記したようにＬレベルの第１及び第２モード制御信号SGH1，SGHZ2 を入力し、出力バッファ１５０をリードデータＤを読み出した後は直ちにハイ・インピーダンス状態する。
【０３３０】
そして、テストモードにおいて、Ｈｉｚ信号HIZEZ がＬレベルでトランスファーゲート回路２８０がオンさせた状態で、且つ、第１モード制御信号SGH1をＬレベルにした状態で，前記第２モード制御信号SGHZ2 をテストデータにして第１及び第２ハイ・インピ―ダンス制御部１５０ｄ，１５０ｅに入力すれば、テストデータに基づいて出力用トランジスタＴ３１，Ｔ３２をオン・オフ制御することができる。
【０３３１】
つまり、第１及び第２ハイ・インピ―ダンス制御部１５０ｄ，１５０ｅを用いて、第２モード制御信号SGHZ2 をテストデータにするだけで、出力バッファ１５０のテストが容易に行うことができる。
【０３３２】
（４）本実施形態のデータ出力回路部１００では、第１出力ＣＬＫ制御回路１１５にバースト波形変更回路部１１５ｃを設けた。バースト波形変更回路部１１５ｃは、バースト長が「１」の時、選択された第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z の一つの信号に基づいて出力制御信号生成回路部１１５ｂから出力されるＨレベルの出力制御信号OE0Zを半周期後にＬレベルにする。つまり、第１出力ＣＬＫ制御回路１１５は、内部クロックCLKIN1，CLKIN2，CLKOUT1 ，CLKOUT2 の半周期分だけＨレベルに立ち上がる出力制御信号OE0Zを生成できるようにした。
【０３３３】
従って、外部クロックCLK を１／２に分周した第１及び第２入力用内部クロック信号CLKIN1，CLKIN2及び第１及び第２出力用内部クロック信号CLKOUT1 ，CLKOUT2 に基づいて動作処理するデータ出力回路部１００は、バースト長が「１」のデータ読み出しも可能になる。
【０３３４】
（５）本実施形態のデータ出力回路部１００では、第１出力ＣＬＫ制御回路１１５にモード設定回路１１５ａを設けた。
モード設定回路１１５ａは、第１〜第３モード信号MDL1Z ，MDL2Z ，MDL3Z に基づいて、リードデータD を出力するタイミングをリードコマンドを取り込んだ時の外部クロック信号CLK から８、１０又は１２クロックの該外部クロック信号CLK を数えた後に出力させることができるようにしている。
【０３３５】
この３種類の出力タイミングは、第１レイテンシン・カウンタ１１４で生成した第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z で決定される。
そして、第１レイテンシン・カウンタ１１４は、第１入力用内部クロック信号CLKIN1より位相が進んだ第１出力用内部クロック信号CLKOUT1 をカウントして生成するようになっていて、前記出力したいタイミングより前に第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z を立ち上がるように、３個の第１〜第３カウンタ部８０，８０ａ，８０ｂに構成した。
【０３３６】
つまり、第１出力用内部クロック信号CLKOUT1 が第１出力用内部クロック信号CLKOUT1 より位相が進んでいるため、リードコマンドを取り込んだ第１出力用内部クロック信号CLKOUT1 に対応する第１出力用内部クロック信号CLKOUT1 を第１レイテンシン・カウンタ１１４はカウントできない。そこで、第１レイテンシン・カウンタ１１４は、そのカウントできない第１出力用内部クロック信号CLKOUT1 を見込むとともに、後段の第１出力ＣＬＫ制御回路１１５、出力ＣＬＫ発生回路１３０の動作時間をも見込んで前記出力したいタイミングより前に第１〜第３レイト信号LAT1Z ，LAT2Z ，LAT3Z を立ち上がるようにしている。
【０３３７】
従って、第１入力用内部クロック信号CLKIN1でリードコマンド及びアドレスを一括して取り込み、第２出力用内部クロック信号CLKOUT1 でリードデータD を出力する本実施形態のＤＲＡＭにおいても、リードコマンド取り込んでから予め設定したタイミングで確実にリードデータD を出力することができる。
【０３３８】
【発明の効果】
請求項１に記載の発明によれば、出力バッファについて第１データ入力端子に入力されるデータを常に最初に入力し出力させることができ、データ出力の制御を確実に行うことができる。
【０３３９】
請求項２に記載の発明によれば、バースト長が１のリード動作であっても特別な信号生成回路を設けることなく第１及び第２出力用内部クロック信号で出力制御信号を生成でき、データ出力の制御を確実に行うことができる。
【０３４０】
請求項３に記載の発明によれば、出力バッファに設けたバッファ回路部をリードデータの出力が終了した時にハイ・インピーダンスにすることができる。
【０３４１】
請求項４に記載の発明によれば、コマンド及びアドレスを一括して取り込まれた時から予め定められた外部クロック数でリードデータを確実に出力することができ、データ出力の制御を確実に行うことができる。
【０３４２】
尚、実施の形態は上記実施形態に限定されるものではなく、以下のように変更して実施してもよい。
（１）上記実施形態では、バースト長を４種類にしたが、その数を適宜変更して実施してもよい。
【０３４３】
（２）上記実施形態では、リードデータD の出力タイミングを３種類としたが、その数を適宜変更して実施してもよい。
（３）上記実施形態では、出力バッファ１５０はテストモードが可能であったが、テストモードを省略しハイ・インピーダンス状態のみが制御可能なように構成して実施してもよい。
【図面の簡単な説明】
【図１】同期式ＤＲＡＭのデータ出力回路部のブロック図
【図２】第１カウンタ・リセット回路の回路図
【図３】第１ＢＬカウンタの回路図
【図４】第１ＢＬ長整形回路の回路図
【図５】第１レイテンシン・カウンタの回路図
【図６】第１出力ＣＬＫ制御回路の回路図
【図７】出力ＣＬＫ発生回路の回路図
【図８】Ｈｉｚ発生回路の回路図
【図９】出力バッファ回路の回路図
【図１０】データ出力回路部の動作波形図
【図１１】第１カウンタ・リセット回路の入出力波形図
【図１２】第１出力ＣＬＫ制御及び出力ＣＬＫ発生回路の入出力波形図
【符号の説明】
データ出力回路部１００
１１０ 第１出力制御回路
１１１ 第１カウンタ・リセット回路
１１２ 第１バースト長カウンタ（第１ＢＬカウンタ）
１１２ａ カウントクロック生成部
１１２ｂ カウンタ回路部
１１３ 第１バースト長整形回路（第１ＢＬ長整形回路）
１１３ａ バースト長設定回路部
１１３ｂ バースト波形整形回路部
１１４ 第１レイテンシン・カウンタ
１１５ 第１出力クロック制御回路（第１出力ＣＬＫ制御回路）
１１５ａ モード設定回路部
１１５ｂ 出力制御信号生成回路部
１１５ｃ バースト波形変更回路部
１２０ 第２出力制御回路
１２１ 第２カウンタ・リセット回路
１２２ 第２バースト長カウンタ（第２ＢＬカウンタ）
１２３ 第２バースト長整形回路（第２ＢＬ長整形回路）
１２４ 第２レイテンシン・カウンタ
１２５ 第２出力クロック制御回路（第２出力ＣＬＫ制御回路）
１３０ 出力クロック発生回路（出力ＣＬＫ発生回路）
１３０ａ 第１出力クロック信号生成回路部
１３０ｂ 第２出力クロック信号生成回路部
１４０ ハイ・インピーダンス発生回路（Ｈｉｚ発生回路）
１４０ａ 第１Ｈｉｚ信号生成部
１４０ｂ 第２Ｈｉｚ信号生成部
１５０ 出力バッファ
１５０ａ バッファ回路部
１５０ｂ 第１データ入力部
１５０ｃ 第２データ入力部
１５０ｄ 第１ハイ・インピーダンス制御部
１５０ｅ 第２ハイ・インピーダンス制御部
CLK 外部クロック
CLKIN1 第１入力用内部クロック信号
CLKIN2 第２入力用内部クロック信号
CLKOUT1 第１出力用内部クロック信号
CLKOUT2 第２出力用内部クロック信号
RED0Z 「０°一致」リードコマンド
RED180Z 「１８０°一致」リードコマンド
BLCLK0Z 分周クロック信号
AGR0X カウント・リセット信号
POE0X 整形信号
POEP0X 終了信号
OE0Z，OE18Z 出力制御信号
OUTP1X 第１出力クロック信号
OUTP2X 第２出力クロック信号
HIZEZ Ｈｉｚ信号
D1，D2 第１及び第２データ
D データ

Claims (4)

1. 外部クロック信号を分周して、位相が１８０°異なる第１及び第２入力用内部クロック信号と、その第１及び第２入力用内部クロック信号にそれぞれ対応するとともにその対応する第１及び第２入力用内部クロック信号に対してそれぞれ位相が進んだ第１及び第２出力用内部クロック信号を生成し、
   前記第１入力用内部クロック信号に同期してコマンド及びアドレスを取り込んだときに第１出力制御信号を生成する第１出力制御回路と、
   前記第２入力用内部クロック信号に同期してコマンド及びアドレスを取り込んだときに第２出力制御信号を生成する第２出力制御回路と、
   前記第１出力制御信号が出力されている時には前記第１出力用内部クロック信号を反転して第１出力クロック信号を生成するとともに前記第２出力用内部クロック信号を反転して第２出力クロック信号を生成し、前記第２出力制御信号が出力されている時には前記第１出力用内部クロック信号を反転して第２出力クロック信号を生成するとともに前記第２出力用内部クロック信号を反転して第１出力クロック信号を生成する出力クロック発生回路と、
   前記コマンド及びアドレスに対してバースト長の数だけのリードデータが第１データ入力端子と第２データ入力端子とから交互に順次入力され、前記第１データ入力端子から入力される第１データ信号を前記第１出力クロック信号に従って出力端子から出力するとともに、前記第２データ入力端子から入力される第２データ信号を前記第２出力クロック信号に従って前記出力端子から出力する出力バッファと、
   を備えたことを特徴とする半導体記憶装置。
2. 請求項１に記載の半導体記憶装置において、
   前記第１出力制御回路は、
   前記出力クロック発生回路の第１及び第２出力クロック信号がバースト長の数分だけ出力されるための前記第１出力制御信号を生成し前記出力クロック発生回路に出力する第１出力クロック制御回路と、
   前記第１出力クロック制御回路に設けられ、バースト長が１の時、バースト長の数が複数のバースト長の前記第１出力制御信号が前記第２出力用内部クロック信号で出力される時、前記第１出力用内部クロック信号で前記第１出力制御信号を消失させてバースト長が１となる第１出力制御信号を生成する第１バースト波形変更回路部と
   を備え、
   前記第２出力制御回路は、
   前記出力クロック発生回路の第１及び第２出力クロック信号がバースト長の数分だけ出力されるための前記第２出力制御信号を生成し前記出力クロック発生回路に出力する第２出力クロック制御回路と、
   前記第２出力クロック制御回路に設けられ、バースト長が１の時、バースト長の数が複数のバースト長の前記第２出力制御信号が前記第１出力用内部クロック信号で出力される時、前記第２出力用内部クロック信号で前記第２出力制御信号を消失させてバースト長が１となる第２出力制御信号を生成する第２バースト波形変更回路部と
   を備えたことを特徴とする半導体記憶装置。
3. 請求項１又は２に記載の半導体記憶装置において、
   前記出力バッファは、前記第１データ信号及び前記第２データ信号を出力するバッファ回路部と、前記第２データ信号の出力が終了した時に前記バッファ回路部をハイ・インピーダンスにするハイ・インピーダンス制御部と、を備えたことを特徴とした半導体記憶装置。
4. 請求項１，請求項２又は請求項３に記載の半導体記憶装置において、
   前記第１出力制御回路は、
   前記第１入力用内部クロック信号に同期して取り込んだコマンド及びアドレスの取り込み時から予め定めた時間後に、前記出力バッファからそのコマンドに対するデータを前記第１及び第２出力用内部クロック信号に基づいて出力するための出力タイミングを、前記第１出力用内部クロック信号をカウントして生成する第１レイテンシン・カウンタを備え、
   前記第１レイテンシン・カウンタは、前記コマンドを取り込んだ第１入力用内部クロック信号に対応した、その取り込んだ入力用内部クロック信号より先に出力された前記第１出力用内部クロック信号を見込んでカウント動作を行い、
   前記第２出力制御回路は、
   前記第２入力用内部クロック信号に同期して取り込んだコマンド及びアドレスの取り込み時から予め定めた時間後に、前記出力バッファからそのコマンドに対するデータを前記第１及び第２出力用内部クロック信号に基づいて出力するための出力タイミングを、前記第２出力用内部クロック信号をカウントして生成する第２レイテンシン・カウンタを備え、
   前記第２レイテンシン・カウンタは、前記コマンドを取り込んだ第２入力用内部クロック信号に対応した、その取り込んだ入力用内部クロック信号より先に出力された前記第２出力用内部クロック信号を見込んでカウント動作を行うようにした
   ことを特徴とする半導体記憶装置。

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