KR100565136B1 - 반도체 기억 장치의 데이터 출력 회로 - Google Patents

반도체 기억 장치의 데이터 출력 회로 Download PDF

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Abstract

동기식 DRAM과 같은 반도체 메모리 소자용 데이터 출력 회로는 입력용 내부 클록 신호에 동기되어 명령을 받아들이고 데이터 신호의 출력 타이밍을 결정하는 데에 사용되는 출력 제어 신호를 생성하는 출력 제어 회로를 포함하고 있다. 출력 버퍼는 상기 출력 제어 신호를 수신하고나서 출력용 내부 클록 신호에 따라서 상기 데이터 신호를 출력한다. 상기 출력용 내부 클록 신호의 위상은 상기 입력용 내부 클록 신호의 위상보다 앞선다. 상기 출력 제어 회로는 또한 상기 제1 출력용 내부 클록 신호로부터 지연된 제2 출력용 내부 클록 신호의 사이클을 카운팅함으로써 상기 출력 제어 신호를 생성하는 레이턴시(latency) 카운터를 포함하고 있다.

Description

반도체 기억 장치의 데이터 출력 회로{DATA OUTPUT CIRCUITS FOR SEMICONDUCTOR MEMORY DEVICES}
도 1은 본 발명의 제1 실시예에 따른 동기식 DRAM의 데이터 신호 출력 회로를 나타내는 개략적인 블록도.
도 2는 도 1의 데이터 신호 출력 회로 중 제1 카운터 리셋 회로를 나타내는 회로도.
도 3은 도 1의 데이터 신호 출력 회로 중 제1 BL 카운터를 나타내는 회로도.
도 4는 도 1의 데이터 신호 출력 회로 중 제1 BL 조정 회로를 나타내는 회로도.
도 5는 도 1의 데이터 신호 출력 회로 중 제1 레이턴시(latency) 카운터 회로를 나타내는 회로도.
도 6은 도 1의 데이터 신호 출력 회로 중 제1 출력 CLK 제어 회로를 나타내는 회로도.
도 7은 도 1의 데이터 신호 출력 회로 중 출력 CLK 발생 회로를 나타내는 회로도.
도 8은 도 1의 데이터 신호 출력 회로 중 Hiz 발생 회로를 나타내는 회로도.
도 9는 도 1의 데이터 신호 출력 회로 중 출력 버퍼 회로를 나타내는 회로 도.
도 10은 도 1의 데이터 신호 출력 회로의 동작을 나타내는 타이밍 챠트.
도 11은 도 2의 제1 카운터 리셋 회로의 동작을 나타내는 타이밍 챠트.
도 12는 도 6의 제1 출력(CLK) 제어 회로의 동작과 도 7의 출력 CLK 발생 회로의 동작을 나타내는 타이밍 챠트.
본 발명은 반도체 메모리 소자에 관한 것으로서, 특히 반도체 메모리 소자에서 데이터 신호의 출력을 제어하는 데이터 출력 회로에 관한 것이다.
동기식 다이내믹 램인 SDRAM(synchronous dynamic random acess memory)에서는 높은 속도, 낮은 전력 소모, 많은 비트 출력 및 고속의 인터페이스 등이 요구되고 있다. 이에 따라 연속적으로 RAS 및 CAS 데이터를 공급할 수 있는 패킷(packet)형의 SDRAM이 제안되고 있다. 2중 데이터 레이트(DDR: double data rate)형의 SDRAM도 제안되어 왔는데, 이 DDR형의 SDRAM은 데이터 신호를 외부 클록 신호 CLK, /CLK에 동기시켜 출력시키고 출력 속도를 거의 2배로 증가시킨다.
보다 고속의 인터페이스를 채용한 DRAM도 제안되어 왔다. 패킷형 또는 DDR형의 인터페이스와 같은 고속의 인터페이스 기술은 변형된 DRAM 제어기를 요구한다. 패킷형 DRAM에서는 외부 명령의 공급이 어렵고, DDR형 DRAM에서는 외부 클록 신호 CLK, /CLK의 상승(rising)에 따라 데이터 신호를 수신하는 것이 어렵다.
개선된 동기식 DRAM(SDRAM)은 외부 명령과 주소를 동시에 수신하고, 데이터 신호를 DRAM 제어기의 외부 클록 신호에 동기시켜 출력시킨다. 상기 개선된 동기식 DRAM은 상기 외부 클록 신호를 1/2로 분주하여 내부 신호를 생성하고, 0°의 위상을 갖는 제1 내부 클록 신호 및 180°의 위상을 갖는 제2 내부 클록 신호를 생성한다. 즉, 상기 외부 클록 신호의 클록 주파수가 400 ㎒ 이면 상기 제1 내부 클록 신호와 제2 내부 클록 신호의 클록 주파수는 200 ㎒ 이고, 상기 제1 내부 클록 신호와 제2 내부 클록 신호의 위상은 서로 1/2 사이클만큼 오프셋(offset) 된다. 상기 개선된 SDRAM에서는 제1 및 제2 내부 클록 신호가 상기 외부 클록 신호로부터 생성된다. 따라서 상기 외부 클록 신호 CLK, /CLK를 생성할 때와는 반대로 DRAM 제어기가 수정될 필요가 없다. 또한 부가적인 외부 클록 신호를 위한 입력 핀들도 필수적인 것이 아니다.
상기 개선된 SDRAM은 상기 제1 내부 클록 신호와 제2 내부 클록 신호의 상승에 따라서 명령과 주소를 얻는데, 이 명령과 주소는 400 ㎒ 외부 클록 신호의 상승과 동기된 출력들이다. 상기 제1 내부 클록 신호와 제2 내부 클록 신호를 번갈아 수신하고 데이터 신호를 출력시키는 출력 버퍼를 사용하는 경우 상기 데이터 신호는 상기 외부 클록 신호의 상승과 동기되어 출력된다. 이로 인하여 상기 명령을 받은 때로부터 상기 데이터 출력 회로가 활성화되기까지 회로를 지연시킨다. 일반적으로 상기 회로 지연이 외부 클록 신호의 1 사이클 이상이 되면 상기 제1 및 제2 내부 클록 신호에 의한 상기 데이터 출력 회로의 활성화도 역시 지연된다. 이와 같은 회로 지연을 보상하기 위해서 제1 및 제2 입력용 내부 클록 신호와 제1 및 제2 출력용 내부 클록 신호가 생성되고, 상기 제1 및 제2 출력용 내부 클록 신호의 위상이 앞서도록 한다.
그러나 이와 같이 개선된 SDRAM도 여전히 아래와 같은 단점을 가지고 있다.
(1) 상기 명령과 주소가 상기 제1 입력용 내부 클록 신호(0°에서 동기된 것)에 따라 얻어졌는지, 아니면 제2 입력용 내부 클록 신호(180°에서 동기된 것)에 따라서 얻어졌는지의 여부를 판단할 수 없다. 따라서 상기 데이터 신호가 상기 제1 출력용 내부 클록 신호에 따라 출력되어야 하는지, 아니면 제2 출력용 내부 클록 신호에 따라서 출력되어야 하는지의 여부도 판단할 수 없다. 결국 명령이 상기 제1 입력용 내부 클록 신호 또는 제2 입력용 내부 클록 신호에 따라서 얻어진 경우 상기 데이터의 출력 오더(order)가 정확하지 않을 수 있다. 따라서 상기 데이터 신호가 항상 미리 예정된 타이밍으로 출력되도록 하려면, 명령들이 상기 제1 입력용 내부 클록 신호에 따라 얻어지는지, 아니면 제2 입력용 내부 클록 신호에 따라 얻어지는지를 판단하여야 한다.
(2) 버스트(burst) 길이가 1인 데이터는 판독 동작을 하는 도중에 문제를 일으킨다. 상기 동기식 DRAM에 의해 처리 동작이 행해지는 동안 사용된 내부 클록 신호의 사이클은 분주된 외부 클록 신호의 사이클보다 길며, 이 분주된 외부 클록 신호는 상기 외부 클록 신호를 반으로 나눔으로써 얻어지는 것이다. 즉, 상기 내부 클록 신호의 1 사이클은 상기 외부 클록 신호의 2 사이클에 해당한다. 그러나 버스트 길이가 1인 데이터의 판독 동작은 상기 외부 클록 신호의 주파수와 동일한 주파수를 갖는 신호를 요구한다.
(3) 상기 판독 데이터 신호의 출력 타이밍은 상기 제1 및 제2 출력용 내부 클록 신호에 의하여 결정되는 것이지 상기 제1 및 제2 입력용 내부 클록 신호에 의하여 결정되는 것은 아니다. 이로 인하여 상기 판독 데이터 신호의 출력이 지연된다. 상기 제1 및 제2 출력용 내부 클록 신호의 클록 카운트는 상기 명령이 상기 제1 및 제2 입력용 클록 신호에 따라서 얻어질 때 개시된다. 상기 클록 카운트가 예정된 값에 이르렀을 때 상기 판독 데이터 신호가 출력된다. 그러므로, 예를 들어 명령이 상기 제1 입력용 내부 클록 신호에 따라서 얻어지고, 이 제1 입력용 내부 클록 신호에 대응하는 제1 출력용 내부 클록 신호가 이미 출력된 경우에 상기 출력 타이밍은 그 다음에 오는 출력용 내부 클록 신호에 의하여 결정된다. 이 경우 상기 판독 데이터 신호는 예정된 수의 사이클 내에 출력되지 않는다. 이로 인하여 상기 판독 데이터 신호의 출력이 지연된다.
따라서 본 발명의 제1 목적은 항상 예정된 타이밍으로 데이터 신호를 출력시키는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 제2 목적은 상기 버스트 길이가 1일 때 판독 동작의 성능을 보장하는 반도체 메모리 소자를 제공하는 것이다.
본 발명의 제3 목적은 상기 명령과 주소가 얻어지는 때로부터 예정된 클록 카운트 내에 데이터 신호의 출력을 보장하는 반도체 메모리 소자를 제공하는 것이다.
상기 목적들을 달성하기 위해서 본 발명은 제1 출력 제어 회로를 포함한 반 도체 메모리 소자를 제공하고 있는데, 이 제1 출력 제어 회로는 제1 입력용 내부 클록 신호와 동기된 명령을 수신하고, 이 명령을 기초로 한 제1 출력용 제어 신호를 생성하는 것이다. 제2 출력 제어 회로는 제2 입력용 내부 클록 신호와 동기된 명령을 수신하고, 이 명령을 기초로 한 제2 출력용 제어 신호를 생성하는데, 상기 제2 입력용 내부 클록 신호는 상기 제1 입력용 내부 클록 신호의 위상과는 다른 위상을 갖는 신호이다. 출력 클록 발생 회로는 상기 제1 및 제2 출력 제어 회로와 접속되어 있다. 상기 출력 클록 발생 회로는 상기 제1 출력용 제어 신호와 상기 제2 출력용 제어 신호 즉, 제1 출력용 내부 클록 신호와 제2 출력용 내부 클록 신호 중 어느 하나를 수신한다. 상기 제1 및 제2 출력용 내부 클록 신호는 상기 제1 및 제2 입력용 내부 클록 신호의 위상보다 앞선 위상을 갖는다. 상기 출력 클록 발생 회로는 제1 출력용 클록 신호와 이 신호로부터 지연된 제2 출력용 클록 신호를 생성한다. 출력 버퍼는 상기 출력 클록 발생 회로와 접속되어 있다. 상기 출력 버퍼는 제1 데이터 신호와 제2 데이터 신호를 수신하고, 이 제1 및 제2 출력용 클록 신호에 따라서 제1 및 제2 데이터 신호를 출력한다.
본 발명의 제2 측면에 있어서 반도체 메모리 소자는 출력 제어 회로를 포함하고 있는데, 이 출력 제어 회로는 입력용 내부 클록 신호와 동기된 명령을 받아들이고, 상기 명령을 받아들인 때로부터 예정된 량의 시간이 경과한 후 데이터 신호의 출력 타이밍을 결정하는 출력용 제어 신호를 생성한다. 출력 버퍼는 상기 출력 제어 신호를 수신하고, 출력용 내부 클록 신호에 따라 상기 데이터 신호를 출력하는데, 상기 출력용 내부 클록 신호의 위상은 상기 입력용 내부 클록 신호의 위상보 다 앞선다. 상기 출력 제어 회로는 레이턴시(latency) 카운터를 포함하는데, 이 레이턴시 카운터는 상기 제1 출력용 내부 클록 신호를 보정하는 동안 제2 출력용 내부 클록 신호의 사이클을 카운팅함으로써 상기 출력용 제어 신호를 생성하는 것으로서, 상기 제2 출력용 내부 클록 신호는 상기 명령을 받아들인 때 상기 입력용 내부 클록 신호에 대응하는 상기 제1 출력용 내부 클록 신호보다 지연된다.
본 발명의 장점 및 그 이외의 다른 측면들은 첨부 도면과 함께 예시의 방법으로 본 발명의 원리를 설명하고 있는 다음의 기술로부터 명백해질 것이다.
도 1은 본 발명의 제1 실시예에 따른 동기식 DRAM의 데이터 신호 출력 회로(100)를 나타내는 개략적인 블록도이다. 상기 데이터 신호 출력 회로(100)는 제1 및 제2 입력용 내부 클록 신호(CLKIN1, CLKIN2)와 제1 및 제2 출력용 내부 클록 신호(CLKOUT1, CLKOUT2)를 수신하는데, 이들 신호는 DLL회로(도시하지 않음)에 의해 생성된다. 상기 DLL 회로는 외부 소자 즉, DRAM 제어기(도시하지 않음)로부터 외부 클록 신호 CLK를 수신하고, 상기 외부 클록 신호 CLK를 1/2로 나누어 상기 제1 및 제2 입력용 내부 클록 신호(CLKIN1, CLKIN2)와 제1 및 제2 출력용 내부 클록 신호(CLKOUT1, CLKOUT2)를 생성한다. 도 10 내지 도 12에 나타난 바와 같이, 상기 내부 클록 신호(CLKIN1, CLKIN2, CLKOUT1, CLKOUT2)의 주파수는 상기 외부 클록 신호 주파수의 1/2이다. 예컨대, 상기 외부 클록 신호 CLK의 클록 주파수가 400 ㎒이면 상기 내부 클록 신호(CLKIN1, CLKIN2, CLKOUT1, CLKOUT2)의 클록 주파수는 200 ㎒이다.
상기 제1 및 제2 입력용 내부 클록 신호(CLKIN1, CLKIN2)는 상기 외부 명령과 주소를 받아들이는 타이밍을 결정하는 데에 이용된다. 상기 제1 및 제2 출력용 내부 클록 신호(CLKOUT1, CLKOUT2)는 상기 판독 데이터 신호의 출력 타이밍을 결정하는 데에 이용된다.
상기 제1 입력용 내부 클록 신호(CLKIN1)의 위상이 0°인 반면, 상기 제2 입력용 내부 클록 신호(CLKIN2)의 위상은 180°이다. 따라서 도 10에 나타난 바와 같이 상기 제1 입력용 내부 클록 신호(CLKIN1)와 제2 입력용 내부 클록 신호(CLKIN2)는 서로 1/2 사이클만큼 오프셋되어 있다.
상기 명령과 주소는 상기 400 ㎒의 주파수를 갖는 외부 클록 신호의 상승과 동기되어 출력되고, 상기 제1 및 제2 입력용 내부 클록 신호(CLKIN1, CLKIN2)가 상승할 때 들어 온다. 상기 외부 명령(이번 경우에는 판독 명령)은 상기 제1 입력용 내부 클록 신호(CLKIN1)가 상승함에 따라 들어 오고, 상기 DRAM의 내부 회로(도시하지 않음)는 O°에 해당하는 하이 레벨의 판독 명령(REDOZ)을 생성한다. 도 11에서 보는 바와 같이, 상기 제1 입력용 내부 클록 신호(CLKIN1)가 상승함에 따라 판독 명령이 들어 온 때로부터 시간 td1이 경과한 후에 O°에 해당하는 상기 판독 명령(REDOZ)은 상기 데이터 신호 출력 회로(100)에 제공된다.
상기 외부 명령(이번 경우에는 판독 명령)이 상기 제2 입력용 인에이블 클록 신호(CLKIN2)의 상승에 따라 들어올 때, 상기 DRAM 내부 회로는 180°에 해당하는 하이 레벨의 판독 명령(RED180Z)을 생성한다. 상기 판독 명령이 상기 제2 입력용 내부 클록 신호(CLKIN2)의 상승에 따라 들어온 때로부터 시간 td1이 경과한 후에 180°에 해당하는 상기 하이 레벨의 판독 명령(RED180Z)이 상기 데이터 신호 출력 회로(100)에 제공된다.
상기 제1 출력용 내부 클록 신호(CLKOUT1)의 위상은 O°이고 상기 제1 입력용 내부 클록 신호(CLKIN1)에 대응된다. 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 위상은 180°이고 상기 제2 입력용 내부 클록 신호 CLKIN2에 대응된다. 따라서 상기 제1 출력용 내부 클록 신호(CLKOUT1)와 상기 제2 출력용 내부 클록 신호(CLKOUT2)는 도 12에 나타난 바와 같이 서로 1/2 사이클만큼 오프셋된다.
또한 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 위상이 상기 제1 입력용 내부 클록 신호(CLKIN1)의 위상보다 앞선다. 이것은 상기 제1 입력용 내부 클록 신호(CLKIN1)를 사용하는 데이터 신호의 출력을 방지하기 위한 것으로서, 이는 상기 회로 지연에 의하여 지연된 것이다. 이와 마찬가지로 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 위상은 상기 제2 입력용 내부 클록 신호(CLKIN2)보다 앞선다.
도 1에서 보는 바와 같이 상기 데이터 신호 출력 회로(100)는 제1 출력 제어 회로(110), 제2 출력 제어 회로(120), 출력 클록 발생 회로(출력 CLK 발생 회로)(130), 하이 임피던스 발생 회로(Hiz 발생 회로)(140) 및 출력 버퍼(150)를 포함하고 있다.
상기 제1 출력 제어 회로(110)는 상기 제1 입력용 클록 신호(CLKIN1)가 상승할 때 0°에 해당하는 하이 레벨의 판독 명령(RED0Z)를 수신한다. 이 상태에서 상기 제2 출력용 제어 회로(120)가 활성화된다. 상기 제2 출력 제어 회로(120)는 상기 제2 입력용 내부 클록 신호(CLKIN2)가 상승할 때 180°에 해당하는 하이 레벨의 판독 명령(RED180Z)을 수신한다. 이 상태에서 상기 제1 출력 제어 회로(110)가 활성화된다.
상기 제1 출력 제어 회로(110)는 제1 카운터 리셋 회로(111), 제1 버스트 길이 카운터(제1 BL 카운터)(112), 제1 버스트 길이 조정 회로(제1 BL 조정 회로)(113), 제1 레이턴시 카운터(114) 및 제1 출력 클록 제어 회로(제1 출력 CLK 제어 회로)(115)를 포함하고 있다.
상기 제1 출력 제어 회로(120)는 제2 카운터 리셋 회로(121), 제2 버스트 길이 카운터(제2 BL 카운터)(122), 제2 버스트 길이 조정 회로(제2 BL 조정 회로)(123), 제2 레이턴시 카운터(124) 및 제2 출력 클록 제어 회로(제2 출력 CLK 제어 회로)(125)를 포함하고 있다.
상기 제1 출력 제어 회로(110)와 제2 출력 제어 회로(120)는 실질적으로는 동일한 동작을 수행한다. 따라서 설명을 간단하게 하기 위해서 상기 제1 출력 제어 회로(110)만을 이하에서 설명할 것이다.
[제1 카운터 리셋 회로(111)]
도 2는 상기 제1 카운터 리셋 회로(111)를 나타내는 회로도로서, 이 제1 카운터 리셋 회로는 제1 리셋 신호 생성부(111a)와 분주 클록 생성부(111b)를 포함하고 있다. 상기 리셋 신호 생성부(111a)는 0°의 판독 명령 RED0Z를 수신하고, 카운터 리셋 신호 AGR0X를 생성한다. 상기 분주 클록 생성부(111b)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)를 분주하고 분주된 클록 신호(BLCK0Z)를 생성한다.
[리셋 신호 생성부(111a)]
상기 리셋 신호 생성부(111a)는 2개의 NOR 회로(12a, 12b)를 갖는 플립플롭(FF) 회로(12)와 상기 제1 인버터(13)에 직렬로 접속된 제2 인버터(14)를 포함하고 있다. 상기 제1 플립플롭 회로(12)의 리셋 입력단[즉, 상기 NOR 회로(12a)의 입력단]에는 상기 판독 명령(RED0Z)이 들어오고, 상기 제1 플립플롭 회로(12)의 세트(set) 입력단[즉, 상기 NOR 회로(12b)의 입력단]에는 상기 제1 입력용 내부 클록 신호(CLKIN1)가 들어온다. 상기 제1 플립플롭 회로(12)의 리셋 출력단[즉, 상기 NOR 회로(12a)의 출력단]은 상기 제1 인버터(13)의 입력단과 접속되어 있다.
도 11을 참고로 하면 0°의 판독 명령 RED0Z가 하이이면 로우인 출력 신호(SG1)가 상기 제1 플립플롭 회로(12)의 리셋 출력단으로부터 출력되고, 로우인 카운터 리셋 신호(AGR0X)가 상기 제1 및 제2 인버터(13, 14)를 거쳐서 상기 제1 BL 카운터(112)와 상기 제1 BL 조정 회로(113)에 제공된다.
상기 제1 플립플롭 회로(12)는 로우인 0°판독 명령(RED0Z)과 하이인 제1 입력용 내부 클록(CLKIN1)에 따라서 상기 리셋 출력단으로부터 하이인 출력 신호(SG1)을 출력한다. 따라서 하이인 카운터 리셋 신호(AGR0X)는 상기 제1 입력용 내부 클록(CLKIN1)이 상승할 때 출력된다.
[분주 클록 생성부(111b)]
상기 분주 클록 생성부(111b)는 지연 회로(18), 제2 플립플롭 회로(19), 제3 플립플롭 회로(20), NAND 회로(21 내지 23) 및 인버터(24, 25)를 포함하고 있다.
상기 제1 플립플롭 회로(12)로부터의 출력 신호(SG1)가 하강함에 따라 상기 지연 회로(18)는 예정된 시간(td2)이 경과한 후에 하강하는 출력 신호 SG2를 생성한다. 상기 제1 플립폴롭 회로(12)로부터의 출력 신호(SG1)가 상승함에 따라서 상기 지연 회로(18)는 예정된 시간(td3)가 경과한 후에 상승하는 출력 신호(SG2)를 출력한다.
상기 지연 회로(18)는 4개의 인버터(18a 내지 18b), 2개의 커패시터(18e, 18f)와 NAND 회로(18g)를 포함하고 있다. 상기 NAND 회로(18g)의 제1 입력단은 3개의 인버터(18a 내지 18c)를 거쳐서 제1 플립플롭 회로(12)의 리셋 출력단[즉, 상기 NOR회로(12a)의 출력단]과 접속되어 있고, 제2 입력단은 상기 인버터(18d)를 거쳐서 상기 제1 플립플롭 회로(12)의 리셋 출력단과 접속되어 있다. 상기 인버터(18a, 18b)의 출력단은 각각 상기 커패시터(18e, 18f)에 의하여 접지되어 있다.
상기 제1 플립플롭 회로(12)의 출력 신호(SG1)가 하강하고 하이 신호가 상기 인버터(18a 내지 18c)를 거쳐서 상기 NAND 회로(18g)에 공급되면 상기 NAND 회로(18g)의 출력 신호(SG2)는 예정된 시간 td2가 경과한 후에 하강하는데, 이 예정된 시간 td2는 상기 인버터(18a 내지 18c)와 커패시터(18e, 18f)에 의하여 결정된다. 상기 제1 플립플롭 회로(12)의 출력 신호(SG1)가 상승하고 로우 신호가 상기 인버터(18d)를 거쳐서 상기 NAND 회로(18g)에 공급되면 상기 NAND 회로(18g)의 출력 신호(SG2)는 예정된 시간 td3가 경과한 후에 상승하는데, 이 예정된 시간 td3는 상기 인버터(18d)에 의하여 결정된다.
상기 제2 플립플롭 회로(19)는 2개의 NAND 회로(19a, 19b)를 포함하고 있으며, 상기 NAND 회로(18g)로부터의 출력 신호(SG2)를 수신하는 리셋 입력단[즉, 상 기 NAND 회로(19a)의 입력단]과 상기 제1 BL 조정 회로(113)로부터의 종료 신호(POEP0X)를 수신하는 세트 입력단[즉, 상기 NAND 회로(19b)의 입력단]을 가지고 있다.
상기 출력 신호(SG2)가 하강하는 경우 상기 제2 플립플롭 회로(19)의 리셋 출력단[즉, 상기 NAND 회로(19a)의 출력단]에서 생성된 출력 신호(SG3)가 상승한다. 상기 출력 신호(SG3)는 상기 제2 플립플롭 회로(19)의 세트 입력단[즉, 상기 NAND 회로(19b)의 입력단]에 종료 신호(POEP0X)가 제공될 때까지 하이 상태를 유지한다.
상기 NAND 회로(21)는 상기 제2 플립플롭 회로(19)로부터의 출력 신호(SG3)를 수신하는 제1 입력단과 상기 인버터(24)를 거쳐서 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하는 제2 입력단을 가지고 있다. 상기 NAND 회로(21)는 상기 출력 신호(SG3)가 하이 상태로 유지되는 한[상기 제2 플립플롭 회로(19)에 종료 신호(POEP0X)가 제공될 때까지] 출력 신호(SG4)로 출력용 내부 클록 신호(CLKOUT1)를 출력한다. 상기 제2 플립플롭 회로(19)가 로우인 종료 신호(POEP0X)에 의하여 세트될 때 상기 NAND 회로(21)는 출력 신호(SG4)를 하이 레벨로 유지시킨다.
상기 NAND 회로(22)는 상기 출력 신호(SG4)를 수신하는 제1 입력단과 상기 인버터(24)를 거쳐서 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하는 제2 입력단을 가지고 있다. 상기 NAND 회로(22)는 상기 출력 신호(SG4)가 하이의 상태로 유지되는 한[상기 제2 플립플롭 회로(19)로부터의 출력 신호(SG3)가 로우로 유지되는 한] 출력 신호(SG5)로서 제1 출력용 내부 클록 신호(CLKOUT1)를 출력시킨다. 상기 제2 플립플롭 회로(19)가 로우인 출력 신호(SG2)에 의하여 리셋되었을 때 상기 NAND 회로(22)는 상기 출력 신호(SG5)를 하이 레벨로 유지시킨다.
상기 제3 플립플롭 회로(20)는 2개의 NAND 회로(20a, 20b)를 포함하고 있으며, 상기 출력 신호(SG4)를 수신하는 리셋 입력단[즉, 상기 NAND 회로(20a)의 입력단]과 상기 출력 신호(SG5)를 수신하는 세트 입력단[즉, 상기 NAND 회로(20b)의 입력단]을 가지고 있다. 상기 출력 신호(SG4)가 하강하면 상기 제3 플립플록 회로(20)가 리셋되고, 상기 리셋 출력단[즉, 상기 NAND 회로(20a)의 출력단]의 출력 신호(SG6)를 하이로 만든다.
상기 출력 신호(SG2)가 하강하여 상기 제2 플립플롭 회로(19)가 리셋되고, 제1 출력용 내부 클록 신호(CLKOUT1)가 하강할 때, 상기 제3 플립플롭 회로(20)는 리셋되어 상기 출력 신호(SG6)를 상승하게 한다. 상기 종료 신호(PEOP0X)가 하강하여 제2 플립플롭 회로(19)를 세트시키고 상기 제1 출력용 내부 클록 신호(CLKOUT1)이 하강할 때, 상기 제3 플립플롭 회로(20)가 세트되어 상기 출력 신호(SG6)를 하강시킨다.
상기 NAND 회로(23)는 상기 출력 신호(SG6)를 수신하는 제1 입력단과 상기 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하는 제2 입력단을 가지고 있다. 상기 NAND 회로(23)는 상기 출력 신호(SG6)가 하이일 때 상기 인버터(25)에 반전된 제1 출력용 내부 클록 신호(CLKOUT1)를 제공한다. 또한 상기 NAND 회로(23)는 상기 출력 신호(SG6)가 로우일 때 상기 인버터(25)에 하이인 출력 신호를 제공한다.
상기 인버터(25)는 상기 제2 및 제3 플립플롭 회로(19, 20)가 로우 레벨의 출력 신호(SG2)에 의하여 리셋될 때, 분주 클록 신호(BLCLK0Z)로서 상기 제1 출력용 내부 클록 신호(CLKOUT1)를 제공한다. 상기 분주된 클록 신호(BLCLI0Z)는 상기 지연 회로(18), 상기 제2 플립플롭 회로(19) 및 상기 제3 플립플롭 회로(20)에 의하여 생성된다. 따라서 상기 분주된 클록 신호(BLCLK0Z)는 상기 로우 레벨의 카운터 리셋 신호(AGR0X)가 상승하고 난 후에 출력된다.
상기 인버터(25)는 상기 제2 및 제3 플립플롭 회로(19, 20)가 상기 로우 레벨의 종료 신호(PEOP0X)에 의하여 세트되었을 때 상기 제1 BL 카운터(112)에 로우 레벨의 신호를 제공한다.
[제1 BL 카운터(112)]
도 3은 상기 제1 BL 회로(112)를 나타내는 회로도이다. 상기 제1 BL 카운터(112)는 상기 카운터 리셋 신호(AGROX)가 일단 하강하고 나서 상승할 때 상기 분주된 신호(BLCLKOZ)를 카운트하기 시작해서 상기 제1 BL 조정 회로(113)에 상기 카운트된 값을 3비트 신호로 제공하는데, 이 3비트 신호는 제1 BL 신호(QOZ), 제2 BL신호(Q1Z) 및 제3 BL 신호(Q2Z)를 포함한다. 상기 제1 BL 카운터(112)가 8 펄스의 분주된 클록 신호(BLCLKOZ)를 카운트하였을 때 상기 BL 카운터(112)는 상기 카운트 값을 리셋시키고 카운트를 다시 시작한다.
상기 제1 BL 카운터(112)는 카운터 클록 생성 회로(112a)와 카운터 회로(112b)를 포함한다. 상기 카운터 클록 생성 회로(112a)는 상기 제1 카운터 리셋 회로(111)에서 전송된 카운터 리셋 신호(AGROX)가 일단 하강하고나서 상승한 때로부터 상기 로우 레벨의 종료 신호(PEOPOX)가 제공될 때까지 상기 분주된 클록 신 호(BLCKLOZ)를 사용하여 제1 및 제2 게이트 신호(SG9, SG10)를 출력한다.
상기 카운터 회로(112b)는 상기 카운터 클록 생성 회로(112a)로부터의 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 제1, 제2 및 제3 BL 신호(Q0Z, Q1Z, Q2Z)를 생성한다.
[카운터 클록 생성 회로(112a)]
상기 카운터 클록 생성 회로(112a)는 2개의 NOR 회로(28a, 28b)를 갖는 제4 플립플롭 회로(28)를 포함하고 있다. 상기 제4 플립플롭 회로(28)는 인버터(29)를 거쳐서 상기 카운터 리셋 신호(AGROX)를 수신하는 리셋 입력단[상기 NOR 회로(28a)의 입력단]과 인버터(30)를 거쳐서 상기 제1 BL 조정 회로(113)로부터 상기 종료 신호(PEOPOX)를 수신하는 세트 입력단[상기 NOR 회로(28b)의 입력단]을 가지고 있다.
상기 카운터 리셋 신호(AGROX)가 하강할 때 상기 리셋 출력단에는 로우 레벨의 신호가 제공되고 상기 제4 플립플롭 회로(28)가 리셋된다. 상기 리셋 상태에서, 상기 제4 플립플롭 회로(28)는 상기 종료 신호(PEOPOX)가 하강할 때 세트되고 상기 리셋 단자에 하이 레벨의 신호가 제공된다.
상기 NOR 회로(31)에는 상기 제4 플립플롭 회로(28)의 리셋 출력단[즉, 상기 NOR 회로(28a)의 출력단]이 접속되어 있고, 이 NOR 회로(31)는 상기 제4 플립플롭 회로(28)의 출력 신호(SG7)를 수신하는 제1 입력단과 상기 인버터(29)를 거쳐서 상기 카운터 리셋 신호(AGROX)를 수신하는 제2 입력단을 가지고 있다.
그러므로 상기 리셋 상태에서 상기 NOR 회로(31)에 하이 레벨의 카운터 리셋 신호(AGROX)와 상기 제4 플립플롭 회로(28)로부터의 로우 레벨 출력 신호(SG7)가 제공될 때, 상기 NOR 회로(31)는 하이 레벨의 출력 신호(SG8)를 출력한다. 상기 세트 상태에서 상기 NOR 회로(31)는 상기 카운터 리셋 신호(AGROX)에 관계 없이 로우 레벨의 출력 신호(SG8)를 출력한다.
즉 상기 NOR 회로(31)는 상기 카운터 리셋 신호(AGROX)의 하강이 상기 제4 플립플롭 회로(28)를 리셋시키고 난 후 상기 카운터 리셋 신호(AGROX)가 상승할 때, 하이 레벨의 출력 신호(SG8)를 출력한다. 로우 레벨의 종료 신호(POEPOX)가 상기 제4 플립플롭 회로(28)를 세트시켰을 때 상기 출력 신호(SG8)는 하강한다.
NAND 회로(32)는 상기 NOR 회로(31)로부터의 출력 신호(SG8)을 수신하는 제1 입력단과 상기 제1 카운터 리셋 회로(111)로부터의 분주된 클록 신호(BLCLKOZ)를 수신하는 제2 입력단을 가지고 있다. 상기 출력 신호(SG8)가 하이일 때, 상기 NAND 회로(32)는 반전된 분주 클록 신호(BLCLKOZ)를 출력한다. 상기 반전된 분주 클록 신호(SG8)는 인버터(33)에 의하여 반전되어서 상기 카운터 회로(112b)에 상기 제2 게이트 신호(SG10)로 제공된다. 상기 NAND 회로(32)로부터의 반전된 분주 클록 신호는 상기 제1 게이트 신호(SG9)로 상기 카운터 회로(112b)에 제공된다.
상기 카운터 클록 생성 회로(112a)는 상기 분주된 클록 신호(BLCLKOZ)를 사용하여 상기 카운터 리셋 신호(AGROX)가 일단 하강하고 난 후 상승한 때로부터 로우 레벨 종료 신호(POEPOX)가 상기 제4 플립플롭 회로(28)를 세트시킬 때까지 상기 제1 및 제2 게이트 신호(SG9, SG10)를 출력한다.
[카운터 회로(112b)]
상기 카운터 회로(112b)는 제1 내지 제3 카운터부(35a, 35b, 35c)를 포함하고 있다.
(제1 카운터부)
상기 제1 카운터부(35a)는 제1과 제2 전송 게이트 회로(37a, 37b)를 가지고 있는데, 각 게이트 회로는 PMOS 트랜지스터와 NMOS 트랜지스터를 가지고 있다.
상기 제1 전송 게이트 회로(37a)에서 상기 PMOS 트랜지스터의 게이트에는 상기 제2 게이트 신호(SG10)가 제공되고, 상기 NMOS 트랜지스터의 게이트에는 상기 제1 게이트 신호(SG9)가 제공된다. 상기 제2 전송 게이트 회로(37b)에서 상기 PMOS 트랜지스터의 게이트에는 상기 제1 게이트 신호(SG9)가 제공되고, 상기 NMOS 트랜지스터의 게이트에는 상기 제2 게이트 신호(SG10)가 제공된다. 따라서 상기 제1 및 제2 전송 게이트 회로(37a, 37b)는 상기 제1 및 제2 게이트 신호(SG9, SG10)에 응답하여 교대로 활성화되고 비활성화된다.
NOR 회로(38)는 상기 제1 전송 게이트 회로(37a)의 출력단에 접속되어 있는 제1 입력단, 상기 카운터 클록 생성 회로(112a)의 인버터(29)를 거쳐서 상기 카운터 리셋 신호(AGROX)를 수신하는 제2 입력단 및 CMOS 트랜지스터(T1)의 입력단에 접속되어 있는 출력단을 가지고 있다. 상기 CMOS 트랜지스터의 출력단은 상기 제1 전송 게이트 회로(37a)의 출력단에 접속되어 있다.
상기 CMOS 트랜지스터(T1)는 서로 직렬로 연결된 PMOS 트랜지스터(T2)와 NMOS 트랜지스터(T3)를 가지고 있다. 상기 PMOS 트랜지스터(T2)는 상기 제1 게이트 신호(SG9)에 따라서 활성화되고 비활성화된다. 상기 NMOS 트랜지스터(T3)는 상기 제2 게이트 신호(SG10)에 따라서 활성화되고 비활성화된다. 따라서 상기 CMOS 트랜지스터(T1)는 상기 제1 전송 게이트(37a)가 비활성화될 때 활성화되고, 상기 제1 전송 게이트(37a)가 활성화될 때 비활성화된다.
상기 NOR 회로(38)와 CMOS 트랜지스터(T1)는 래치(latch) 회로를 형성한다. 상기 카운터 리셋 신호(AGROX)가 하강할 때 상기 NOR 회로(38)의 출력이 하강한다. 상기 CMOS 트랜지스터(T1)가 활성화되면[즉, 상기 제1 전송 게이트 회로(37a)는 비활성 됨] 상기 CMOS 트랜지스터(T1)가 상기 NOR 회로(38)로부터 로우 레벨의 신호를 수신하고 하이 레벨의 출력 신호를 상기 NOR 회로(38)에 제공한다. 따라서 상기 NOR 회로(38)는 상기 카운터 리셋 신호(AGROX)에 근거한 로우 레벨 신호의 출력을 로우 레벨로 유지시킨다. 상기 NOR 회로(38)는 상기 하이 레벨의 카운터 리셋 신호(AGROX)와 상기 제1 전송 게이트 회로(37a)로부터의 로우 레벨 리셋 신호(SG11)에 따라서 하이 레벨의 출력을 유지한다.
상기 NOR 회로(38)의 출력 신호는 상기 제2 전송 게이트 회로(37b)를 거쳐서 인버터(39)에 제공된다. NOR 회로(40)는 상기 인버터(39)의 출력단에 접속되어 있는 제1 입력단, 상기 인버터(29)를 거쳐서 상기 카운터 리셋 신호(AGROX)를 수신하는 제2 출력단 및 상기 인버터(39)의 입력단에 접속되어 있는 출력단을 가지고 있다.
상기 인버터(39)와 상기 NOR 회로(40)는 래치 회로를 형성한다. 상기 카운터 리셋 신호(AGROX)가 하강할 때[즉, 상기 NOR 회로(40)에 하이 레벨의 신호가 제공될 때] 상기 NOR 회로(40)는 로우 레벨의 신호를 출력한다. 이 상태에서 상기 제2 전송 게이트 회로(37b)는 비활성화 되기 때문에 상기 인버터(39)는 하이 레벨의 신호를 출력한다. 상기 제2 전송 게이트 회로(37b)가 활성화되고 하이 레벨의 신호가 상기 NOR 회로(38)에 의하여 출력될 때 상기 인버터(39)의 출력 신호는 하강한다.
상기 인버터(39)의 출력 신호는 인버터(41)를 거쳐서 상기 제1 전송 게이트 회로(37a)로 출력된다. 즉, 상기 인버터(41)는 로우 레벨의 카운터 리셋 신호(AGROX)를 수신하였을 때 상기 제1 전송 게이트 회로(37a)에 로우 레벨의 신호(SG11)를 제공한다. 상기 제1 전송 게이트 회로(37a)가 활성화될 때 상기 NOR 회로(38)에 로우 레벨의 리셋 신호(SG11)가 제공된다.
상기 제1 카운터부(35a)에서, 로우 레벨의 카운터 리셋 신호(AGROX)가 출력될 때 상기 NOR 회로(38)는 로우 레벨 신호의 출력을 유지하고, 상기 인버터(39)는 하이 레벨 신호의 출력을 유지한다. 상기 카운터 리셋 신호(AGROX)가 상승한 후 상기 제1 전송 게이트 회로(37a)는 비활성화 되고 상기 제2 전송 게이트 회로(37b)는 상기 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 활성화 된다. 이로 인하여 상기 NOR 회로(38)에 의하여 유지된 하이 레벨의 출력 신호는 상기 인버터(39)에 제공되고, 하이 레벨의 리셋 신호(SG11)는 상기 인버터(39)를 거쳐서 상기 인버터(41)로부터 출력된다.
그리고나서 상기 제1 전송 게이트 회로(37a)가 활성화되고, 상기 제2 전송 게이트 회로(37b)는 상기 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 비활성화 되는데, 이로 인하여 상기 NOR 회로(38)는 로우 레벨의 신호를 출력한다. 결국 상기 제1 전송 게이트 회로(37a)가 비활성화 되고 상기 제2 전송 게이트 회로(37b)는 상기 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 활성화된다. 이로 인하여 상기 인버터(39)는 하이 레벨의 신호를 출력한다. 상기 인버터(39)로부터의 출력 신호(QBL1)는 인버터(42)에 제공된다. 상기 인버터(42)는 상기 제1 BL 신호(QOZ)를 상기 제1 BL 조정 회로(113)에 제공한다.
상기 제1 카운터부(35a)는 로우 레벨의 카운터 리셋 신호(AGROX)에 따라서 로우 레벨의 제1 BL 신호(QOZ)를 출력한다. 상기 제2 전송 게이트(37b)가 상기 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 활성화 될 때 상기 제1 카운터부(35a)는 하이 레벨의 제1 BL 신호(QOZ)를 출력한다. 상기 제1 BL 신호(QOZ)는 상기 제2 전송 게이트 회로(37b)가 활성화 될 때마다 반전된다.
(제2 카운터부)
상기 제2 카운터부(35b)는 제3 및 제4 전송 게이트 회로(43a, 43b)를 포함하고 있는데, 각 전송 게이트 회로는 PMOS 트랜지스터와 NMOS 트랜지스터를 가지고 있다.
상기 제3 전송 게이트 회로(43a)에서 상기 PMOS 트랜지스터의 게이트에는 상기 제2 게이트 신호(SG10)가 제공되고, 상기 NMOS 트랜지스터의 게이트에는 상기 제1 게이트 신호(SG9)가 제공된다. 상기 제4 트랜지스터 게이트 회로(43b)에서 상기 PMOS 트랜지스터에는 상기 제1 게이트 신호(SG9)가 제공되고, 상기 NMOS 트랜지스터의 게이트에는 상기 제2 게이트 신호(SG10)가 제공된다. 그러므로 상기 제3 및 제4 전송 게이트 회로(43a, 43b)는 상기 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 교대로 활성화 되고 비활성화 된다.
NAND 회로(44)는 상기 제3 전송 게이트 회로(43a)의 출력단에 접속된 제1 입력단, 상기 인버터(29, 45)를 거쳐서 상기 카운터 리셋 신호(AGROX)를 수신하는 제2 입력단 및 CMOS 트랜지스터(T4)의 입력단에 접속된 출력단을 가지고 있다. 상기 CMOS 트랜지스터(T4)의 출력단은 상기 제3 전송 게이트 회로(43a)의 출력단과 접속되어 있다.
상기 CMOS 트랜지스터(T4)는 PMOS 트랜지스터(T5)와 NMOS 트랜지스터(T6)를 포함하는데, 각 트랜지스터는 서로 직렬로 연결되어 있다. 상기 PMOS 트랜지스터(T5)는 상기 제1 게이트 신호(SG9)에 따라서 활성 및 비활성화 된다. 상기 NMOS 트랜지스터(T6)는 상기 제2 게이트 신호(SG10)에 따라서 활성 및 비활성화 된다. 따라서 상기 CMOS 트랜지스터(T4)는 상기 제3 트랜지스터 게이트(43a)가 비활성화 될 때 활성화 되고, 상기 제3 전송 게이트(43a)가 활성화 될 때 비활성화 된다.
상기 NAND 회로(44)와 상기 CMOS 트랜지스터(T4)는 래치 회로를 형성한다. 상기 카운터 리셋 신호(AGROX)가 하강할 때 상기 NAND 회로(44)는 하이 레벨의 신호를 출력한다. 상기 CMOS 트랜지스터(T4)를 활성화[즉, 상기 제3 전송 게이트 회로(43a)의 비활성화] 시키면 상기 CMOS 트랜지스터(T4)는 상기 NAND 회로(44)로부터 하이 레벨의 신호를 수신하고, 로우 레벨의 신호를 상기 NAND 회로(38)에 제공한다. 따라서 상기 NAND 회로(44)는 상기 로우 레벨 카운터 리셋 신호(AGROX)에 근거한 하이 레벨 신호의 출력을 유지시킨다.
상기 카운터 리셋 신호(AGROX)가 상승하고 상기 NAND 회로(44)가 상기 제3 전송 게이트 회로(43a)를 거쳐서 하이 레벨의 신호를 수신하였을 때, 상기 NAND 회로(44)는 로우 레벨 신호의 출력을 유지시킨다.
상기 NAND 회로(44)의 출력 신호는 상기 제4 전송 게이트 회로(43b)를 거쳐서 인버터(46)에 제공된다. NAND 회로(47)는 상기 인버터(46)의 출력단에 접속된 제1 입력단, 상기 인버터(29, 45)를 거쳐서 상기 카운터 리셋 신호(AGROX)를 수신하는 제2 입력단 및 상기 인버터(46)의 입력단에 접속된 출력단을 가지고 있다.
상기 인버터(46)와 상기 NAND 회로(47)는 래치 회로를 형성한다. 상기 카운터 리셋 신호(AGROX)가 하강할 때[즉, 상기 NAND 회로(47)에 로우 레벨의 신호가 제공될 때] 상기 NAND 회로(47)는 하이 레벨의 신호를 출력한다. 이 상태에서 상기 제4 전송 게이트 회로(43b)는 비활성화되고, 상기 인버터(46)는 로우 레벨의 신호를 출력한다.
상기 제4 전송 게이트 회로(43b)가 활성화되고, 상기 NAND 회로(44)가 로우 레벨 신호를 출력할 때 상기 인버터(46)는 하이 레벨 신호를 출력한다.
NAND 회로(48)는 상기 인버터(46)로부터 출력 신호를 수신하는 제1 입력단과 상기 제1 카운터부(35a)로부터 상기 리셋 신호(SG11)를 수신하는 제2 입력단을 가지고 있다. NAND 회로(50)는 상기 인버터(49)를 거쳐서 상기 인버터(46)로부터 출력 신호를 수신하는 제1 입력단과 상기 제1 카운터부(35a)로부터 상기 출력 신호(QBL1)를 수신하는 제2 입력단을 가지고 있다.
NAND 회로(51)는 각각 상기 NAND 회로(48, 50)로부터의 출력 신호를 수신하는 제1 입력단과 제2 입력단을 가지고 있으며, 상기 제3 전송 게이트 회로(43a)의 입력단에 접속된 출력단을 가지고 있다.
상기 카운터 리셋 신호(AGROX)가 하강하면 상기 인버터(46)는 로우 레벨 신호를 출력하고 상기 NAND 회로(44)는 하이 레벨 신호를 출력한다. 상기 카운터 리셋 신호(AGROX)가 상승할 때 상기 인버터(41, 46)로부터의 로우 레벨 신호에 따라서 상기 NAND 회로(44)는 로우 레벨 신호를 출력하고, 상기 NAND 회로(48)는 하이 레벨 신호를 출력한다. 상기 출력 신호(QBL1)와 상기 인버터(49)로부터의 출력 신호가 상승할 때, 상기 NAND 회로(50)는 로우 레벨 신호를 출력한다. 상기 NAND 회호(51)는 상기 NAND 회로(48, 50)로부터의 로우 레벨 신호에 따라서 하이 레벨 신호를 출력한다. 결과적으로 상기 전송 게이트 회로(43b)가 상기 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 활성화되면, 상기 인버터(46)는 상기 NAND 회로(44)로부터 로우 레벨 신호를 수신하고 하이 레벨 신호를 출력한다. 이어서 상기 인버터(46)는 상기 NAND 회로(51)가 계속 하이 레벨 신호를 출력하는 한 하이 레벨 신호를 계속 출력할 것이며, 이는 상기 제3 및 제4 전송 게이트(43a, 43b)가 교대로 활성화되고 비활성화되더라도 마찬가지이다.
결국 상기 제1 카운터부(35a)의 출력 신호(QBL1)가 하강할 때 상기 NAND 회로(51)는 로우 레벨 신호를 출력하고, 상기 제3 전송 게이트 회로(43a)가 활성화되며, 상기 NAND 회로(44)가 하이 레벨 신호를 출력한다. 이로 인하여 상기 제4 전송 게이트 회로(43b)가 활성화되고 상기 인버터(46)는 로우 레벨 신호를 출력한다. 상기 인버터(46)의 출력 신호(QBL2)는 상기 인버터(52)에 제공된다. 상기 인버터(52)는 상기 제2 BL1 신호를 상기 제1 BL 조정 회로(113)에 제공한다.
상기 제2 BL 신호(Q1Z)는 로우 레벨 카운터 리셋 신호(AGROX)가 제공될 때 하이 레벨에서 세트된다. 상기 제2 BL 신호(Q1Z)는 상기 제4 전송 게이트(43b)가 상기 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 활성화될 때 로우 레벨에서 세트된다.
하이 레벨의 제1 BL 신호(Q0Z)가 출력되고 난 후, 상기 제3 전송 게이트 회로(43a)와 제4 전송 게이트(43b)를 활성화시키면 상기 제2 BL 신호(Q1Z)는 하이 레벨이 된다. 즉, 상기 제2 BL 신호(Q1Z)는 상기 제1 BL 신호(Q0Z)가 상승할 때마다 반전된다.
(제3 카운터부)
상기 제3 카운터부(35c)는 제5 및 제6 전송 게이트(53a, 53b)를 포함하고 있으며, 이들 각각의 전송 게이트는 PMOS 트랜지스터와 NMOS 트랜지스터를 가지고 있다.
상기 제5 전송 게이트 회로(53a)에서 상기 PMOS 트랜지스터의 게이트에는 상기 제2 게이트 신호(SG10)가 제공되고, 상기 NMOS 트랜지스터의 게이트에는 상기 제1 게이트 신호(SG9)가 제공된다. 상기 제6 전송 게이트 회로(53b)에서 상기 PMOS 트랜지스터의 게이트에는 상기 제1 게이트 신호(SG9)가 제공되고, 상기 NMOS 트랜지스터의 게이트에는 상기 제2 게이트 신호(SG10)가 제공된다. 따라서 상기 제5와 제6 전송 게이트 회로(53a, 53b)는 상기 제1과 제2 게이트 신호(SG9, SG10)에 따라서 교대로 활성화되고 비활성화된다.
NAND 회로(54)는 상기 제5 전송 게이트 회로(53a)의 출력단에 접속된 제1 입 력단, 상기 인버터(29)와 인버터(45)를 거쳐서 상기 카운터 리셋 신호(AGROX)를 수신하는 제2 입력단 및 CMOS 트랜지스터(T7)의 입력단에 접속된 출력단을 가지고 있다. 상기 CMOS 트랜지스터(T7)의 출력단은 상기 제5 전송 게이트 회로(53a)의 출력단에 접속되어 있다.
상기 CMOS 트랜지스터(T7)는 서로 직렬로 연결된 PMOS 트랜지스터(T8)와 NMOS 트랜지스터(T9)를 포함하고 있다. 상기 PMOS 트랜지스터(T8)는 상기 제1 게이트 신호(SG9)에 따라서 활성화되고 비활성화된다. 상기 NMOS 트랜지스터(T9)는 상기 제2 게이트 신호(SG10)에 따라서 활성화되고 비활성화된다. 따라서 상기 CMOS 트랜지스터(T7)는 상기 제5 전송 게이트(53a)가 비활성화될 때 활성화되고, 상기 제5 전송 게이트(53a)가 활성화될 때 비활성화된다.
상기 NAND 회로(54)와 상기 CMOS 트랜지스터(T7)는 래치 회로를 형성한다. 상기 카운터 리셋 신호(AGROX)가 하강할 때 상기 NAND 회로(54)는 하이 레벨 신호를 출력한다. 상기 CMOS 트랜지스터(T8)을 활성화시키면[즉, 상기 제5 전송 게이트 회로(53a)를 비활성화시킴] 상기 CMOS 트랜지스터(T7)는 상기 NAND 회로(54)로부터의 하이 레벨 신호에 따라서 상기 NAND 회로(54)에 로우 레벨 신호를 제공한다. 따라서 상기 NAND 회로(54)는 상기 하이 레벨 신호의 출력을 유지한다.
상기 카운터 리셋 신호(AGROX)가 상승하고 상기 NAND 회로(54)가 상기 제5 전송 게이트 회로(53a)로부터 하이 레벨 신호를 수신한 경우, 상기 NAND 회로(54)는 로우 레벨 신호를 출력한다. 반면에 상기 카운터 리셋 신호(AGROX)가 상승하고 상기 NAND 회로(54)가 상기 제5 전송 게이트 회로(53a)로부터 로우 레벨 신호를 수 신한 경우, 상기 NAND 회로(54)는 하이 레벨 신호의 출력을 유지한다.
인버터(56)는 상기 제6 전송 게이트 회로(53b)를 거쳐서 상기 NAND 회로(54)의 출력 신호를 수신한다. NAND 회로(57)는 상기 인버터(56)의 출력단에 접속되어 있는 제1 입력단, 상기 인버터(29, 45)를 거쳐서 상기 카운터 리셋 신호(AGROX)를 수신하는 제2 입력단 및 상기 인버터(56)의 입력단에 접속되어 있는 출력단을 포함하고 있다.
상기 인버터(56)와 상기 NAND 회로(57)는 래치 회로를 형성한다. 상기 카운터 리셋 신호(AGROX)가 하강할 때[즉, 상기 NAND 회로(57)에 로우 레벨 신호가 제공될 때] 상기 NAND 회로(57)는 하이 레벨 신호를 출력한다. 이 상태에서 상기 제6 전송 게이트 회로(53b)는 비활성되기 때문에 상기 인버터(56)는 로우 레벨 신호를 출력한다. 상기 제6 전송 게이트 회로(53b)가 활성화되었을 때, 상기 인버터(56)는 상기 NAND 회로(54)로부터의 로우 레벨 신호에 따라서 하이 레벨 신호를 출력한다.
NAND 회로(58)는 상기 인버터(56)로부터 출력 신호를 수신하는 제1 입력단과 NAND 회로(61)로부터 출력 신호를 수신하는 제2 입력단을 가지고 있다. 상기 NAND 회로(61)는 상기 제1 카운터(35a)로부터 출력 신호(QBL1)를 수신하는 제1 입력단과 상기 제2 카운터부(35b)로부터 출력 신호(QBL2)를 수신하는 제2 입력단을 가지고 있다. 따라서 상기 출력 신호(QBL1, QBL2)가 모두 하이 레벨일 때, 상기 NAND 회로(61)는 상기 NAND 회로(58)에 로우 레벨의 신호를 제공한다.
NAND 회로(60)는 인버터(59)를 거쳐서 상기 인버터(56)에 접속된 제1 입력단과 인버터(62)를 거쳐서 상기 NAND 회로(61)에 접속된 제2 입력단을 가지고 있다. NAND 회로(63)는 상기 NAND 회로(58, 60)로부터의 출력 신호를 수신하고 출력 신호를 상기 제5 전송 게이트 회로(53a)에 제공한다.
상기 카운터 리셋 신호(AGROX)가 하강한 경우, 상기 인버터(56)는 로우 레벨 신호를 출력하고, 상기 NAND 회로(54)는 하이 레벨 신호를 출력하며, 상기 출력 신호(QBL1)이 상승하고, 상기 출력 신호(QBL2)는 하강하며, 상기 NAND 회로(61)는 하이 레벨의 신호를 상기 NAND 회로(58)에 제공한다. 결국 상기 NAND 회로(58)는 하이 레벨 신호를 출력하고, 상기 NAND 회로(60)는 로우 레벨 신호를 출력하며, 상기 NAND 회로(63)는 하이 레벨 신호를 출력한다.
상기 제1 및 제2 게이트 신호(SG9, SG10)에 따라서 상기 제6 전송 게이트 회로(53b)를 활성화시키면 상기 인버터(56)는 상기 NAND 회로(54)로부터의 로우 레벨 신호를 반전시킨다. 인버터(64)는 상기 인버터(56)로부터의 출력 신호(QBL3)를 수신하고 제3 BL 신호(Q2Z)를 제1 BL 조정 회로(113)에 제공한다.
로우 레벨 카운터 리셋 신호(AGROX)가 출력될 때 상기 제3 BL 신호(Q2Z)는 하이 레벨에서 세트된다. 상기 출력 신호(QBL1, QBL2)가 모두 하이 레벨이고, 상기 제4 및 제6 전송 게이트 회로(53a, 53b)가 활성화될 때, 상기 제3 BL 신호(Q2Z)는 로우 레벨이 된다. 즉, 상기 제3 BL 신호(Q2Z)는 상기 제1 BL 신호(Q0Z)와 상기 제2 BL 신호(Q1Z)가 로우 레벨이 될 때마다 반전된다.
[제1 BL 조정 회로(113)]
도 4는 제1 BL 조정 회로(113)를 나타내는 회로도이다. 상기 제1 BL 조정 회로(113)는 조정 신호(POEOZ)를 생성하는데, 이 조정 신호(POEOZ)는 상기 카운터 리 셋 신호(AGROX)가 하강함에따라 상승하고 상기 예정된 버스트 길이에 해당하는 만큼의 분주 클록 신호(BLCLKOZ)의 펄스 수를 카운트한 후에 하강한다. 상기 조정 신호(POEPOZ)가 하강할 때 상기 제1 BL 회로(113)는 예정된 주기 시간 동안 로우 레벨로 유지되는 종료 신호(POEPOX)를 생성한다.
상기 제1 BL 조정 회로(113)는 버스트 길이 설정 회로(113a)와 버스트 파형 조정 회로(113b)를 포함하고 있다.
[버스트 길이 설정 회로(113a)]
상기 버스트 길이 설정 회로(113a)는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 가지고 있는 제7, 제8, 제9 트랜지스터 게이트(66a, 66b, 66c)를 포함하고 있다. 상기 제7 전송 게이트 회로(66a)의 NMOS와 PMOS 트랜지스터 게이트에 접속된 인버터(67a)에는 제1 버스트 길이 모드 신호(BL1Z)가 제공된다. 상기 제8 전송 게이트 회로(66b)의 NMOS와 PMOS 트랜지스터의 게이트에 접속된 인버터(67b)에는 제2 버스트 길이 모드 신호(BL2Z)가 제공된다. 상기 제9 전송 게이트 회로(66c)에 있는 NMOS와 PMOS 트랜지스터 게이트에 접속된 인버터(67c)에는 제3 버스트 길이 모드 신호(BL3Z)가 제공된다.
상기 제1 내지 제3 버스트 길이 모드 신호(BL1Z, BL2Z, BL3Z)는 DRAM 제어기의 출력 신호에 따라 설정되는 버스트 길이 선택 신호이다. 예컨대, 상기 버스트 길이가 4일 때에는 상기 제1 버스트 길이 모드 신호(BL1Z)만 하이 레벨로 설정되고, 상기 제7 전송 게이트 회로(66a)가 활성화되는 반면에 상기 제8 및 제9 전송 게이트 회로(66b, 66c)는 비활성화된다.
상기 버스트 길이가 8일 때에는 상기 제2 버스트 길이 신호(BL2Z)만이 하이 레벨로 설정되고, 상기 제8 전송 게이트 회로(66b)가 활성화되는 반면에 상기 제7 및 제9 전송 게이트 회로(66a, 66c)는 비활성화된다.
상기 버스트 길이가 1 또는 2일 때에는 상기 제3 버스트 길이 모드 신호(BL3Z)가 하이 레벨로 설정되고, 상기 제9 전송 게이트 회로(66c)가 활성화되는 반면에 상기 제7 및 제8 전송 게이트 회로(66a, 66b)는 비활성화된다.
NOR 회로(68)는 제1 및 제2 제어 신호(a1, a2)를 수신하는 입력단과 상기 제7 전송 게이트 회로(66a)에 접속된 출력단을 가지고 있다. 상기 제1 및 제2 제어 신호(a1, a2)는 상기 제1, 제2 및 제3 BL 신호(QOZ, Q1Z, Q2Z)에 기초하여 생성되고, 상기 분주 클록 신호(BLCLKOZ)의 펄스가 4개로 카운트되었을 때 상기 2개의 제어 신호(a1, a2)는 로우 레벨로 설정된다.
따라서 상기 제1 BL 카운터(112)가 4개의 분주 클록 신호(BLCLKOZ)를 카운트하였을 때, 상기 NOR 회로(68)는 하이 레벨 신호를 출력한다. 결국 상기 제7 전송 게이트 회로(66a)가 활성화되고 카운트업(count-up) 신호(SG21)가 상기 버스트 파형 조정 회로(113b)에 제공된다.
NAND 회로(69b)는 제5 제어 신호(a5)를 수신하는 제1 입력단, NOR 회로(69c)로부터의 출력 신호를 수신하는 제2 입력단 및 인버터(69c)를 거쳐서 상기 제8 전송 게이트 회로(66b)의 입력단에 접속된 출력단을 가지고 있다. 상기 NOR 회로(69c)는 제3 제어 신호(a3)를 수신하는 제1 입력단과 제4 제어 신호(a4)를 수신하는 제2 입력단을 가지고 있다.
상기 제3 내지 제5 제어 신호(a3, a4, a5)는 상기 제1, 제2 및 제3 BL 신호(QOZ, Q1Z, Q2Z)에 기초하여 생성된다. 상기 제1 BL 카운터(112)에 의하여 8 펄스의 분주 클록 신호(BLCLKOZ)가 카운트되었을 때, 상기 제3 및 제4 제어 신호(a3, a4)는 로우 레벨로 설정되고 상기 제5 제어 신호(a5)는 하이 레벨로 설정된다.
따라서 상기 제1 BL 카운터(112)가 8개의 분주 클록 신호(BLCLKOZ)를 카운트하였을 때, 상기 인버터(69a)는 하이 레벨 신호를 출력한다. 결국 상기 제8 전송 게이트 회로(66b)가 활성화되고, 상기 카운트업 신호(SG21)가 상기 버스트 파형 조정 회로(113b)에 제공된다.
제6 제어 신호(a6)는 인버터(70)를 거쳐서 상기 제9 전송 게이트 회로(66c)의 입력단에 제공된다. 상기 제6 제어 신호(a6)는 상기 제1, 제2 및 제3 BL 신호(QOZ, Q1Z, Q2Z)에 기초하여 생성되고, 이 제6 제어 신호(a6)는 상기 제1 BL 카운터(112)에 의하여 1 클록의 분주 클록 신호(BLCLKOZ)가 카운트되었을 때 로우 레벨로 설정된다.
따라서 상기 제1 BL 카운터(112)가 1개의 분주 클록 신호(BLCLKOZ)를 카운트하였을 때, 상기 인버터(70)는 하이 레벨 신호를 출력한다. 결국 상기 제9 전송 게이트 회로(66c)가 활성화되고, 상기 카운트업 신호(SG21)가 상기 버스트 파형 조정 회로(113b)에 제공된다.
상기 버스트 길이가 4로 설정되었을 때, 상기 제1 BL 카운터(112)가 4 펄스의 분주 클록 신호(BLCLKOZ)를 카운트한 후 하이 레벨의 카운트업 신호(SG21)가 출 력된다. 상기 버스트 길이가 8로 설정되면, 상기 제1 BL 카운터(112)가 8 펄스의 분주 클록 신호(BLCLKOZ)를 카운트한 후 하이 레벨의 카운트업 신호(SG21)가 출력된다. 또한 상기 버스트 길이가 1 또는 2로 설정될 때, 하이 레벨 카운트업 신호(SG21)는 상기 제1 BL 카운터(112)가 1클록의 분주 클록 신호(BLCLKOZ)를 카운트하고난 후에 출력된다.
[버스트 파형 조정 회로(113b)]
상기 버스트 파형 조정 회로(113b)는 2개의 NAND 회로(71a, 71b)를 갖는 제5 플립플롭 회로(71)를 포함하고 있다. 상기 제5 플립플롭 회로(71)는 상기 카운터 리셋 신호(AGROX)를 수신하는 리셋 입력단[상기 NAND 회로(71a)의 입력단]과 NAND 회로(72)로부터의 출력 신호를 수신하는 세트 입력단[상기 NAND 회로(71b)의 입력단]을 가지고 있다. 상기 NAND 회로(72)는 상기 카운터 리셋 신호(AGROX)를 수신하는 입력단과 상기 버스트 길이 설정 회로(113a)로부터의 카운트업 신호(SG21)를 수신하는 제4 입력단을 가지고 있다. 상기 카운트업 신호(SG21)와 상기 카운터 리셋 신호(AGROX)가 하강하였을 때, 상기 제5 플립플롭 회로(71)는 상기 세트 출력단[상기 NAND 회로(71b)의 출력단]으로부터 로우 레벨의 신호를 출력한다. 그리고나서 상기 카운터 리셋 신호(AGROX)가 상승할 때, 상기 제5 플립플롭 회로(71)는 반전 동작을 수행하지 않고 상기 신호의 출력을 로우 레벨로 유지한다. 이 상태에서 상기 카운트업 신호(SG21)가 상승하면 상기 NAND 회로(72)는 로우 레벨 신호를 출력하고 상기 제5 플립플롭 회로(71)는 반전 동작을 수행하며 하이 레벨 신호가 상기 세트 출력단으로부터 출력된다.
상기 제5 플립플롭 회로(71)의 세트 출력단으로부터의 출력 신호는 조정 신호(POEOZ)로서 3개의 인버터(73a, 73b, 73c)를 거쳐서 상기 제1 레이턴시 카운터(114)에 제공된다. 따라서 상기 조정 신호(POEOZ)는 상기 카운터 리셋 신호(AGROX)가 하강할 때 상승하고 상기 카운트업 신호(SG21)가 상승할 때 하강한다.
NOR 회로(74)는 상기 인버터(73a)의 출력 신호를 수신하는 제1 입력단과 인버터(75a, 75b, 75c) 3개의 출력 신호를 수신하는 제2 입력단을 가지고 있다. 상기 인버터들(75a, 75b, 75c)은 지연 회로를 형성한다. 상기 인버터(75a, 75b)의 출력단은 커패시터(76a, 76b)를 통해서 접지된다.
따라서 상기 NOR 회로(74)는 상기 인버터(75a)의 출력 신호가 하강할 때 하이 레벨의 신호를 출력하고 상기 인버터(75a, 75b, 75c)에 의해 정해지는 시간 지연 td4가 경과하고 나서 로우 레벨의 신호를 출력한다. 상기 NOR 회로(74)의 출력 신호는 상기 카운터 클록 생성 회로(112a)와 상기 분주 클록 생성부(111b)에 제공된다. 즉, 상기 조정 신호(POEOZ)가 하강하는 지연 시간 td4 동안 상기 종료 신호(POEPOX)는 로우 레벨로 유지된다.
[제1 레이턴시 카운터(114)]
상기 제1 BL 조정 회로(113)로부터 하이 레벨의 조정 신호(POEOZ)를 수신하면 상기 제1 레이턴시 카운터(114)는 상기 판독 명령이 있는 동안 상기 외부 클록 신호(CLK)의 펄스를 카운트한다. 상기 카운트 값이 미리 예정된 값에 이르렀을 때, 상기 제1 레이턴시 카운터(114)는 판독 데이터 신호(D)를 출력하는 데에 사용되는 3가지 유형의 레이트(late) 신호(LAT1Z, LAT2Z, LAT3Z)를 생성한다. 상기 제1 레이트 신호(LAT1Z)는 8 펄스의 외부 클록 신호(CLK)가 카운트되고 난 후에 상기 판독 신호(D)를 출력하는 데에 사용된다. 상기 제2 레이트 신호(LAT2Z)는 10 펄스의 회부 클록 신호(CLK)가 카운트되고 난 후에 상기 판독 신호(D)를 출력하는 데에 사용된다. 상기 제3 레이트 신호(LAT3Z)는 12 펄스의 외부 클록 신호(CLK)가 카운트되고 난 후에 상기 판독 신호(D)를 출력하는 데에 사용된다.
도 5는 제1 레이턴시 카운터(114)를 나타내는 회로도이다. 상기 제1 레이턴시 카운터(114)는 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하여 제3 게이트 신호(SG23)을 생성하는 인버터(78a), 이 인버터(78a)로부터 상기 제3 게이트 신호(SG23)를 수신하여 제4 게이트 신호(SG24)를 생성하는 인버터(78b) 및 전원이 켜질 때 출력되는 리셋 신호(RST)를 수신하는 인버터(79)를 포함하고 있다. 상기 제3 게이트 신호(SG23), 제4 게이트 신호(SG24) 및 상기 리셋 신호(RST)는 제1, 제2 및 제3 카운터부(80, 80a, 80b)에 제공된다. 상기 카운터부(80, 80a, 80b) 각각은 동일한 구조로 되어 있기 때문에 제1 카운터부(80)만을 설명할 것이다. 상기 제2 카운터부(80a)에서 상기 제1 카운터부(80)의 대응 소자와 동일 또는 유사한 소자들은 동일한 참조 번호에 문자 “a ”를 붙여서 표시될 것이다. 상기 제3 카운터부(80b)에서 상기 제1 카운터부(80)의 대응 소자와 동일 또는 유사한 소자들은 동일한 참조 번호에 문자 “b ”를 붙여서 표시될 것이다.
[제1 카운터부(80)]
상기 제1 카운터부(80)는 제1 전송 게이트 회로(81)와 제2 전송 게이트 회로(82)를 포함하고 있는데, 이들 각 전송 게이트 회로는 PMOS 트랜지스터와 NMOS 트랜지스터를 가지고 있다.
상기 제1 전송 게이트 회로(81)에서 상기 PMOS 트랜지스터의 게이트에는 상기 제4 게이트 신호(SG24)가 제공되고 상기 NMOS 트랜지스터의 게이트에는 상기 제3 게이트 신호(SG23)가 제공된다. 상기 제2 전송 게이트 회로(82)에서 상기 PMOS 트랜지스터의 게이트에는 상기 제3 게이트 신호(SG23)가 제공되고 상기 NMOS 트랜지스터의 게이트에는 상기 제4 게이트 신호(SG24)가 제공된다. 따라서 상기 제1 및 제2 전송 게이트 회로(81, 82)는 상기 제3 및 제4 게이트 신호(SG23, SG24)에 의하여 교대로 활성화되고 비활성화된다.
NAND 회로(83)는 상기 제1 전송 게이트 회로(81)를 거쳐 상기 제1 BL 조정 회로(113)로부터 조정 신호(POEOZ)를 수신하는 제1 입력단, 상기 인버터(79)를 거쳐 상기 리셋 신호(RST)를 수신하는 제2 입력단 및 CMOS 트랜지스터(T11)의 입력단에 접속되어 있는 출력단을 가지고 있다. 상기 CMOS 트랜지스터(T11)의 출력단은 상기 제1 전송 게이트 회로(81)의 출력단과 상기 NAND 회로(83)의 제1 입력단에 접속되어 있다.
상기 CMOS 트랜지스터(T11)는 서로 직렬로 연결되어 있는 PMOS 트랜지스터(T12)와 NMOS 트랜지스터(T13)를 포함하고 있다. 상기 PMOS 트랜지스터(T12)는 상기 제3 게이트 신호(SG23)에 따라서 활성화되고 비활성화된다. 상기 NMOS 트랜지스터(T13)는 상기 제4 게이트 신호(SG24)에 따라서 활성화되고 비활성화된다. 따라서 상기 제1 전송 게이트(81)의 비활성화는 상기 CMOS 트랜 지스터(T11)을 활성화시키고 상기 제1 전송 게이트(81)의 활성화는 상기 CMOS 트랜지스터(T11)를 비활성화시킨다.
상기 NAND 회로(83)와 상기 CMOS 트랜지스터(T11)는 래치 회로를 형성한다. 상기 리셋 신호(RST)가 상승할 때 상기 NAND 회로(83)는 하이 레벨 신호를 출력하고 상기 CMOS 트랜지스터(T11)는 로우 레벨 신호를 상기 NAND 회로(83)에 제공한다. 이 상태에서 상기 제1 전송 게이트 회로(81)는 비활성화된다. 따라서 상기 NAND 회로(83)는 하이 레벨 신호의 출력을 유지한다. 상기 제1 전송 게이트 회로(81)가 활성화되고 하이 레벨인 조정 신호(POEOZ)가 상기 NAND 회로(83)에 제공되면, 상기 NAND 회로(83)의 출력 신호는 반전된다. 상기 하이 레벨인 조정 신호(POEOZ)가 제공되는 동안 상기 NAND 회로(83)의 출력은 로우 레벨로 유지된다. 상기 NAND 회로(83)의 출력 신호는 상기 제2 전송 게이트 회로(82)를 거쳐 인버터(84)에 제공된다. 상기 NAND 회로(85)는 상기 인버터(84)의 출력단에 접속되어 있는 제1 입력단, 상기 인버터(79)를 거쳐 상기 리셋 신호(RST)를 수신하는 제2 입력단 및 상기 인버터(84)의 입력단과 상기 제2 전송 게이트 회로(82)의 출력단에 접속되어 있는 출력단을 가지고 있다.
상기 인버터(84)와 상기 NAND 회로(85)는 래치 회로를 형성한다. 상기 리셋 신호(RST)가 하강할 때, 상기 NAND 회로(85)는 하이 레벨 신호를 출력하고 상기 인버터(84)는 로우 레벨 신호를 출력한다. 이 상태에서 로우 레벨 신호가 상기 NAND 회로(83)로부터 상기 제2 전송 게이트 회로(82)를 거쳐 상기 인버터(84)에 제공되면 상기 인버터(84)는 하이 레벨 신호를 출력한다.
상기 제1 카운터부(80)에서 상기 리셋 신호(RST)가 활성 상태이고 상기 조정 신호(POEOZ)가 상승하는 경우에 상기 하이 레벨 조정 신호(POEOZ)는 상기 제2 전송 게이트 회로(81)가 활성화될 때 얻어진다. 이어서 상기 제2 전송 게이트 회로(82)를 활성화시킴으로써 하이 레벨 조정 신호(POEOZ)가 상기 인버터(84)로부터 상기 제2 카운터부(80a)의 제1 전송 게이트 회로(81a)에 상기 제1 레이트 신호(LAT1Z)로 제공된다.
상기 제2 카운터부(80a)에서 제1 레이트 신호(LAT1Z)는 상기 제2 전송 게이트 회로(81a)가 활성화될 때 얻어진다. 그리고나서 상기 제2 전송 게이트 회로(82a)를 활성화시킴으로써 상기 제2 레이트 신호(LAT2Z)[조정 신호(POEOZ)]는 인버터(84a)를 거쳐 상기 제3 카운터부(80b)의 제1 전송 게이트 회로(81b)에 제공된다.
상기 제3 카운터부(80b)에서 상기 제2 레이트 신호(LAT2Z)는 상기 제2 전송 게이트 회로(81b)가 활성화될 때 얻어진다. 이어서 상기 제2 전송 게이트 회로(82b)를 활성화시킴으로써 상기 제3 레이트 신호(LAT3Z)[조정 신호(POEOZ)]가 출력된다.
상기 제1 내지 제3 레이트 신호(LAT1Z, LAT2Z, LAT3Z)와 상기 조정 신호(POEOZ)의 관계를 이하에서 설명할 것이다.
상기 제1 레이트 신호(LAT1Z)는 상기 조정 신호(POEOZ)로부터 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 1 사이클 반만큼 지연시킨 위상을 가지고 있다. 즉, 상기 조정 신호(POEOZ)가 상승하면, 상기 제1 레이트 신호(LAT1Z)는 상기 제1 출력 용 내부 클록 신호(CLKOUT1)의 첫번 째 사이클의 하강과 동기되어 상승한다.
상기 제2 레이트 신호(LAT2Z)는 상기 조정 신호(POEOZ)로부터 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 2 사이클 반만큼 지연시킨 위상을 가지고 있다. 즉, 상기 조정 신호(POEOZ)가 상승할 때 상기 제2 레이트 신호(LAT2Z)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 2번째 사이클이 하강하는 것에 동기되어 상승한다.
상기 제3 레이트 신호(LAT3Z)는 상기 조정 신호(POEOZ)로부터 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 3 사이클 반만큼 지연시킨 위상을 가지고 있다. 즉, 상기 조정 신호(POEOZ)가 상승할 때 상기 제3 레이트 신호(LAT3Z)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 3번째 사이클이 하강하는 것에 동기되어 상승한다.
상기 카운터부(80, 80b, 80c)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 펄스를 카운트함으로써 상기 레이트 신호를 생성한다. 상기 제1 출력용 내부 클록 신호(CLKOUT1)는 제1 입력용 내부 클록 신호(CLKIN1)보다 위상이 앞서 있다. 따라서 상기 판독 명령을 받아들인 경우의 제1 입력용 내부 클록 신호(CLKIN1)에 대응되는 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 이미 출력되어 있다. 결국 상기 제1 레이턴시 카운터(114)는 새로운 제1 출력용 내부 클록 신호(CLKOUT1)에 따라서 카운팅 동작을 수행하는데, 이 새로운 제1 출력용 내부 클록 신호(CLKOUT1)는 상기 판독 명령을 받은 경우의 제1 내부 클록 신호(CLKIN1) 다음에 오는 새로운 제1 입력용 내부 클록 신호(CLKIN1)에 대응되는 것이다.
따라서 상기 제1 레이트 신호(LAT1Z)는 5 사이클의 외부 클록 신호(CLK)가 카운트되고 난 후에 상승한다. 상기 제2 레이트 신호(LAT2Z)는 7 사이클의 외부 클 록 신호(CLK)가 카운트되고 난 후에 상승한다. 상기 제3 레이트 신호(LAT3Z)는 9 사이클의 외부 클록 신호(CLK)가 카운트되고 난 후에 상승한다.
[제1 출력(CLK) 제어 회로(115)]
상기 제1 출력(CLK) 제어 회로(115)는 제1 내지 제3 모드 신호(MDL1Z, MDL2Z, MDL3Z)에 따라서 상기 제1 내지 제3 레이트 신호(LAT1Z, LAT2Z, LAT3Z) 중에서 하나의 신호를 선택한다. 그리고나서 상기 제1 출력(CLK) 제어 회로(115)는 상기 선택된 레이트 신호를 상기 외부 클록 신호(CLK)의 2 사이클만큼 쉬프트(shift) 시킴으로써 출력 제어 신호(OE0Z)를 생성한다. 상기 제1 레이트 신호(LAT1Z)와 관련된 출력 제어 신호(OE0Z)는 7 사이클의 외부 클록 신호(CLK)가 카운트되고 난 후에 상승한다. 상기 제2 레이트 신호(LAT2Z)와 관련된 출력 제어 신호(OE0Z)는 9 사이클의 외부 클록 신호(CLK)가 카운트되고 난 후에 상승한다. 상기 제3 레이트 신호(LAT3Z)와 관련된 출력 제어 신호(OE0Z)는 11 사이클의 외부 클록 신호(CLK)가 카운트되고 난 후에 상승한다.
도 6은 상기 제1 출력(CLK) 제어 회로(115)를 나타내는 회로도이다. 상기 제1 출력(CLK) 제어 회로(115)는 모드 설정 회로(115a), 출력 제어 신호 생성 회로(115b) 및 버스트 파형 변경 회로(115c)를 포함하고 있다.
[모드 설정 회로(115a)]
상기 모드 설정 회로(115a)는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 가지고 있는 제11, 제12 및 제13 전송 게이트 회로(86a, 86b, 86c)를 포함하고 있다.
상기 제11 전송 게이트 회로(86a)의 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트에 접속된 인버터(87a)의 입력단에 상기 제1 모드 신호(MDL1Z)가 제공된다. 상기 제12 전송 게이트 회로(86b)의 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트에 접속된 인버터(87b)의 입력단에 상기 제2 모드 신호(MDL2Z)가 제공된다. 상기 제13 전송 게이트 회로(86c)의 PMOS 트랜지스터와 NMOS 트랜지스터의 게이트에 접속된 인버터(87c)의 입력단에 상기 제3 모드 신호(MDL3Z)가 제공된다.
상기 제1 내지 제3 모드 신호(MDL1Z, MDL2Z, MDL3Z)는 상기 DRAM 제어기의 출력 신호를 기초로 해서 상기 조정 신호(POE0Z)의 출력 타이밍 즉, 상기 제1 내지 제3 레이트 신호(LAT1Z, LAT2Z, LAT3Z) 중 어느 하나의 신호를 선택하는 데에 사용된다. 상기 제1 모드 신호(MDL1Z)는 상기 판독 명령이 들어오는 동안 8 사이클의 외부 클록 신호(CLK)를 카운트하고 난 후에 상기 판독 데이터 신호(D)를 출력하는 데에 사용된다. 상기 제2 모드 신호(MDL2Z)는 상기 판독 명령이 들어오는 동안 10 사이클의 외부 클록 신호(CLK)를 카운트하고 난 후에 상기 판독 데이터 신호(D)를 출력하는 데에 사용된다. 상기 제3 모드 신호(MDL3Z)는 상기 판독 명령이 들어오는 동안 12 사이클의 외부 클록 신호(CLK)를 카운트하고 난 후에 상기 판독 데이터 신호(D)를 출력하는 데에 사용된다.
더욱 바람직하고 예로 들고 있는 실시예에서는 상기 제3 레이트 신호(LAT3Z)가 선택되었을 때 상기 제1 모드 신호(MDL1Z)만이 상승한다. 이 상태에서 상기 제11 전송 게이트 회로(86a)만이 활성화되고 상기 제12 및 제13 전송 게이트 회로(86b, 86c)는 비활성화된다.
상기 제2 레이트 신호(LAT2Z)가 선택되었을 때 상기 제2 모드 신호(MDL2Z)만 이 상승한다. 이 상태에서 상기 제12 전송 게이트 회로(86b)만 활성화되고 상기 제11 및 제13 전송 게이트 회로(86a, 86c)는 비활성화된다.
또한 상기 제1 레이트 신호(LAT1Z)가 선택되었을 때 상기 제3 모드 신호(MDL3Z)만 상승한다. 이 상태에서 상기 제13 전송 게이트 회로(86c)만 활성화되고 상기 제11 및 제12 전송 게이트 회로(86a, 86b)는 비활성화된다.
[출력 제어 신호 생성 회로(115b)]
상기 출력 제어 신호 생성 회로(115b)는 각각 PMOS 트랜지스터와 NMOS 트랜지스터를 갖고 있는 제1 전송 게이트 회로(88a)와 제2 전송 게이트 회로(88b)를 포함하고 있다. 상기 제1 전송 게이트 회로(88a)에서는 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 인버터(89a, 89b)를 거쳐서 상기 PMOS 트랜지스터의 게이트에 제공되고, 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 상기 인버터(89a)를 거쳐서 상기 NMOS 트랜지스터의 게이트에 제공된다. 상기 제2 전송 게이트 회로(88b)에서는 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 상기 인버터(89a)를 거쳐서 상기 PMOS 트랜지스터의 게이트에 제공되고, 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 상기 인버터(89a, 89b)를 거쳐서 상기 NMOS 트랜지스터의 게이트에 제공된다. 따라서 상기 제1 및 제2 전송 게이트 회로(88a, 88b)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)에 따라서 교대로 활성화되고 비활성화된다.
상기 제1 전송 게이트 회로(88a)의 입력단은 상기 제11, 제12 및 제13 전송 게이트 회로(86a, 86b, 86c)에 접속되어 있고 상기 제1 내지 제3 레이트 신호(LAT1Z, LAT2Z, LAT3Z) 중 어느 하나의 신호를 NAND 회로(90)에 제공한다.
상기 NAND 회로(90)는 상기 제1 전송 게이트 회로(88a)의 출력단에 접속되어 있는 제1 입력단, 상기 버스트 파형 변경 회로(115c)로부터 제어 신호(SGX)를 수신하는 제2 입력단 및 CMOS 트랜지스터(T14)의 입력단에 접속되어 있는 출력단을 가지고 있다. 상기 CMOS 트랜지스터(T14)의 출력단은 상기 제1 전송 게이트 회로(88a)와 상기 NAND 회로(90)의 제1 입력단에 접속되어 있다.
상기 CMOS 트랜지스터(T14)는 서로 직렬로 연결되어 있는 PMOS 트랜지스터(T15)와 NMOS 트랜지스터(T16)를 포함하고 있다. 상기 PMOS 트랜지스터(T15)는 상기 인버터(89a)를 거쳐서 제공된 상기 제2 출력용 내부 클록 신호(CLKOUT2)에 따라서 활성화되고 비활성화된다. 상기 NMOS 트랜지스터(T16)는 상기 인버터(89a, 89b)를 거쳐서 제공된 상기 제2 출력용 내부 클록 신호(CLKOUT2)에 따라서 활성화되고 비활성화된다. 따라서 상기 제1 전송 게이트 회로(88a)가 비활성화될 때 상기 CMOS 트랜지스터(T15)는 활성화되고, 상기 제1 전송 게이트 회로(88a)가 활성화될 때 상기 CMOS 트랜지스터(T14)가 비활성화된다.
상기 NAND 회로(90)와 상기 CMOS 트랜지스터(T14)는 래치 회로를 형성한다. 상기 NAND 회로(90)에는 상기 버스트 파형 변경 회로(115c)로부터 하이 레벨의 제어 신호(SGX)와 상기 제1 전송 게이트 회로(88a)로부터 로우 레벨의 레이트 신호가 제공되고, 상기 NAND 회로(90)는 하이 레벨 신호를 출력한다. 상기 CMOS 트랜지스터(T14)가 활성화되고[즉, 상기 제1 전송 게이트 회로(88a)가 비활성화 되었을 때] 로우 레벨의 레이트 신호가 상기 CMOS 트랜지스터(T14)로부터 상기 NAND 회로(90)에 제공되었을 때, 상기 NAND 회로(90)는 하이 레벨 신호를 출력한다. 상기 제1 전 송 게이트 회로(88a)가 활성화되고 하이 레벨의 레이트 신호가 상기 NAND 회로(90)에 제공되었을 때 상기 NAND 회로(90)는 로우 레벨 신호를 출력한다. 이 상태에서 로우 레벨의 레이트 신호가 상기 NAND 회로(90)에 제공되면 상기 NAND 회로(90)는 하이 레벨의 출력 신호를 출력한다.
상기 NAND 회로(90)의 출력 신호는 상기 제2 전송 게이트 회로(88b)를 거쳐서 인버터(91)에 제공된다. NAND 회로(92)는 상기 인버터(91)의 출력단에 접속된 제1 입력단, 상기 버스트 파형 변경 회로(115c)로부터 상기 제어 신호(SGX)를 수신하는 제2 입력단 및 상기 인버터(91)의 입력단과 상기 제2 전송 게이트 회로(88b)의 출력단에 접속되어 있는 출력단을 가지고 있다.
상기 인버터(91)와 상기 NAND 회로(92)는 래치 회로를 형성한다. 상기 버스트 파형 변경 회로(115c)가 하이 레벨의 제어 신호(SGX)를 출력하고 상기 인버터(91)가 로우 레벨 신호를 출력한 때, 상기 NAND 회로(90)가 로우 레벨 신호를 상기 제2 전송 게이트 회로(88b)를 거쳐서 상기 인버터(91)에 제공하면 상기 인버터(91)는 하이 레벨 신호를 출력한다. 상기 인버터(91)가 하이 레벨 신호를 출력하는 경우 하이 레벨 신호가 상기 제2 전송 게이트 회로(88b)를 거쳐서 상기 NAND 회로(90)에 제공되면 상기 인버터(91)는 로우 레벨 신호를 출력한다. 상기 인버터(91)의 출력 신호(SG25)는 상기 출력 제어 신호(OE0Z)로서 인버터(93a, 93b)를 통하여 출력된다. 상기 출력 제어 신호 생성 회로(115b)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)에 따라서 상기 선택된 레이트 신호를 받아들이고 상기 제2 내부 클록 신호(CLKOUT2)의 연속적인 상승에 따라서 상기 레이트 신호를 상기 출력 제어 신호(OE0Z)로 출력한다.
[버스트 파형 변경 회로(115c)]
상기 버스트 파형 변경 회로(115c)는 NAND 회로(94)와 인버터(95a, 95b)를 포함하고 있다. 상기 NAND 회로(94)는 상기 인버터(91)의 출력 신호(SG25), 상기 제1 출력용 내부 클록 신호(CLKOUT1) 및 제4 버스트 길이 모드 신호(BL4Z)를 수신하는 3개의 입력단을 가지고 있다.
상기 제4 버스트 길이 모드 신호(BL4Z)는 상기 DRAM 제어기의 출력 신호에 따라서 설정되는 버스트 길이 선택 신호이다. 제1 실시예에 있어서 상기 버스트 길이가 1인 때에는 상기 제4 버스트 길이 모드 신호(BL4Z)가 하이 레벨로 설정된다. 그 이외의 버스트 길이에서 상기 제4 버스트 길이 모드 신호(BL4Z)는 로우 레벨로 설정된다. 상기 버스트 길이가 1이 아닌 경우에는 상기 NAND 회로(94)가 하이 레벨 신호를 출력하고, 하이 레벨 제어 신호(SGX)가 상기 인버터(95a, 95b)를 거쳐서 상기 NAND 회로(90, 92)에 제공된다.
상기 제4 버스트 길이 모드 신호(BL4Z), 상기 인버터(91)의 출력 신호(SG25) 및 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 모두 하이 레벨에 있을 때, 상기 NAND 회로(94)는 로우 레벨 신호를 출력하고 로우 레벨의 제어 신호(SGX)가 상기 인버터(95a, 95b)를 거쳐서 상기 NAND 회로(90, 92)에 제공된다. 결국 상기 인버터(91)는 로우 레벨의 출력 신호(SG25) 즉, 출력 제어 신호(OE0Z)를 출력한다. 더욱 자세히 설명하면, 상기 버스트 길이가 1일 때 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 하강에 따라서 상기 선택된 레이트 신호가 들어오고 상기 제2 출력 용 내부 클록 신호(CLKOUT2)의 연속적인 상승에 따라서 하이 레벨의 출력 제어 신호(OE0Z)가 출력된다. 그리고나서 상기 버스트 파형 변경 회로(115c)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)에 따라서 하이 레벨의 제어 신호(SGX)를 출력한다. 상기 하이 레벨의 출력 제어 신호(OEOZ)는 제2 출력용 내부 클록 신호(CLKOUT2)의 1/2 사이클이 경과하고 난 후에 로우 레벨로 하강한다.
예컨대, 도 10에서 보는 바와 같이 상기 제3 레이트 신호(LAT3Z)가 상기 제1 모드 신호(MDL1Z)에 의하여 선택된 경우, 상기 제3 레이트 신호(LAT3Z)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)에 따라서 상기 출력 제어 신호(OE0Z)로서 출력된다. 더욱 자세히 설명하면, 상기 제3 레이트 신호(LAT3Z)의 위상은 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 2 사이클 반만큼 상기 조정 신호(POE0Z)로부터 지연되어 있다. 상기 제1 BL 조정 회로(113)에 의해 생성된 조정 신호(POE0Z)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 하강할 때 상기 제1 레이턴시 카운터(114)에 의하여 얻어진다. 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 제2 펄스가 상승한 때 상기 제1 레이턴시 카운터(114)는 제1 내지 제3 레이트 신호를 상기 제1 출력(CLK) 제어 회로(115)에 제공한다. 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 상승에 동기되어 하강할 때 상기 선택된 제3 레이트 신호(LAT3Z)는 상기 제1 출력(CLK) 제어 회로(115)에 의하여 얻어진다. 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 다음 펄스가 상승할 때 상기 제3 레이트 신호(LAT3Z)가 상기 출력 제어 신호(OEOZ)로서 출력된다. 즉, 상기 제3 레이트 신호(LAT3Z)가 선택된 경우 상기 조정 신호(POE0Z)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 3주기만큼 지연되고 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 상승과 동기되어 상기 제1 출력(CLK) 제어 회로(115)로부터 출력 제어 신호(OE0Z)로서 출력된다.
상기 제2 레이트 신호(LAT2Z)가 상기 제2 모드 신호(MDL2Z)에 의하여 선택된 경우, 상기 제2 레이트 신호(LAT2Z)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 동기되어 출력 제어 신호(OE0Z)로서 출력된다. 즉, 상기 제2 레이트 신호(LAT2Z)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 1 사이클 반만큼 상기 조정 신호(POE0Z)로부터 지연된다. 즉, 상기 제1 BL 조정 회로(113)에 의해 생성된 조정 신호(POE0Z)가 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 2 사이클만큼 지연되고 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 상승과 동기되어 상기 제1 출력(CLK) 제어 회로(115)로부터 출력 제어 신호(OE0Z)로서 출력된다.
또한 상기 제1 레이트 신호(LAT1Z)가 상기 제3 모드 신호(MDL3Z)에 의하여 선택되는 경우, 상기 제1 레이트 신호(LAT1Z)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 동기되어 출력 제어 신호(OE0Z)로서 출력된다. 즉, 상기 제1 레이트 신호(LAT1Z)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 1/2 사이클만큼 상기 조정 신호(POE0Z)로부터 지연된다. 즉, 상기 제1 BL 조정 회로(113)에 의해 생성된 조정 신호(POE0Z)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 1 사이클만큼 지연되고 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 상승과 동기되어 상기 제1 출력(CLK) 제어 회로(115)로부터 출력 제어 신호(OE0Z)로서 출력된다.
제1 카운터 리셋 회로(111), 제1 BL 카운터(112), 제1 BL 조정 회로(113), 제1 레이턴시 카운터(114) 및 제1 출력(CLK) 제어 회로(115)를 포함한 상기 제1 출력 제어 회로(110)는 0°에 해당하는 하이 레벨의 판독 명령(RED0Z)이 입력된 경우 각 모드에 대응하는 타이밍에서 하이 레벨 출력 제어 신호(OE0Z)를 출력한다. 이로 인하여 상기 제1 출력 제어 회로(120)의 동작이 정지하고 상기 제2 출력(CLK) 제어 회로(125)는 로우 레벨 출력 제어 신호(OE18Z)를 출력한다.
상기 제2 출력 제어 회로(120)에 180°에 해당하는 판독 명령(RED180Z)이 입력된 경우, 상기 제2 출력 제어 회로(120)는 각각의 모드에 대응하는 타이밍에서 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 상승에 응답하여 하이 레벨의 출력 제어 신호(OE18Z)를 출력한다. 이로 인하여 상기 제1 출력 제어 회로(10)의 동작이 정지하고 로우 레벨 출력 제어 신호(OE0Z)가 출력된다.
[출력(CLK) 생성 회로(130)]
도 7은 상기 출력(CLK) 생성 회로(130)를 나타내는 회로도이다. 상기 출력(CLK) 생성 회로(130)는 상기 제1 출력(CLK) 제어 회로(115)로부터의 상기 출력 제어 신호(OE0Z)가 상승하는 경우 반전된 제1 출력용 내부 클록 신호(CLKOUT1)와 동일한 제1 출력용 클록 신호(OUTP1X)를 생성한다. 그리고나서 상기 출력(CLK) 생성 회로(130)는 상기 출력 제어 신호(OE0Z)가 상승하고 난 후 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 하강한 경우, 반전된 제2 출력용 내부 클록 신호(CLKOUT2)와 동일한 제2 출력(CLK) 제어 신호(OUTP2X)를 생성한다.
상기 제1 출력 클록 신호(OUTP1X)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 1/2 사이클 뒤에 출력된다. 따라서 상기 제1 출력 클록 신호(OUTP1X)는 상기 출력 제어 신호(OE0Z)가 상승한 후 1 사이클의 외부 클록 신호(OUTP1X)가 경과되었을 때 하강한다.
상기 출력(CLK) 생성 회로(130)는 상기 제2 출력(CLK) 제어 회로(125)로부터의 출력 제어 신호(OE0Z)가 상승하는 경우 반전된 제2 출력용 내부 클록 신호(CLKOUT2)와 동일한 제1 출력 제어 신호(OUTP1X)를 생성한다. 그리고나서 상기 출력(CLK) 생성 회로(130)는 상기 출력 제어 신호(OE18Z)가 상승하고 난 후 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 하강하는 경우 반전된 제1 출력용 내부 클록 신호(CLKOUT1)를 생성한다.
상기 출력 제어 신호(OE0Z) 또는 상기 출력 제어 신호(OE18Z) 중 어느 하나가 하강하는 경우 상기 제1 출력 클록 신호(OUTP1X)가 항상 제일 먼저 출력되고 상기 제2 출력 클록 신호(OUTP2X)는 1/2 사이클의 상기 제1 출력 클록 신호(OUTP1X) 다음에 출력된다. 상기 출력(CLK) 생성 회로(130)는 제1 출력 클록 신호 생성 회로(130a)와 제2 클록 신호 생성 회로(130b)를 포함한다.
[제1 출력 클록 신호 생성 회로(130a)]
상기 제1 출력 클록 신호 생성 회로(130a)는 제1 NAND 회로(201)를 포함한다. 상기 제1 NAND 회로(201)는 상기 제1 출력(CLK) 제어 회로(115)로부터의 출력 제어 신호(OE0Z)와 인버터(202)를 거쳐 입력된 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하고 상기 출력 제어 신호(OE0Z)가 로우 레벨일 때 상기 제1 출력용 내부 클록 신호(CLKOUT1)와 관계 없이 하이 레벨의 신호를 출력한다. 또한 상기 제1 NAND 회로(201)는 상기 출력 제어 신호(OE0Z)가 하이 레벨인 경우 상기 제1 출력용 내부 클록 신호(CLKOUT1)와 거의 동일한 레벨의 신호를 출력한다.
제2 NAND 회로(203)는 상기 제1 NAND 회로(201)의 출력 신호와 상기 인버터(202)를 거쳐 입력된 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하고 상기 출력 제어 신호(OE0Z)가 로우 레벨인 경우[즉, 상기 제1 NAND 회로(201)로부터의 출력 신호가 하이 레벨인 경우] 상기 제1 출력용 내부 클록 신호(CLKOUT1)와 거의 동일한 레벨의 신호를 출력한다. 또한 상기 제2 NAND 회로(203)는 상기 제1 NAND 회로(201)가 상기 제1 출력용 내부 클록 신호(CLKOUT1)와 거의 동일한 레벨의 출력 신호를 제공하는 경우 항상 하이 레벨의 신호를 출력한다.
2개의 NAND 회로(204a, 204b)를 포함한 제11 플립플롭 회로(204)는 상기 제1 NAND 회로(201)의 출력 신호를 수신하는 리셋 입력단[상기 NAND 회로(204a)의 입력단], 상기 제2 NAND 회로(203)의 출력 신호를 수신하는 세트 입력단[상기 NAND 회로(204b)의 입력단] 및 리셋 출력단[상기 NAND 회로(204a)의 출력단]을 가지고 있다. 상기 제11 플립플롭 회로(204)는 상기 출력 제어 신호(OE0Z)가 로우 레벨인 경우 상기 리셋 출력단으로부터 로우 레벨의 신호를 출력한다. 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 출력 제어 신호(OE0Z)가 모두 상승하는 경우 상기 제1 NAND 회로(201)의 출력은 하강한다. 결국 제11 플립플롭 회로(204)는 반전되고 하이 레벨의 신호가 상기 리셋 출력단으로부터 출력된다. 상기 출력 제어 신호(OE0Z)와 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 하강하면 상기 리셋 출력단으로부터의 출력 신호는 로우 레벨로 반전된다.
제3 NAND 회로(205)는 상기 제11 플립플롭 회로(204)의 리셋 출력단으로부터 의 출력 신호와 상기 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하고 상기 제11 플립플롭 회로(204)의 출력 신호가 로우 레벨인 경우[즉, 상기 출력 제어 신호(OE0Z)가 로우 레벨인 경우]상기 제1 출력용 내부 클록 신호(CLKOUT1)에 관계 없이 하이 레벨 신호를 출력한다. 상기 제11 플립플롭 회로(204)로부터의 출력 신호가 하이 레벨인 경우 상기 제3 NAND 회로(205)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 반전된 신호를 출력한다.
제4 NAND 회로(206)는 상기 제2 출력(CLK) 제어 회로(125)로부터의 출력 제어 신호(OE0Z)와 인버터(207)를 거쳐 입력된 상기 제2 출력용 내부 클록 신호(CLKOUT2)를 수신하고 상기 출력 제어 신호(OE0Z)가 로우 레벨인 경우 상기 제2 출력용 내부 클록 신호(CLKOUT2)에 관계 없이 하이 레벨의 신호를 출력한다. 상기 출력 제어 신호(OE18Z)가 하이 레벨인 경우 상기 제4 NAND 회로(206)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 동일한 위상을 갖는 신호를 출력한다.
제5 NAND 회로(208)는 상기 제4 NAND 회로(206)로부터의 출력 신호와 상기 인버터(207)를 거쳐 입력된 상기 제2 출력용 내부 클록 신호(CLKOUT2)를 수신하고, 상기 출력 제어 신호(OE18Z)가 로우 레벨인 경우[즉, 상기 제4 NAND 회로(206)의 출력 신호가 하이 레벨인 경우] 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 동일한 위상을 갖는 신호를 출력한다. 상기 제5 NAND 회로(208)가 상기 제4 NAND 회로(206)로부터 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 동일한 위상을 갖는 신호를 수신한 경우, 상기 제5 NAND 회로(208)는 하이 레벨의 신호를 출력한다.
제12 플립플롭 회로(209)는 2개의 NAND 회로(209a, 209b)를 포함하고 있으 며, 상기 제4 NAND 회로(206)의 출력 신호를 수신하는 리셋 입력단[상기 NAND 회로(209a)의 입력단], 상기 제5 NAND 회로(208)의 출력 신호를 수신하는 세트 입력단[상기 NAND 회로(209b)의 입력단] 및 리셋 출력단[상기 NAND 회로(209a)의 출력단]을 가지고 있다. 따라서 상기 제12 플립플롭 회로(209)는 상기 출력 제어 신호(OE18Z)가 로우 레벨인 경우 상기 리셋 출력단으로부터 로우 레벨 신호를 출력한다. 상기 제1 출력용 내부 클록 신호와 상기 출력 제어 신호(OE18Z)가 모두 상승한 경우 상기 제4 NAND 회로(206)의 출력 신호는 하강한다. 결국 상기 제12 플립플롭 회로(209)의 출력 신호는 반전되고 하이 레벨 신호가 상기 리셋 출력단으로부터 출력된다. 상기 출력 제어 신호(OE18Z)와 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 하강한 경우 상기 리셋 출력단에 의해 출력된 하이 레벨 신호는 로우 레벨로 반전된다.
제6 NAND 회로(210)는 상기 제12 플립플롭 회로(209)의 리셋 출력단으로부터의 출력 신호와 상기 제2 출력용 내부 클록 신호(CLKOUT2)를 수신하고 상기 제12 플립플롭 회로(209)의 출력 신호가 로우 레벨일 때[즉, 상기 출력 제어 신호(OE18Z)가 로우 레벨인 경우] 상기 제2 출력용 내부 클록 신호(CLKOUT2)에 관계 없이 하이 레벨 신호를 출력한다. 상기 제12 플립플롭 회로(209)로부터의 출력 신호가 하이 레벨인 경우 상기 제6 NAND 회로(210)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 반전된 신호를 출력한다.
제7 NAND 회로(211)는 상기 제3 및 제6 NAND 회로(205, 210)의 출력 제어 신호를 수신한다. 상기 제6 NAND 회로(210)로부터 출력된 신호가 하이 레벨인 경우[ 즉, 상기 제2 출력 제어 회로(120)의 동작이 정지되어 상기 출력 제어 신호(OE18Z)가 로우 레벨이 될 때] 상기 제7 NAND 회로(211)는 상기 출력 제어 신호(OE0Z)의 상승에 따라서 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 반전된 신호를 상기 제3 NAND 회로(205)로부터 인버터(212)에 제공한다.
하이 레벨 신호가 상기 제3 NAND 회로(205)로부터 출력될 때[즉, 상기 제1 출력 제어 회로(110)의 비활성화가 상기 출력 제어 신호(OE0Z)를 로우 레벨로 만들 때] 상기 제7 NAND 회로(211)는 상기 출력 제어 신호(OE18Z)의 상승에 따라서 상기 제6 NAND 회로(210)로부터 나온 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 반전된 신호를 상기 인버터(212)에 제공한다. 상기 인버터(212)는 상기 제7 NAND 회로(211)의 반전된 출력 신호를 상기 제1 출력 클록 신호(OUTP1X)로서 출력한다.
상기 제2 출력 제어 회로(120)의 비활성화가 상기 출력 제어 신호(OE18Z)를 로우 레벨로 만들었을 때, 상기 제1 출력 클록 신호 생성 회로(130a)는 상기 출력 신호(OE0Z)의 상승[즉, 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 상승]에 따라서 상기 반전된 제1 내부 클록 신호(CLKOUT1)를 상기 제1 출력 클록 신호(OUTP1X)로서 출력한다.
또한 상기 제1 출력 제어 회로(110)의 비활성화가 상기 출력 제어 신호(OEOZ)를 로우 레벨로 만들 때, 상기 제1 출력 클록 신호 생성 회로(130a)는 상기 출력 제어 신호(OE18Z)의 상승[즉, 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 상승]에 따라서 상기 반전된 제2 내부 클록 신호(CLKOUT2)를 상기 제1 출력 클록 신호(OUTP1X)로서 출력한다.
[제2 출력 클록 신호 생성 회로(130b)]
상기 제2 출력 클록 신호 생성 회로(130b)는 제8 NAND 회로(221)를 포함하고 있다. 상기 제8 NAND 회로(221)는 상기 제1 출력(CLK) 제어 회로(115)로부터의 출력 제어 신호(OE0Z)와 인버터(222)를 거쳐 상기 제2 출력용 내부 클록 신호(CLKOUT2)를 수신하고 상기 출력 제어 신호(OE0Z)가 로우 레벨인 경우 상기 제2 출력용 내부 클록 시호(CLKOUT2)에 관계 없이 하이 레벨의 신호를 출력한다. 또한 제8 NAND 회로(221)는 상기 출력 제어 신호(OE0Z)가 하이 레벨인 경우 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 거의 동일한 신호를 출력한다.
제9 NAND 회로(223)는 상기 제8 NAND 회로(221)의 출력 신호와 상기 제2 출력용 내부 클록 신호(CLKOUT2)를 수신하고 상기 출력 제어 신호(OE0Z)가 로우 레벨인 경우[즉, 상기 제8 NAND 회로(221)로부터의 출력 신호가 하이 레벨인 경우] 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 거의 동일한 신호를 출력한다. 또한 상기 제9 NAND 회로(223)는 상기 제8 NAND 회로(221)가 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 거의 동일한 레벨의 신호를 제공할 때 항상 하이 레벨의 신호를 출력한다.
2개의 NAND 회로(224a, 224b)를 포함한 제13 플립플롭 회로(224)는 상기 제8 NAND 회로(221)의 출력 신호를 수신하는 리셋 입력단[상기 NAND 회로(224a)의 입력단], 상기 제9 NAND 회로(223)의 출력 신호를 수신하는 세트 입력단[상기 NAND 회로(224b)의 입력단] 및 리셋 출력단[상기 NAND 회로(224a)의 출력단]을 가지고 있다. 상기 제13 플립플롭 회로(224)는 상기 출력 제어 신호(OE0Z)가 로우 레벨인 경 우 상기 리셋 출력단으로부터 로우 레벨의 신호를 출력한다. 상기 출력 제어 신호(OE0Z)가 상승하고 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 하강하는 경우 상기 제8 NAND 회로(221)의 출력 신호는 하강한다. 결국 상기 제13 플립플롭 회로(224)가 반전되고 하이 레벨의 신호가 상기 리셋 출력단으로부터 출력된다. 상기 출력 제어 신호(OE0Z)가 하강하고 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 상승하는 경우 상기 리셋 출력단으로부터의 출력 신호는 로우 레벨로 반전된다.
제10 NAND 회로(225)는 상기 제13 플립플롭 회로(224)의 출력 신호와 상기 제2 출력용 내부 클록 신호(CLKOUT2)를 수신하고 상기 제13 플립플롭 회로(224)의 출력 신호가 로우 레벨인 경우[즉, 상기 출력 제어 신호(OE0Z)가 로우 레벨인 경우] 상기 제2 출력용 내부 클록 신호(CLKOUT2)에 관계 없이 항상 하이 레벨 신호를 출력한다. 상기 제13 플립플롭 회로(224)로부터의 출력 신호가 하이 레벨인 경우 상기 제10 NAND 회로(225)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 반전된 신호를 출력한다.
제11 NAND 회로(226)는 상기 제2 출력(CLK) 제어 회로(125)로부터의 출력 제어 신호(EO18Z)와 인버터(227)를 거쳐서 입력된 상기 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하고 상기 출력 제어 신호(OE18Z)가 로우 레벨인 경우 상기 제1 출력용 내부 클록 신호(CLKOUT1)에 관계 없이 하이 레벨 신호를 출력한다. 상기 출력 제어 신호(OE18Z)가 하이 레벨인 경우 상기 제11 NAND 회로(226)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)과 거의 동일한 위상을 갖는 신호를 출력한다.
제12 NAND 회로(228)는 상기 제11 NAND 회로(226)로부터의 출력 신호와 상기 인버터(227)를 거쳐 입력된 상기 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하고 상기 출력 제어 신호(OE18Z)가 로우 레벨인 경우 상기 제1 출력용 내부 클록 신호(CLKOUT1)와 동일한 위상을 갖는 신호를 출력한다. 상기 제12 NAND 회로(228)가 상기 제11 NAND 회로(226)로부터 상기 제1 출력용 내부 클록 신호(CLKOUT1)와 동일한 위상을 갖는 신호를 수신하였을 때 상기 제12 NAND 회로(228)는 하이 레벨의 신호를 출력한다.
제14 플립플롭 회로(229)는 2개의 NAND 회로(229a, 229b)를 포함하고 있으며, 상기 제11 NAND 회로(226)의 출력 신호를 수신하는 리셋 입력단[상기 NAND 회로(229a)의 입력단], 상기 제12 NAND 회로(228)의 출력 신호를 수신하는 세트 입력단[상기 NAND 회로(229b)의 입력단] 및 리셋 출력단[상기 NAND 회로(229a)의 출력단]을 가지고 있다. 상기 제14 플립플롭 회로(229)는 상기 출력 제어 신호(OE18Z)가 로우 레벨인 경우 상기 리셋 출력단으로부터 로우 레벨의 신호를 출력한다. 상기 출력 제어 신호(OE18Z)가 상승하고 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 하강하는 경우 상기 제11 NAND 회로(226)의 출력 신호는 하강한다. 결국 상기 제14 플립플롭 회로(229)의 출력 신호는 반전되고 상기 리셋 출력단으로부터 하이 레벨의 신호가 출력된다. 상기 출력 제어 신호(OE18Z)와 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 하강하면 상기 리셋 출력단의 출력 신호는 로우 레벨로 반전된다.
제13 NAND 회로(230)는 상기 제14 플립플롭 회로(229)의 리셋 출력단으로부터의 출력 신호와 상기 제1 출력용 내부 클록 신호(CLKOUT1)를 수신하고 상기 제14 플립플롭 회로(229)의 출력 신호가 로우 레벨인 경우[상기 출력 제어 신호(OE18Z) 가 로우 레벨인 경우] 상기 제1 출력용 내부 클록 신호(CLKOUT1)에 관계 없이 하이 레벨의 신호를 출력한다. 상기 제14 플립플롭 회로(229)로부터의 출력 신호가 하이 레벨인 경우 상기 제13 NAND 회로(230)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 반전된 신호를 출력한다.
제14 NAND 회로(231)는 제10과 제13 NAND 회로(225, 230)의 출력 제어 신호를 수신한다. 상기 출력 제어 신호(OE0Z)가 상승하고 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 하강할 때 상기 제13 NAND 회로(230)로부터 출력된 신호가 하이 레벨이 되면, 상기 제14 NAND 회로(231)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)와 거의 동일한 레벨의 신호를 인버터(232)에 제공한다.
상기 출력 제어 신호(OE18Z)가 하이 레벨이 되고 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 하강할 때 상기 제10 NAND 회로(225)의 출력이 하이 레벨이 되면 상기 제10 NAND 회로(225)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)와 거의 동일한 레벨을 갖는 신호를 상기 인버터(232)에 제공한다. 상기 인버터(232)는 상기 제13 NAND 회로(231)의 반전된 출력 신호를 상기 제2 출력 클록 신호(OUTP1X)로서 출력한다.
상기 제2 출력 제어 회로(120)를 비활성시킴으로써 상기 출력 제어 신호(OE18Z)가 로우 레벨이 될 때, 상기 제2 출력 클록 신호 생성 회로(130b)는 상기 출력 제어 신호(OE0Z)의 상승과 상기 제2 출력용 내부 클록 신호(CLKOUT2)의 하강에 따라서 상기 반전된 제2 내부 클록 신호(CLKOUT2)를 상기 제2 출력 클록 신호(OUTP2X)로 출력한다.
또한 상기 제1 출력 제어 회로(110)를 비활성화시킴으로써 상기 출력 제어 신호(OE0Z)가 로우 레벨이 될 때, 상기 제2 출력 클록 신호 생성 회로(130b)는 상기 출력 제어 신호(OE18Z)의 상승과 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 하강에 따라서 상기 반전된 제1 내부 클록 신호(CLKOUT1)를 상기 제2 출력 클록 신호(OUTP2X)로 출력한다.
[Hiz 생성 회로]
도 8은 Hiz 생성 회로(140)를 나타내는 회로도이다. 상기 Hiz 생성 회로(140)는 상기 제1 출력 제어 회로(110)로부터 상기 출력 제어 신호(OE0Z)를 수신하고 제1 Hiz 신호(HIZEZ1)를 생성하는 제1 Hiz 신호 생성부(140a)와 상기 제2 출력 제어 회로(120)로부터 상기 출력 제어 신호(OE18Z)를 수신하고 제2 Hiz 신호(HIZEZ2)를 생성하는 제2 Hiz 신호 생성부(140b)를 포함한다.
상기 제1 Hiz 신호 생성부(140a)가 하이 레벨의 출력 제어 신호(OEOZ)를 수신하는 경우, 상기 제1 Hiz 신호 생성부(140a)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 하강함에 따라서 상기 제1 출력용 내부 클록 신호(CLKOUT1)로부터 1/2 사이클만큼 지연된 하이 레벨의 제1 Hiz 신호(HIZEZ1)를 출력한다. 상기 제1 Hiz 신호 생성부(140a)가 로우 레벨의 출력 제어 신호(OE0Z)를 수신한 경우, 상기 제1 Hiz 신호 생성부(140a)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)로부터 1/2 사이클만큼 지연된 로우 레벨의 제1 Hiz 신호(HIZEZ1)를 출력한다.
상기 제2 Hiz 신호 생성부(140b)가 하이 레벨의 출력 제어 신호(OE18Z)를 수신한 경우, 상기 제2 Hiz 신호 생성부(140b)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)가 하강함에 따라서 상기 제2 출력용 내부 클록 신호(CLKOUT2)로부터 1/2 사이클만큼 지연된 하이 레벨의 제2 Hiz 신호(HIZEZ2)를 출력한다. 상기 제2 Hiz 신호 생성부(140b)가 로우 레벨의 출력 제어 신호(OE0Z)를 수신한 경우, 상기 제2 Hiz 신호 생성부(140b)는 상기 제2 출력용 내부 클록 신호(CLKOUT2)로부터 1/2 사이클만큼 지연된 로우 레벨의 제2 Hiz 신호(HIZEZ2)를 출력한다.
상기 제1 Hiz 신호 생성부(140a)와 제2 Hiz 신호 생성부(140b)의 회로 구조는 동일하기 때문에 제1 신호 생성부(140a)만을 설명할 것이다. 상기 제2 Hiz 신호 생성부에서 상기 제1 Hiz 신호 생성부(140a)에 있는 대응 소자에 유사하거나 동일한 소자들은 문자 “a ”가 첨부된 동일한 참조 번호로 표시될 것이다.
[제1 Hiz 신호 생성부(140a)]
상기 제1 Hiz 신호 생성부(140a)는 각각 PMOS 트랜지스터와 NMOS 트랜지터를 갖는 제1 및 제2 전송 게이트 회로(241, 242)를 포함하고 있다.
상기 제1 전송 게이트 회로(241)에서 상기 PMOS 트랜지스터의 게이트에는 인버터(243, 244)를 거쳐서 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 입력되고, 상기 NMOS 트랜지스터의 게이트에는 상기 인버터(243)를 거쳐서 제1 출력용 내부 클록 신호(CLKOUT1)가 입력된다. 상기 제2 전송 게이트 회로(242)에서 상기 PMOS 트랜지스터의 게이트에는 상기 인버터(243)를 거쳐서 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 입력되고, 상기 NMOS 트랜지스터의 게이트에는 상기 인버터(243, 244)를 거쳐서 상기 제1 출력용 내부 클록 신호(CLKOUT1)가 입력된다. 따라서 상기 제1 및 제2 전송 게이트 회로(241, 242)는 상기 제1 출력용 내부 클록 신호(CLKOUT1)에 의하여 교대로 활성화되고 비활성화된다.
NAND 회로(245)는 상기 제1 전송 게이트 회로(241)를 통하여 상기 출력 제어 신호(OE0Z)를 수신하는 제1 입력단, 상기 인버터(246)를 통하여 상기 리셋 신호(RST)를 수신하는 제2 입력단 및 CMOS 트랜지스터(T21)의 입력단에 접속되어 있는 출력단을 가지고 있다. 상기 CMOS 트랜지스터(T21)의 출력단은 상기 제1 전송 게이트 회로(241)와 상기 NAND 회로(245)의 제1 입력단에 접속되어 있다.
상기 CMOS 트랜지스터(T21)는 서로 직렬로 연결되어 있는 PMOS 트랜지스터(T22)와 NMOS 트랜지스터(T23)에 접속되어 있다. 상기 PMOS 트랜지스터(T22)는 상기 인버터(243)를 통하여 입력된 제1 출력용 내부 클록 신호(CLKOUT1)에 따라서 활성화되고 비활성화된다. 상기 NMOS 트랜지스터(T23)는 상기 인버터(243, 244)를 통하여 입력된 제1 출력용 내부 클록 신호(CLKOUT1)에 따라서 활성화되고 비활성화된다. 따라서 상기 제1 전송 게이트(241)가 비활성화되면상기 CMOS 트랜지스터(T21)는 활성화되고, 상기 제1 전송 게이트(241)를 활성화시키면 상기 CMOS 트랜지스터(T21)는 비활성화된다.
상기 NAND 회로(245)와 상기 CMOS 트랜지스터(T21)는 래치 회로를 형성한다. 상기 NAND 회로(245)가 로우 레벨의 출력 제어 신호(OE0Z)를 수신한 경우 상기 NAND 회로(245)는 하이 레벨 신호를 출력하고 상기 CMOS 트랜지스터(T21)를 활성화시키며[이 상태에서 상기 제1 전송 게이트 회로(241)는 비활성화된다] 상기 CMOS 트랜지스터(T21)가 상기 NAND 회로(245)에 로우 레벨 신호를 제공하도록 한다. 따라서 상기 NAND 회로(245)는 하이 레벨 신호의 출력을 유지한다. 이어서 상기 NAND 회로(245)가 하이 레벨의 출력 제어 신호(OE0Z)를 수신한 경우 상기 NAND 회로(245)는 로우 레벨의 신호를 출력한다. 이 상태에서 상기 NAND 회로(245)에 로우 레벨의 출력 제어 신호(OE0Z)가 입력되었을 때 상기 NAND 회로(245)의 출력 신호는 반전되어 하이 레벨이 된다.
상기 NAND 회로(245)의 출력 신호는 상기 제2 전송 게이트 회로(242)를 통하여 인버터(247)에 입력된다. 상기 NAND 회로(248)는 상기 인버터(27)의 출력단에 접속된 제1 입력단, 상기 인버터(246)를 통하여 상기 리셋 신호(RST)를 수신하는 제2 입력단 및 상기 인버터(247)의 입력단에 접속되어 있는 출력단을 가지고 있다.
상기 인버터(247)와 상기 NAND 회로(248)는 래치 회로를 형성한다. 상기 인버터(246)가 하이 레벨 신호를 출력하고 상기 인버터(247)가 로우 레벨 신호를 출력한 경우 상기 NAND 회로(248)는 하이 레벨 신호를 출력한다. 이 상태에서 상기 NAND 회로(245)에 의해 하이 레벨 신호가 입력되면 상기 인버터(247)는 로우 레벨 신호를 출력한다. 상기 인버터(247)의 출력 신호는 NOR 회로(249) 및 인버터(50)를 통하여 상기 Hiz 신호(HIZEZ)로서 출력된다.
그러므로 상기 제1 신호 생성부(140a)에서 상기 NAND 회로(245)의 출력 신호는 하이 레벨의 출력 제어 신호(OE0Z)가 하이 레벨의 제1 출력용 내부 클록 신호(CLKOUT1)에 의해 활성화 된 상기 제1 전송 게이트 회로(241)를 통하여 상기 NAND 회로(245)에 입력될 때 하강한다. 그 다음 상기 Hiz 신호(HIZEZ)는 상기 NAND 회로(245)가 로우 레벨의 제1 출력용 내부 클록 신호(CLKOUT1)에 의해 활성화 된 상기 제2 전송 게이트 회로(242)를 통하여 상기 인버터(247)에 로우 레벨의 신호를 제공할 때 상승한다.
[출력 버퍼(150)]
도 9는 상기 출력 버퍼(150)를 나타내는 회로도이다. 상기 출력 버퍼(150)는 상기 제1 출력 클록 신호(OUTP1X)에 따라서 제1 데이터 신호(D1)를 받아들이고, 이 제1 데이터 신호(D1)를 출력한다. 그리고나서 상기 출력 버퍼(150)는 상기 제2 출력 클록 신호(OUTP2X)의 하강에따라 제2 데이터 신호(D2)를 받아들이고, 이 제2 데이터 신호(D2)를 출력한다. 상기 제1 데이터 신호(D1)와 제2 데이터 신호(D2)는 상기 제1 출력 클록 신호(OUTP1X)의 하강 횟수와 상기 제2 출력 클록 신호(OUTP2X)의 하강 횟수의 총 합이 미리 예정된 버스트 길이의 수치와 동일하게 될 때까지 상기 출력 버퍼(150)로부터 교대로 출력된다. 상기 제2 출력 클록 신호(OUTP2X)가 마지막 번의 하강 후 상승하였을 때 상기 Hiz 신호(HIZEZ)는 상기 제2 출력 클록 신호(OUTP2X)의 1/2 사이클 뒤에 하강한다.
상기 출력 버퍼(150)는 상기 Hiz 신호(HIZEZ)의 하강에 따라서 제1 및 제2 모드 제어 신호(SGHZ1, SGHZ2)를 받아들이고 상기 출력단을 하이 임피던스 상태로 설정한다.
또한 상기 출력 버퍼(150)는 버퍼 회로(150a), 제1 데이터 입력부(150b), 제2 데이터 입력부(150c), 제1 하이 임피던스 제어부(150d) 및 제2 하이 임피던스 제어부(150e)를 포함하고 있다.
[버퍼 회로(150a)]
상기 버퍼 회로(150a)는 출력 PMOS 트랜지스터(이하에서는 제1 출력 트랜지 스터라고 함)(T31)와 출력 NMOS 트랜지스터(이하에서는 제2 출력 트랜지스터하고 함)(T32)를 포함한다.
상기 제1 출력 트랜지스터(T31)의 소스(source)는 고전위의 전원에 접속되고 상기 출력 트랜지스터(T31)의 드레인(drain)은 상기 제2 출력 트랜지스터(T32)에 접속된다. 상기 제2 출력 트랜지스터(T32)의 소스는 접지된다. 상기 제1 출력 트랜지스터(T31)와 제2 출력 트랜지스터(T32) 사이에 있는 노드(node)는 출력단의 역할을 하는 출력 패드(pad)(OP)에 접속된다.
상기 제1 출력 트랜지스터(T31)의 게이트는 래치 회로(251)와 인버터(252)를 거쳐 상기 제1 데이터 입력부(150b)로부터 상부 아암(arm) 데이터를 수신한다. 상기 제2 출력 트랜지스터(T32)의 게이트는 래치 회로(253)와 인버터(254)를 거쳐 상기 제2 데이터 입력부(150c)로부터 하부 아암(arm) 데이터를 수신한다. 따라서 상기 상부 아암 신호와 하부 아암 신호가 모두 로우 레벨일 때 상기 제1 출력 트랜지스터(T31)는 활성화되고 상기 제2 출력 트랜지스터(T32)는 비활성화된다. 이로 인하여 상기 출력 패드(OP)로부터 하이 레벨의 데이터 신호(D)가 출력된다. 상기 상부 아암 신호와 하부 아암 신호가 모두 하이 레벨인 경우 상기 제1 출력 트랜지스터(T31)는 비활성화되고 상기 제2 출력 트랜지스터(T32)는 활성화된다. 이로 인하여 상기 출력 패드(OP)로부터 로우 레벨 데이터(D)가 출력된다. 또한 상기 상부 아암 신호가 하이 레벨이고 상기 하부 아암 신호가 로우 레벨일 경우 상기 제1 및 제2 출력 트랜지스터(T31, T32)는 모두 비활성화된다. 이로 인하여 상기 출력 패드(OP)는 하이 임피던스 상태로 설정된다.
[제1 데이터 입력부(150b)]
상기 제1 데이터 입력부(150b)는 제1 상부 전송 게이트 회로(256)와 제2 상부 전송 게이트 회로(257)를 포함한다.
상기 제1 상부 전송 게이트 회로(256)에서는 상기 제1 출력 클록 신호(OUTP1X)가 인버터(258, 259)를 거쳐서 상기 PMOS 트랜지스터의 게이트에 입력되고 상기 제1 출력 클록 신호(OUTP1X)가 상기 인버터(258)를 거쳐서 상기 NMOS 트랜지스터의 게이트에 입력된다.상기 제1 상부 전송 게이트 회로(256)의 입력단은 인버터(260)를 거쳐서 상기 출력 버퍼(150)의 제1 데이터 입력단(IN1)에 접속되어 있다. 상기 제1 상부 전송 게이트 회로(256)는 상기 인버터(260)를 거쳐서 상기 제1 데이터 신호(D1)을 수신하고 상기 반전된 제1 데이터 신호(D1)를 상기 상부 아암 데이터 신호로서 상기 래치 회로(251)에 제공한다.
상기 제2 상부 전송 게이트 회로(257)에서 상기 제2 출력 클록 신호(OUTP2X)는 인버터(261, 262)를 거쳐서 상기 PMOS 트랜지스터의 게이트에 입력되고 상기 제2 출력 클록 신호(OUTP2X)는 상기 인버터(261)를 거쳐서 상기 NMOS 트랜지스터의 게이트에 입력된다. 상기 제2 상부 전송 게이트 회로(257)의 입력단은 인버터(263)를 거쳐서 상기 출력 버퍼(150)의 제2 데이터 입력단에 접속되어 있다. 상기 제2 상부 전송 게이트 회로(257)는 상기 인버터(263)를 거쳐서 상기 제2 데이터 신호(D2)를 수신하고 상기 반전된 제2 데이터 신호(D2)를 상기 상부 아암 데이터 신호로 상기 래치 회로(251)에 제공한다.
[제2 데이터 입력부]
상기 제2 데이터 입력부(150c)는 제1 하부 전송 게이트 회로(266)와 제2 하부 전송 게이트 회로(267)를 포함한다.
상기 제1 하부 전송 게이트 회로(266)에서 상기 제1 출력 클록 신호(OUTP1X)가 인버터(268, 269)를 거쳐서 상기 PMOS 트랜지스터의 게이트에 입력되고 상기 제1 출력 클록 신호(OUYP1X)가 상기 인버터(268)를 거쳐서 상기 NMOS 트랜지스터의 게이트에 입력된다. 상기 제1 하부 전송 게이트 회로(266)의 입력단은 인버터(270)를 거쳐서 상기 제1 데이터 신호(D1)를 수신하고 상기 반전된 제1 데이터 신호(D1)를 하부 아암 데이터 신호로서 상기 래치 회로(253)에 제공한다.
상기 제2 하부 전송 게이트 회로(267)에서 상기 제2 출력 클록 신호(OUTP2X)가 인버터(271, 272)를 거쳐서 상기 PMOS 트랜지스터의 게이트에 입력되고 상기 제2 출력 클록 신호(OUTP2X)가 상기 인버터(271)를 거쳐서 상기 NMOS 트랜지스터의 게이트에 입력된다. 상기 제2 하부 전송 게이트 회로(267)의 입력단은 인버터(273)를 거쳐서 상기 제2 데이터 신호(D2)를 수신하고 상기 반전된 제2 데이터 신호(D2)를 상기 하부 아암 데이터 신호로서 상기 래치 회로(253)에 제공한다.
[제1 하이 임피던스 제어부(150d)]
상기 제1 하이 임피던스 제어부(150d)는 제1 제어용 전송 게이트 회로(275)를 포함하고 있다. 상기 제1 제어용 전송 게이트 회로(275)에서 상기 Hiz 신호(HIZEZ)는 인버터(276, 277)를 거쳐서 상기 PMOS 트랜지스터의 게이트에 입력되고 상기 Hiz 신호(HIZEZ)는 상기 인버터(277)를 거쳐서 상기 NMOS 트랜지스터의 게이트에 입력된다.
상기 제1 전송 게이트 회로(275)의 입력단은 인버터(278)를 거쳐서 NAND 회로(279) 회로의 출력단에 접속되어 있다. 상기 NAND 회로(279)는 시험 데이터 입력단으로서의 역할을 하는 것으로서 제1 모드 제어 신호(SGHZ1)를 수신하는 제1 모드 입력단과 제2 모드 제어 신호(SGHZ2)를 수신하는 제2 모드 입력단을 가지고 있다. 상기 제1 및 제2 모드 제어 신호(SGHZ1, SGHZ2)는 상기 DRAM 제어기로부터의 명령에 따라서 설정된다.
상기 제1 및 제2 모드 제어 신호(SGHZ1, SGHZ2)는 모두 판독 동작을 수행할 때와 같은 통상 모드 하에서 로우 레벨로 설정된다. 통상 모드에서 상기 NAND 회로(279)는 로우 레벨 신호를 출력한다. 따라서 상기 전송 게이트 회로(276)가 로우 레벨 Hiz 신호(HIZEZ)에 의하여 활성화되는 한, 상기 제1 하이 임피던스 제어부(150d)는 하이 레벨 신호를 상기 상부 아암 데이터 신호로서 상기 래치 회로(251)에 제공한다. 이로 인하여 상기 트랜지스터(T31)는 비활성화된다.
시험 모드에서 상기 제1 모드 제어 신호(SGHZ1)는 로우 레벨로 설정되고 상기 NAND 회로(279)는 상기 제2 모드 제어 신호(SGHZ2)를 시험 신호로서 출력한다. 또한 상기 시험 모드에서 상기 NAND 회로(279)는 상기 반전된 제2 모드 제어 신호(SGHZ2)를 출력한다. 따라서 상기 전송 게이트 회로(276)가 활성화되는 한, 상기 제1 하이 임피던스 제어부(150d)는 상기 상부 아암 데이터 신호를 상기 래치 회로(251)에 제공한다. 이로 인하여 상기 제1 출력 트랜지스터(T31)는 상기 제2 모드 제어 신호(SGHZ2)와 동기되어 활성화되고 비활성화된다.
[제2 하이 임피던스 제어부(150e)]
상기 제2 하이 임피던스 제어부(150e)는 제2 제어용 전송 게이트 회로(280)를 포함한다. 상기 제2 제어용 전송 게이트 회로(280)에서 상기 Hiz 신호(HIZEZ)가 인버터(281, 282)를 거쳐서 상기 PMOS 트랜지스터의 게이트에 입력되고 상기 Hiz 신호(HIZEZ)가 상기 인버터(281)를 거쳐서 상기 NMOS 트랜지스터의 게이트에 입력된다.
상기 제2 전송 게이트 회로(280)의 입력단은 인버터(283)를 거쳐서 NOR 회로(284)의 출력단과 접속되어 있다. 상기 NOR 회로(284)는 시험 데이터 입력 회로의 역할을 하는 것으로서 상기 제1 모드 제어 신호(SGHZ1)을 수신하는 제1 입력단과 인버터(285)를 거쳐서 상기 제2 모드 제어 신호(SGHZ2)를 수신하는 제2 입력단을 가지고 있다.
통상 모드에서 상기 NOR 회로(284)는 하이 레벨 신호를 출력한다. 따라서 상기 제2 하이 임피던스 제어부(150e)는 상기 전송 게이트 회로(280)가 활성화되는 한 하이 레벨 신호를 상기 상부 아암 데이터 신호로서 상기 래치 회로(253)에 제공한다. 이로 인하여 상기 제2 출력 트랜지스터(T32)는 비활성화된다.
시험 모드에서 상기 NOR 회로(284)는 상기 반전된 제2 모드 제어 신호(SGHZ2)를 출력한다. 따라서 상기 제2 하이 임피던스 제어부(150e)는 상기 전송 게이트 회로(280)가 활성화되는 한 상기 하부 아암 데이터 신호를 상기 래치 회로(251)에 제공한다. 이로 인하여 상기 제2 출력 트랜지스터(T32)는 상기 제2 모드 제어 신호(SGHZ2)와 동기되어 활성화되고 비활성화된다.
출력 버퍼(150)에서 상기 제1 모드 제어 신호(SGH1)는 상기 전송 게이트 회 로(280)가 로우 레벨 Hiz 신호(HIZEZ)에 의하여 활성화될 때 로우 레벨로 설정되고 상기 제2 모드 제어 신호(SGHZ2)가 시험 데이터 신호로서 상기 제1 및 제2 하이 임피던스 제어부(150d, 150e)에 입력된다. 상기 시험 데이터 신호는 상기 출력 트랜지스터(T31, T32)를 활성화 및 비활성화시키고 상기 출력 버퍼(150)를 테스트한다.
상기 동기식 DRAM 데이터 출력 회로(100)의 특징을 지금부터 설명할 것이다. 이해를 돕기 위해서 이 특징들을 상기 제1 출력 제어 회로(110)에 따라서 설명할 것이다.
(1) 도 10을 참고로 하면 상기 출력(CLK) 생성 회로(130)가 상기 출력 제어 신호(OEOZ)에 따라서 제1 출력(CLK) 신호(OUTP1X)를 생성하는 데, 상기 출력 제어 신호(OEOZ)는 0°에 해당하는 판독 명령(REDOZ)에 따라서 생성된 것이다. 또한 상기 출력(CLK) 생성 회로(130)는 상기 출력 제어 신호(OE18Z)에 따라서 상기 제2 출력 클록 신호(OUTP2X)를 생성하는데, 상기 출력 제어 신호(OE18Z)는 180°에 해당하는 판독 명령(RED180Z)에 따라서 생성된 것이다.
상기 출력(CLK) 생성 회로(130)는 상기 출력 제어 신호(OEOZ, OE18Z) 중 어느 신호가 먼저 입력되는 가에 관계 없이 항상 상기 제2 출력 클록 신호(OUTP2X) 보다 1/2 사이클 전에 상기 제1 출력 클록 신호(OUTP1X)를 출력한다.
상기 출력 버퍼(150)는 상기 제1 데이터 신호(D1)가 로우 레벨의 제1 출력 클록 신호(OUTP1X)에 따라서 출력되고 난 후, 로우 레벨의 제2 클록 신호(OUTP2X)에 따라서 상기 제2 데이터 신호(D2)를 출력한다. 따라서 상기 제1 데이터 신호(D1)는 항상 상기 제2 데이터 신호(D2) 전에 출력된다. 상기 제1 및 제2 데이터 신호(D1, D2)는 상기 버스트 길이에 해당하는 수만큼 교대로 출력된다.
(2) 상기 Hiz 생성 회로(140)는 상기 출력 제어 신호(OE0Z 또는 OE18Z)를 수신하고 상기 출력 제어 신호가 무효로되는 경우 로우 레벨의 Hiz 신호(HIZEZ)를 출력한다.
상기 출력 버퍼(150)의 제1 및 제2 하이 임피던스 제어부(150d, 150e)는 로우 레벨 Hiz 신호(HIZEZ)에 따라서 상기 버퍼 회로(150a)의 제1 및 제2 출력 트랜지스터(T31, T32)를 비활성화시키고 상기 버퍼 회로(150a)의 출력을 하이 임피던스 상태로 설정한다. 즉, 상기 출력 버퍼(150)의 출력은 상기 판독 데이터(D)를 판독한 후 곧바로 하이 임피던스 상태로 설정된다. 따라서 상기 버퍼 회로(150a)의 래치 회로(251, 253)는 마지막으로 출력된 판독 데이터(D)를 계속해서 유지하는 것은 아니다.
(3) 통상 모드에서 상기 제1 및 제2 하이 임피던스 제어부(150d, 150e)의 NAND 회로(279)와 상기 NOR 회로(284)는 로우 레벨을 갖는 제1 및 제2 모드 제어 신호(SGHZ1, SGHZ2)를 수신하고 상기 판독 데이터(D)가 상기 출력 버퍼로부터 출력되고 난 후 곧바로 상기 출력 버퍼(150)의 출력을 하이 임피던스 상태로 설정한다.
시험 모드에서 상기 전송 게이트 회로(280)가 로우 레벨 Hiz 신호(HIZEZ)에 의해 활성화된 경우 상기 출력 트랜지스터(T31, T32)가 시험 데이터로서 상기 제2 모드 제어 신호(SGHZ2)를 사용함으로써 활성화 및 비활성화된다. 이로 인하여 상기 출력 버퍼(150)의 테스트가 용이해진다.
(4) 상기 버스트 파형 변경 회로(115c)는 버스트 길이가 1일 때 상기 내부 클록의 1/2 사이클만큼 하이 레벨 출력 제어 신호(OEOZ)의 하강을 지연시키는데, 이 출력 제어 신호(OEOZ)는 상기 출력 제어 신호 생성 회로(115b)로부터 출력되는 것이다. 즉, 상기 제1 출력(CLK) 제어 회로(115)는 상기 내부 클록(CLKIN1, CLKIN2, CLKOUT1, CLKOUT2)의 1/2 사이클만큼 더 오래 하이 레벨로 유지되는 출력 제어 신호(OEOZ)를 생성한다. 따라서 상기 데이터 출력 회로(100)는 버스트 길이가 1인 데이터를 판독할 수 있다.
(5) 상기 모드 설정 회로(115a)는 상기 제1 내지 제3 레이트 신호(LAT1Z, LAT2Z, LAT3Z) 중에서 1개의 신호를 선택하는데, 이 선택된 신호는 상기 제1 내지 제3 모드 신호(MDL1Z, MDL2Z, MDL3Z)에 따라서 상기 판독 명령이 들어온 때로부터 8, 10 또는 12 펄스의 상기 외부 클록 신호(CLK)를 카운팅하고 난 이후에 상기 판독 데이터(D)를 출력하도록 설정된다. 따라서 상기 판독 데이터의 출력 타이밍은 3 타이밍으로부터 선택된다.
상기 제1 내지 제3 레이트 신호(LAT1Z, LAT2Z, LAT3Z)는 상기 제1 레이턴시 카운터(114)의 제1 내지 제3 카운터부(80, 80a, 80b)가 미리 정해진 수의 상기 제1 출력용 내부 클록 신호(CLKOUT1) 펄스를 카운트하였을 때 생성된다.
상기 제1 내지 제3 레이트 신호(LAT1Z, LAT2Z, LAT3Z)는 상기 판독 데이터(D)의 출력 타이밍에 앞서 생성된다. 상기 제1 출력용 내부 클록 신호(CLKOUT1)의 위상이 상기 제1 입력용 내부 클록 신호(CLKIN1)보다 앞서기 때문에 상기 판독 명령이 들어오는 제1 입력용 내부 클록 신호(CLKIN1)에 대응되는 제1 출력용 내부 클록 신호(CLKOUT1)를 카운트할 수 없다. 따라서 상기 제1 레이턴시 카운터(114)는 상기 제1 내지 제3 레이트 신호(LAT1Z, LAT2Z, LAT3Z)가 상기 판독 데이터(D)의 출력 타이밍 이전에 상승되도록 상기 제1 출력용 내부 클록 신호의 펄스 수와 상기 제1 출력(CLK) 제어 회로(115)와 상기 출력(CLK) 생성 회로(130)의 동작 지연 시간에 관한 가정을 한다.
따라서 상기 판독 데이터(D)는 상기 제1 또는 제2 출력용 내부 클록 신호(CLKOUT1, CLKOUT2)에 따라 상기 제1 및 제2 입력용 내부 클록 신호(CLKIN1, CLKIN2)에 의해 상기 판독 명령 및 주소가 들어온 후 소정의 시간에 출력된다.
본 발명이 그의 사상과 범위를 벗어나지 않고서 그 밖의 다른 여러 특정의 형태로 구현될 수 있음은 당업자에게 분명하다. 따라서 본 발명과 실시예는 제한적인 것이 아니라 예시적인 것이고, 본 발명은 여기에 주어진 사항에 제한되는 것이 아니고 첨부된 청구항의 범위와 균등 범위 내에서 수정될 수도 있다고 생각하여야 한다.

Claims (5)

  1. 제1 입력용 내부 클록 신호에 동기하여 명령을 수신하고 상기 명령에 기반하여 제1 출력 제어 신호를 생성하는 제1 출력 제어 회로(110)와;
    상기 제1 입력용 내부 클록 신호와 상이한 위상을 갖는 제2 입력용 내부 클록 신호에 동기하여 상기 명령을 수신하고 상기 명령에 기반하여 제2 출력 제어 신호를 생성하는 제2 출력 제어 회로(120)와;
    상기 제1 및 제2 출력 제어 회로들에 접속되어, 상기 제1 출력 제어 신호 또는 상기 제2 출력 제어 신호 중 어느 하나와 제1 출력용 내부 클록 신호와 제2 출력용 내부 클록 신호를 수신하고, 제1 출력 클록 신호와 이 제1 출력 클록 신호로부터 지연된 제2 출력 클록 신호를 생성하는 출력 클록 생성 회로(130)로서, 상기 제1 및 제2 출력용 내부 클록 신호들은 상기 제1 및 제2 입력용 내부 클록 신호들보다 위상이 앞서는 것인, 상기 출력 클록 생성 회로와;
    상기 출력 클록 생성 회로에 접속되어, 제1 데이터 신호와 제2 데이터 신호를 수신하고, 상기 제1 및 제2 출력 클록 신호들에 따라서 상기 제1 및 제2 데이터 신호들을 출력하는 출력 버퍼(150)
    를 포함하는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 제1 출력 제어 회로는, 상기 출력 클록 생성 회로에 접속되어 미리 결정된 버스트 길이에 대응하는 기간에 걸쳐 상기 제1 출력 클록 신호를 유효화(validate)하기 위하여 상기 제1 출력 제어 신호를 생성하는 제1 출력 클록 제어 회로(115)를 포함하고,
    상기 제2 출력 제어 회로는, 상기 출력 클록 생성 회로에 접속되어 미리 결정된 버스트 길이에 대응하는 기간에 걸쳐 상기 제2 출력 클록 신호를 유효화하기 위하여 상기 제2 출력 제어 신호를 생성하는 제2 출력 클록 제어 회로(125)를 포함하고,
    상기 제1 출력 클록 제어 회로는, 상기 미리 결정된 버스트 길이가 1로 설정되는 경우 상기 버스트 길이 1에 대응하는 기간에 걸쳐 상기 제1 출력 클록 신호를 유효화하기 위하여 상기 제1 출력 제어 신호의 상기 파형을 변경하는 제1 버스트 파형 변경 회로(115c)를 포함하고,
    상기 제2 출력 클록 제어 회로는, 상기 미리 결정된 버스트 길이가 1로 설정되는 경우 상기 버스트 길이 1에 대응하는 기간에 걸쳐 상기 제2 출력 클록 신호를 유효화하기 위하여 상기 제2 출력 제어 신호의 상기 파형을 변경하는 제2 버스트 파형 변경 회로를 포함하는 것인 반도체 기억 장치.
  3. 제1항에 있어서, 상기 출력 버퍼는
    상기 제1 및 제2 데이터 신호들을 출력하는 버퍼 회로(150a)와;
    상기 버퍼 회로에 접속되어, 상기 제1 및 제2 데이터 신호들의 상기 출력이 종료되는 경우 상기 버퍼 회로의 출력 단자를 하이 임피던스 상태로 설정하는 하이 임피던스 제어 회로(150d, 150e)를
    포함하는 것인 반도체 기억 회로.
  4. 제3항에 있어서, 상기 하이 임피던스 제어 회로는 시험 모드시 시험 데이터 신호를 수신하고 상기 시험 데이터 신호를 상기 버퍼 회로에 제공하는 시험 데이터 입력 회로(279, 284)를 포함하는 것인 반도체 기억 장치.
  5. 입력용 내부 클록 신호와 동기하여 명령을 획득하고 상기 명령이 획득된 시점부터 예정된 시간 후에 데이터 신호의 출력 타이밍을 결정하는 출력 제어 신호를 생성하는 출력 제어 회로(110, 120)와;
    상기 입력용 내부 클록 신호의 위상보다 앞서는 출력용 내부 클록 신호에 따라서 상기 데이터 신호를 출력하기 위하여 상기 출력 제어 신호를 수신하는 출력 버퍼(150)
    를 포함하고,
    상기 출력 제어 회로는 제1 출력용 내부 클록 신호를 보상하는 동안 제2 출력용 내부 클록 신호의 사이클들을 카운트함으로써 상기 출력 제어 신호를 생성하는 레이턴시 카운터(114, 124)를 포함하고, 상기 제2 출력용 내부 클록 신호는 상기 명령이 획득된 경우 상기 입력용 내부 클록 신호에 대응하는 상기 제1 출력용 내부 클록 신호로부터 지연되는 것인,
    반도체 기억 장치.
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