KR20020057689A - 프리챠지 제어 회로를 구비한 반도체 메모리 장치 - Google Patents

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Abstract

여기에 개시되는 반도체 메모리 장치는 기입 및 독출 동작시 내부 어드레스 발생 시점이 서로 다르며, 오토 프리챠지 제어 회로를 포함한다. 오포 프리챠지 제어 회로의 클럭 지연 회로는 내부 클럭 신호에 의해 동기된 뱅크 어드레스 정보 신호, 상기 내부 클럭 신호에 의해 동기되어 기입 동작 구간 동안 발생된 기입 정보 신호, 그리고 내부 클럭 신호를 받아들인다. 지연 회로는 상기 클럭 지연 회로의 출력 신호를 소정 시간 지연시키되, 지연된 신호는 상기 클럭 지연 회로의 출력 신호와 동일한 위상을 갖는다. 뱅크 정보 래치 회로는 외부 클럭 신호에 따라 입력된 뱅크 어드레스 정보 신호와 내부 클럭 신호에 의해 동기된 기입 정보 신호를 입력으로 한다. 오토 프리챠지 정보 래치 회로는 상기 내부 클럭 신호에 의해 동기된 뱅크 어드레스 정보 신호 및 오토 프리챠지 설정 어드레스 정보 신호를 입력으로 하고 상기 내부 클럭 신호를 다른 하나의 입력으로 한다. 로직 회로는 상기 지연 회로의 출력 신호와 상기 뱅크 정보 래치 회로의 출력 신호를 입력으로 하고 상기 오토 프리챠지 정보 래치 회로의 출력 신호를 다른 하나의 입력으로 하여 오토 프리챠지 시작 신호를 발생한다.

Description

프리챠지 제어 회로를 구비한 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH A PRECHARGE CONTROL CIRCUIT}
본 발명은 반도체 메모리 장치에 관한 것으로서, 좀 더 구체적으로는 프리챠지 제어 회로를 구비한 다이나믹 랜덤 액세스 메모리 (DRAM) 장치에 관한 것이다.
외부 클럭 신호의 로우-하이 천이 및 하이-로우 천이에 데이터를 모두 입력하는 더블 데이터 레이트 (double 데이터 rate:DDR) 동기형 DRAM 장치에 있어서, 데이터 기입 동작은 데이터 기입 명령 입력 후 외부 클럭 신호의 두번째 클럭 사이클에서 이루어 진다. 즉, DRAM 장치 내부의 어드레스 경로가 기입 명령 입력 후 유효한 어드레스를 발생하기 위해서 외부 클럭 신호에 대해 2 클럭 사이클만큼 지연되어야 하는 것을 의미한다. 이는 데이터 독출 동작이 수행될 때 독출 명령이 입력되고 입력된 클럭 사이클에서 내부의 어드레스 경로가 동작하는 것과는 항상 2 클럭 사이클만큼의 차이가 발생하게 된다.
일반적으로, 데이터 독출 동작과 데이터 기입 동작시 메모리 장치 내부의 어드레스 경로의 동작 시점이 서로 다른 경우, 메모리 장치에는 CWAP (Command With Auto Precharge) 동작이 제공된다. 오토 프리챠지 (auto precharge)는 메모리 장치 내부의 기입 혹은 독출 동작이 끝난 후 외부에서 프리챠지 명령을 입력하지 않더라도 내부 신호 경로를 프리챠지하는 기능이다. 이는 멀티-뱅크 메모리 장치에서 각 뱅크 에서 개별적으로 실시될 수 있다. 특히, 오토 프리챠지 기능을 갖는 기입 동작의 경우, 입력되는 마지막 데이터가 충분히 기입된 후 내부 신호 경로가 프리챠지되어야 한다. 이는 사이클 타임 (cycle time)이 작은 경우 내부적으로 프리챠지 시점을 조절함으로써 이루어진다. 대부분의 고주파 (high frequency) 메모리 장치에서는, 프리챠지 시점을 조절하기 위해서, 기입 동작시 오토 프리챠지 시점이 1 클럭 사이클만큼 지연되며, 마지막 데이터에 대한 충분한 기입 시간이 확보된다.
이전의 기입 명령 입력에 따른 기입 동작이 끝나면, 이전 명령의 뱅크 어드레스 정보 신호는 버스트 종료 시점에서 디세이블되게 된다. 그 다음 클럭 사이클 (외부 클럭 신호를 기준으로)에서 오토 프리챠지가 진행되게 된다. 내부 프리챠지 동작이 진행되기 전에 (버스트 종료 시점 후 다음의 클럭 사이클까지) 동일한 뱅크 기입 오토 프리챠지가 입력되는 경우, 다음과 같은 문제점이 생긴다.
동일한 뱅크에 대한 기입 명령 (이후, "새로운 명령"라 칭함)가 입력되는 시점에서, 이미 이전 명령에 의해서 생성된 뱅크 어드레스 정보 신호 (도 3 참조, CBAi)가 비활성화된 상태이기 때문에, 뱅크 어드레스 정보 신호가 다시 발생하기 위해서는, 새로운 명령 입력 후 내부 신호 경로에 대한 프리챠지 동작의 시작을 막아야 한다. 만약 내부 신호 경로에 대한 프리챠지 동작의 시작을 막지 못한다면, 프리챠지 시작 신호가 발생하게 되며, 새로운 명령에 대한 기입 동작은 수행될 수 없다.
본 발명의 목적은 오토 프리챠지를 갖는 기입/독출 명령 후에 입력되는, 동일한 뱅크에 관련된, 기입/독출 명령에 대응하는 기입/독출 동작을 수행할 수 있는 반도체 메모리 장치에 관한 것이다.
도 1은 본 발명에 따른 프리챠지 제어 회로를 보여주는 블럭도; 그리고
도 2는 본 발명에 따른 프리챠지 제어 회로의 바람직한 실시예이다.
* 도면의 주요 부분에 대한 부호 설명 *
100 : 클럭 지연 회로200 : 지연 회로
300 : 뱅크 정보 래치 회로400 : 오토-프리챠지 정보 래치 회로
500 : 로직 회로
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 기입 및 독출 동작시 내부 어드레스 발생 시점이 서로 다른 반도체 메모리 장치의 오토 프리챠지 제어 회로에 있어서, 클럭 지연 회로는 내부 클럭 신호에 의해 동기된 뱅크 어드레스 정보 신호, 상기 내부 클럭 신호에 의해 동기되어 기입 동작 구간 동안 발생된 기입 정보 신호, 그리고 내부 클럭 신호를 받아들인다. 지연 회로는 상기 클럭 지연 회로의 출력 신호를 소정 시간 지연시키되, 지연된 신호는 상기 클럭 지연 회로의 출력 신호와 동일한 위상을 갖는다. 뱅크 정보 래치 회로는 외부 클럭 신호에따라 입력된 뱅크 어드레스 정보 신호와 내부 클럭 신호에 의해 동기된 기입 정보 신호를 입력으로 한다. 오토 프리챠지 정보 래치 회로는 상기 내부 클럭 신호에 의해 동기된 뱅크 어드레스 정보 신호 및 오토 프리챠지 설정 어드레스 정보 신호를 입력으로 하고 상기 내부 클럭 신호를 다른 하나의 입력으로 한다. 로직 회로는 상기 지연 회로의 출력 신호와 상기 뱅크 정보 래치 회로의 출력 신호를 입력으로 하고 상기 오토 프리챠지 정보 래치 회로의 출력 신호를 다른 하나의 입력으로 하여 오토 프리챠지 시작 신호를 발생한다.
이 실시예에 있어서, 상기 지연 회로는 상기 뱅크 정보 래치 회로에서 소요되는 지연을 포함한다.
이 실시예에 있어서, 상기 뱅크 정보 래치 회로는 상기 내부 클럭 신호에 의해 동기되고 기입 동작시 펄스로 발생되는 신호에 의해 입력되는 뱅크 어드레스 정보 신호를 래치한다.
이 실시예에 있어서, 상기 뱅크 정보 래치 회로에 래치된 뱅크 어드레스 정보 신호는 상기 내부 클럭 신호에 동기되어 기입 동작 구간 동안 발생되어 있는 기입 정보 신호에 의해 기입 동작 구간 동안 유지된다.
(작용)
이러한 장치에 의하면, 이전 명령에 의한 오토 프리챠지 동작의 수행 없이 새로운 명령에 대한 동작이 수행될 수 있다.
(실시예)
이하, 본 발명의 바람직한 실시예가 첨부 도면들에 의거하여 상세히 설명된다. 더블 데이터 레이트 동기형 DRAM 장치에서는 기입 동작의 어드레스 발생 시점이 명령 입력 후 2 클럭 사이클 뒤이므로 내부 프리챠지 시작 직전에 입력되는 동일한 뱅크에 대한 오토 프리챠지를 갖는 기입 명령에 대해서는 다른 수단이 필요하게 된다. 이를 달성하기 위해서, 본 발명의 동기형 DRAM 장치에서는 기입 동작시 입력되는 비동기 뱅크 어드레스 정보를 기입 동작시 발생되는 내부 펄스 신호를 이용하여 래치하고, 래치된 정보를 이용하여 오토 프리챠지 시작 신호를 비활성화시킨다.
도 1은 본 발명에 따른 반도체 메모리 장치의 오토 프리챠지 제어 회로를 보여주는 블럭도이고, 도 2는 도 1에 도시된 오토 프리챠지 제어 회로의 바람직한 실시예이다. 이하, 본 발명에 따른 오토 프리챠지 제어 회로가 도 1 및 도 2를 참조하여 상세히 설명된다.
먼저, 도 1을 참조하면, 오토 프리챠지 제어 회로는 클럭 지연 회로 (clock delay circuit) (100), 지연 회로 (delay circuit) (200), 뱅크 정보 래치 회로 (bank information latch circuit) (300), 오토 프리챠지 정보 래치 회로 (auto precharge information latch circuit) (400) 그리고 로직 회로 (logic circuit) (500)를 포함한다. 상기 클럭 지연 회로 (100)는 내부 클럭 신호 (PCLK)에 의해 동기된 뱅크 어드레스 정보 (bank address Inform) 신호 (CBAi)와 상기 내부 클럭 신호 (PCLK)에 의해 동기되어 기입 동작 구간 동안 발생된 기입 정보 신호 (PWR)와 상기 내부 클럭 신호 (PCLK)를 제공받는다. 상기 클럭 지연 회로 (100)는 1 클럭 지연 회로로서, 도 2에 도시된 바와 같이, 낸드 게이트 (101), 전송 게이트들(102, 103), 래치들 (104, 105) 및 인버터들 (106, 107)로 구성된다. 낸드 게이트 (101)는 뱅크 어드레스 정보 신호 (CBAi) 및 기입 정보 신호 (PWR)를 받아들인다. 상기 전송 게이트 (102)는 상기 내부 클럭 신호 (PCLK)를 받아들이는 제어 게이트 및 상기 인버터 (106)를 통해 상기 내부 클럭 신호 (PCLK)를 받아들이는 제어 게이트를 가지며, 상기 낸드 게이트 (101)와 상기 래치 (104) 사이에 연결된다. 상기 전송 게이트 (103)는 상기 내부 클럭 신호 (PCLK)를 받아들이는 제어 게이트 및 상기 인버터 (106)를 통해 상기 내부 클럭 신호 (PCLK)를 받아들이는 제어 게이트를 가지며, 상기 래치들 (104, 105) 사이에 연결된다.
다시 도 1을 참조하면, 상기 지연 회로 (200)는 상기 클럭 지연 회로 (100)의 출력 신호를 받아들이고, 상기 입력된 신호를 지연시킨다. 상기 지연 회로 (200)의 입력 신호는 그것의 출력 신호와 동일한 위상을 갖는다. 상기 지연 회로 (200)는 상기 클럭 지연 회로 (100)와 상기 로직 회로 (500) 사이에 직렬 연결된 인버터들로 구성된다. 상기 뱅크 정보 래치 회로 (300)는 외부 클럭 신호 (XCLK)에 따라 입력된 뱅크 어드레스 정보 신호 (PBAi)와 내부 클럭 신호 (PCLK)에 의해 동기된 기입 정보 신호들 (PWA, PWR)를 제공 받는다. 상기 뱅크 정보 래치 회로 (300)는, 도 2에 도시된 바와 같이, 인버터들 (301, 302, 306), 전송 게이트 (303), 래치 (304), 그리고 낸드 게이트 (305)로 구성된다.
도 1에 도시된 오토 프리챠지 정보 래치 회로 (400)는 내부 클럭 신호 (PCLK)에 의해 동기된 뱅크 어드레스 정보와 오토 프리챠지 설정 어드레스 정보 (Auto Precharge Setting Address Inform)를 입력으로 하고 내부 클럭 신호 (PCLK)를 다른 하나의 입력으로 한다. 상기 오토 프리챠지 정보 래치 회로 (400)는, 도 2에 도시된 바와 같이, 인버터들 (401, 402, 404), 노어 게이트 (403), 전달 게이트 (405), 그리고 래치 (406)로 구성된다. 도 1에 도시된 로직 회로 (500)는 지연 회로 (200)의 출력과 뱅크 정보 래치 회로의 출력을 입력으로 하고 오토 프리챠지 정보 래치 회로의 출력을 다른 하나의 입력으로 하여 오토 프리챠지 시작 신호 (PAPB)를 출력한다. 상기 로직 회로 (500)는, 도 2에 도시된 바와 같이, 노어 게이트 (501)와 낸드 게이트 (502)로 구성된다.
이 실시예에 있어서, 지연 회로 (200)는 상기 뱅크 정보 래치 회로 (300)에 소요되는 지연을 포함한다. 좀 더 구체적으로는, 클럭 지연 회로 (100)와 지연 회로 (200)를 통한 신호 경로는 오토 프리챠지를 수행하는 주 경로이며, 지연 회로 (200)는 뱅크 정보 래치 회로 (300)의 내부 지연을 포함한 지연이여야 한다. 즉, 오토 프리챠지를 제거하러 오는 경로인 뱅크 정보 래치 회로 (300)가 오토 프리챠지를 수행하는 주 경로보다 짧을 경우, 오토 프리챠지 시작 신호 (PAPB)가 잠시 액디브되었다가 디세이블되므로 이를 막아 주기 위하여 지연 회로 (200)가 보다 긴 지연을 가져야 한다.
상기 뱅크 정보 래치 회로 (300)는 내부 클럭 신호 (PCLK)에 의해 동기되고 기입 동작시 펄스로 발생되는 신호 (PWA)에 의해 입력되는 뱅크 어드레스 정보 신호 (PBAi)를 래치한다. 상기 뱅크 정보 래치 회로 (300)에 래치된 뱅크 어드레스 정보 신호는 내부 클럭 신호 (PCLK)에 동기되어 기입 동작 구간 동안 발생되어 있는 기입 정보 신호 (PWR)에 의해 기입 구간 동안 유지된다.
도 3은 본 발명에 따른 오토 프리챠지 제어 회로의 동작을 설명하기 위한 동작 타이밍도이다. 본 발명에 따른 오토 프리챠지 제어 회로의 동작이 참조 도면들에 의거하여 이하 상세히 설명된다. 새로운 명령에 의한 뱅크 어드레스 정보 신호 (CBAi)가 명령 입력 후 2 클럭 사이클 후에 발생한다할지라도, 새로운 명령 입력 시점에서의 오토 프리챠지 시작 신호 (PAPB)의 발생을 억제하기 위하여, 새로운 명령이 입력될 때 입력되는 비동기 뱅크 어드레스 정보 신호 (PBAi)을 기입 동작시 발생되는 펄스인 PWAi 신호로 메모리 장치 내부에 래치한 후 기입 동작 동안 활성화되어 있는 PWR 신호와 조합하여 새로운 명령에 의한 기입 동작 구간 동안 오토 프리챠지의 발생 (도 3의 점선)이 제거된다.
상술한 바와 같이, 더블 데이터 레이트 동기형 DRAM 장치의 기입 및 독출 동작시 내부 어드레스 발생 시점의 차이가 있는 경우 오토 프리챠지 동작이 수행되지 않는다.

Claims (4)

  1. 기입 및 독출 동작시 내부 어드레스 발생 시점이 서로 다른 반도체 메모리 장치의 오토 프리챠지 제어 회로에 있어서:
    내부 클럭 신호에 의해 동기된 뱅크 어드레스 정보 신호, 상기 내부 클럭 신호에 의해 동기되어 기입 동작 구간 동안 발생된 기입 정보 신호, 그리고 내부 클럭 신호를 받아들이는 클럭 지연 회로와;
    상기 클럭 지연 회로의 출력 신호를 소정 시간 지연시키되, 지연된 신호는 상기 클럭 지연 회로의 출력 신호와 동일한 위상을 갖는 지연 회로와;
    외부 클럭 신호에 따라 입력된 뱅크 어드레스 정보 신호와 내부 클럭 신호에 의해 동기된 기입 정보 신호를 입력으로 하는 뱅크 정보 래치 회로와;
    상기 내부 클럭 신호에 의해 동기된 뱅크 어드레스 정보 신호 및 오토 프리챠지 설정 어드레스 정보 신호를 입력으로 하고 상기 내부 클럭 신호를 다른 하나의 입력으로 하는 오토 프리챠지 정보 래치 회로 및;
    상기 지연 회로의 출력 신호와 상기 뱅크 정보 래치 회로의 출력 신호를 입력으로 하고 상기 오토 프리챠지 정보 래치 회로의 출력 신호를 다른 하나의 입력으로 하여 오토 프리챠지 시작 신호를 발생하는 로직 회로를 포함하는 것을 특징으로 하는 오토 프리챠지 제어 회로.
  2. 제 1 항에 있어서,
    상기 지연 회로는 상기 뱅크 정보 래치 회로에서 소요되는 지연을 포함하는 것을 특징으로 하는 오토 프리챠지 제어 회로.
  3. 제 1 항에 있어서,
    상기 뱅크 정보 래치 회로는 상기 내부 클럭 신호에 의해 동기되고 기입 동작시 펄스로 발생되는 신호에 의해 입력되는 뱅크 어드레스 정보 신호를 래치하는 것을 특징으로 하는 오토 프리챠지 제어 회로.
  4. 제 3 항에 있어서,
    상기 뱅크 정보 래치 회로에 래치된 뱅크 어드레스 정보 신호는 상기 내부 클럭 신호에 동기되어 기입 동작 구간 동안 발생되어 있는 기입 정보 신호에 의해 기입 동작 구간 동안 유지되는 것을 특징으로 하는 오토 프리챠지 제어 회로.
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* Cited by examiner, † Cited by third party
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KR100736397B1 (ko) * 2006-05-03 2007-07-09 삼성전자주식회사 자동 프리차지 제어회로 및 이를 구비하는 반도체 메모리장치

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* Cited by examiner, † Cited by third party
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KR100736397B1 (ko) * 2006-05-03 2007-07-09 삼성전자주식회사 자동 프리차지 제어회로 및 이를 구비하는 반도체 메모리장치

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