KR20060038581A

KR20060038581A - 반도체메모리소자

Info

Publication number: KR20060038581A
Application number: KR1020040087672A
Authority: KR
Inventors: 허황; 김태윤
Original assignee: 주식회사 하이닉스반도체
Priority date: 2004-10-30
Filing date: 2004-10-30
Publication date: 2006-05-04
Also published as: KR100600049B1

Abstract

본 발명은 메탈레이어의 수정없이 신호의 셋업/홀드타임을 조절할 수 있는 반도체메모리소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 해당 퓨즈의 연결 여부를 통해 제1 내지 제N 제어신호를 생성하는 제어신호 생성수단; 상기 제1 내지 제N 제어신호가 모두 비활성화된 경우 디폴트-제어신호를 활성화시키기 위한 디폴트-제어신호 생성수단; 및 입력신호를 상기 제1 내지 제N 제어신호 또는 상기 디폴트-제어신호에 해당하는 만큼 지연시켜 출력시키기 위한 지연량 조절수단을 구비하는 반도체메모리소자를 제공한다.

퓨즈옵션, 지연, 메탈 레이어, 수율, 셋업/홀드타임

Description

반도체메모리소자{SEMICONDUCTOR MEMORY DEVICE}

도 1은 셋업타임 및 홀드타임의 개념 설명을 위한 도면.

도 2는 일반적인 반도체메모리소자의 외부신호 입력장치를 도시한 도면.

도 3은 도 1의 어드레스-지연부의 내부회로도.

도 4는 본 발명의 일 실시예에 따른 반도체메모리소자의 외부신호 입력장치를 도시한 도면.

도 5는 제어신호 생성부의 내부 회로도.

도 6은 디폴트-제어신호 생성부의 구현소자를 도시한 도면.

도 7은 지연량 조절부의 내부 회로도.

* 도면의 주요 부분에 대한 부호의 설명

100 : 제어신호 생성부

200 : 디폴트-제어신호 생성부

300 : 지연량 조절부

본 발명은 반도체 설계 기술에 관한 것으로, 특히 메탈레이어의 수정없이 셋업/홀드타임을 조절할 수 있는 반도체메모리소자에 관한 것이다.

일반적으로 SDRAM(Synchronous Dynimic Random Access Memory)은 고속화, 저전력화라는 목표를 가지고 발전하고 있다. 특히, CPU 속도가 증가함에 따라 DRAM의 처리속도를 증가시키기 위해 DDR, DDR2 같은 방식이 사용되고 있다.

이와같이, DRAM의 처리 속도가 증가함에도 불구하고, 클럭의 라이징에 동기하여 외부로 부터 인가되는 명령신호, 어드레스 및 데이터를 인가받고, 클럭의 라이징에 동기하여 데이터를 출력하는 SDRAM의 기본 방식은 변하지 않고 있다.

예를 들어, 외부의 칩셋(ChipSet)은 CLK, /RAS, /CAS, /CS, /WE와 같은 제어신호들과 어드레스들을 클럭의 라이징을 기준으로 DRAM에 인가하면, DRAM은 내부의 버퍼를 통해 이를 내부 신호로 변환시키게 된다. 그런데, 외부의 칩셋과 DRAM의 핀 사이의 지연은 각각의 핀에 따라 다르기 때문에, 칩셋에서 제어신호들과 어드레스를 클럭에 동기시켜 DRAM에 인가한다고 하더라 DRAM의 핀에 따라 신호를 인식하거나 또는 인식하지 못하는 경우가 발생한다.

따라서, 입출력되는 신호를 클럭의 라이징에 정확하게 동기시키는 것이 아니라, 신호와 클럭의 라이징에지 사이에 시간적 여유를 준다. 이와같은 시간적 여유를 타이밍 마진이라고 하며, 이는 스펙으로 정해진다.

도 1은 셋업타임 및 홀드타임의 개념 설명을 위한 도면이다.

도면에 도시된 바와 같이, 입력신호(/rasb)가 인식되기 위해서는 클럭(clk)의 라이징에지 이전에 셋업타임(Setup time, tIS)을, 클럭의 라이징 에지 이후에 홀드타임(Hold time, tIH)을 만족해야 한다.

즉, 셋업타임은 입력을 신호로 제대로 인식하기 위해, 클럭 라이징에 대해 입력신호가 먼저 들어와야 하는 값을 정의한 것이고, 홀드 타임은 신호가 클럭 라이징 에지로 부터 지속적으로 유지되어야 하는 값을 정의한 것이다.

한편, 칩셋에서 스펙에 맞도록 CLK 및 제어신호들을 DRAM에 인가하면, DRAM은 셋업/홀드타임의 스펙에 맞도록 메탈 레이어 옵션을 통해 입력신호의 지연을 조절하여 입력받게 된다.

전술한 바와같이 DRAM의 외부 입력신호를 내부신호로 변환하는 과정을 도시한 다음 도 2을 참조하여 구체적으로 살펴보도록 한다.

도 2는 일반적인 반도체메모리소자의 외부신호 입력장치를 도시한 도면이다.

도 2를 참조하면, 반도체메모리소자의 외부신호 입력장치는 각각의 (clk, add<0：M>, rasb)외부신호를 인가받기 위한 복수의 패드(12, 14, 16)와, 패드(12, 14, 16)의 출력신호(clkd, an<0：M>, rasbd)를 내부 전원전압 레벨로 풀-스윙(full-SWing)시켜 출력하기 위한 버퍼부(22, 24, 26)와, 클럭-버퍼부(22)의 출력신호(clk2n)의 라이징 에지에 동기된 라이징에지-클럭(clkp3b)을 생성하기 위한 클럭 트리거부(32)와, 어드레스-버퍼부(24) 및 제어신호-버퍼부(26)의 출력신호를 지연시키기 위한 지연부(34, 36)와, 라이징에지-클럭(clkp3b)에 응답하여 어드레스-지연부(34)의 출력신호를 래치하여 내부-어드레스(in_add<0：M>)로 출력하기 위한 어 드레스-래치부(42)와, 라이징에지-클럭(clkp3b)에 응답하여 제어신호-지연부(36)의 출력신호(rasb2n)를 래치하여 내부-제어신호(ras4b)로 출력하기 위한 제어신호-래치부(44)를 구비한다.

다음에서는 반도체메모리소자가 외부신호를 인가받는 과정을 살펴보도록 한다.

먼저, 외부의 칩셋은 0 ∼ 0.5V로 스몰-스윙(small-SWing)하는 펄스 형태로 제어신호(rasb), 어드레스(add<0：M>), 및 클럭(clk)를 반도체메모리소자에 인가한다. 이와같이 반도체메모리소자의 패드(12, 14, 16)로 인가된 신호는 버퍼부(22, 24, 26)를 통해 전원전압이 갖는 레벨로 풀-스윙하게 된다.

이어, 클럭 트리거부(32)는 풀-스윙하는 클럭(clk2n)의 라이징 에지를 감지하여 라이징에지-클럭(clkp3b)을 생성한다.

또한, 지연부(34, 36)는 각각 어드레스-버퍼부(24) 및 제어신호-버퍼부(26)의 출력신호(add21b<0：M>, ras2b)를 지연시켜 출력시킨다. 이는 전술한 바와같이 칩셋으로 부터 DRAM 핀에 인가되기까지 각각 다른 지연을 가지므로, 칩셋에서 신호를 클럭에 앞서 인가하고 반도체메모리소자는 지연부를 통해 라이징에지-클럭(clkp3b)에 동기될 수 있도록 인가된 신호들의 지연량을 조절하는 것이다.

이어, 어드레스-래치부(42) 및 제어신호-래치부(44)는 라이징에지-클럭(clkp3b)에 응답하여 해당 어드레스-버퍼부(34) 및 제어신호-버퍼부(36)의 출력신호(add2n<0：M>, rasb2n)를 래치하여, 내부-어드레스(in_add<0：M>) 및 내부-제어신호(ras4b)로 출력한다.

도 3은 도 2의 어드레스-지연부(34)의 내부회로도로서, 각 어드레스 비트단위로 구비된다. 그리고 이들 모두는 동일한 회로소자로 구현되므로, 예시로서 어드레스 add2n<0>에 대해 살펴보도록 한다.

도 3을 참조하면, 어드레스-지연부(34)는 입력노드와 출력노드 사이에 직렬 연결된 복수의 단위지연소자(34_1, …, 34_X, …, 34_N)와, 각 단위지연소자(34_1, …, 34_X, …, 34_N)와 출력노드 사이에 연결된 복수개의 메탈옵션(mt_opt<0>, mt_opt<1>, …, mt_opt<X>, …, mt_opt<N>)을 구비한다.

따라서, 지연부의 출력신호가 라이징에지-클럭(clkp3b)에 동기되지 못하여 래치부가 신호를 인식하지 못하는 경우, 메탈옵션(mt_opt)을 통해 입력신호가 거치는 단위지연소자의 개수를 조절하여 입력신호가 갖는 지연량을 조절한다.

참고적으로, 제어신호-지연부(36)도 어드레스-지연부(34)와 동일한 회로적 구현을 갖는다.

전술한 바와같이 종래기술에 따른 반도체메모리소자는 입력신호가 클럭에 대한 셋업/홀드타임 스펙을 만족시키도록 지연량을 조절하기 위해, 메탈레이어를 형성하는 마스크를 수정하여 재생산하기 때문에, 경제적, 물리적, 시간적 손실을 갖는다.

또한, 테스트된 제품이 스펙을 미세하게 벗어난다고 할지라도, 메탈 레이어 옵션 조절을 해야하기 때문에 생산된 제품을 폐기해야 한다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 메탈레이어의 수정없이 신호의 셋업/홀드타임을 조절할 수 있는 반도체메모리소자를 제공하는데 그 목적이 있다.

상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 반도체메모리소자는 해당 퓨즈의 연결 여부를 통해 제1 내지 제N 제어신호를 생성하는 제어신호 생성수단; 상기 제1 내지 제N 제어신호가 모두 비활성화된 경우 디폴트-제어신호를 활성화시키기 위한 디폴트-제어신호 생성수단; 및 입력신호를 상기 제1 내지 제N 제어신호 또는 상기 디폴트-제어신호에 해당하는 만큼 지연시켜 출력시키기 위한 지연량 조절수단을 구비한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 반도체메모리소자의 외부신호 입력장치를 도시한 도면으로, 이를 종래기술에 따른 소자(도 2참조)에 비교하여 볼때 각 어드레스 및 제어신호를 지연시키기 위한 어드레스-지연부(400) 및 제어신호-지연부(500)만이 달라진 것을 알 수 있다. 따라서, 지연부(400, 500) 이외의 블록에 대해서는 동일한 도면부호를 사용하고, 구체적 설명은 생략하도록 한다.

또한, 어드레스-지연부(400) 및 제어신호-지연부(500)는 지연시키기 위해 인 가받는 신호만이 다르고 구현소자 및 동작은 동일하므로, 예시로서 어드레스-지연부(400)만을 살펴보도록 한다.

도 4를 참조하면, 어드레스-지연부(400)는 해당 퓨즈의 연결 여부를 통해 제1 내지 제N 제어신호(ctr<0：N>)를 생성하는 제어신호 생성부(100)와, 제1 내지 제N 제어신호(ctr<0：N>)가 모두 비활성화된 경우 디폴트-제어신호(dft_ctr)를 활성화시키기 위한 디폴트-제어신호 생성부(200)와, 입력신호(add21b<0：M>)를 제1 내지 제N 제어신호(ctr<0：N>) 또는 디폴트-제어신호(ctr<0：N>)에 해당하는 만큼 지연시켜 출력시키기 위한 지연량 조절부(300)를 구비한다.

각 블록의 회로 구현소자는 다음 도면을 참조하여 살펴보도록 한다.

도 5는 제어신호 생성부(100)의 내부 회로도로서, 제어신호 생성부는 각각의 제어신호(ctr<0：N>) 별로 구비되므로 제1 제어신호(ctr<0>)에 대해서만 살펴보도록 한다.

제어신호 생성부(120)는 전원전압(VDD)과 노드(n1) 사이에 연결된 퓨즈(122)와, 노드(n1)와 접지전압(GND) 사이에 연결된 캐패시터(C1)와, 노드(n1)에 걸린 신호를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호를 게이트 입력으로 가지며 노드(n1)와 접지전압(GND) 사이에 드레인-소스 경로를 갖는 NMOS 트랜지스터(NM1)와, 인버터(I1)의 출력신호를 반전시켜 제1 제어신호(ctr<0>)로 출력하기 위한 인버터(I2)를 구비한다.

따라서, 제어신호 생성부(120)는 퓨즈(122)가 연결되어 있으면 제어신호(ctr<0>)를 논리레벨 'H'로 비활성화시키고, 퓨즈(122)의 연결이 끊어지면 제어신 호(ctr<0>)를 논리레벨 'L'로 활성화시킨다.

도 6은 디폴트-제어신호 생성부(200)의 구현소자를 도시한 도면으로서, 디폴트-제어신호 생성부(200)는 제1 내지 제N 제어신호(ctr<0：N>)를 입력으로 갖는 부정배타논리합게이트(XNR1)를 구비한다.

이와같이 디폴트-제어신호 생성부(200)는 부정배타논리합게이트(XNR1)로 구현되었기 때문에, 제어신호(ctr<0：N>)가 적어도 하나라도 다른 논리레벨을 갖는 경우에는 디폴트-제어신호(dft_ctr)를 논리레벨 'H'로 비활성화시키고, 모든 제어신호(ctr<0：N>)가 동일한 논리레벨을 갖는 경우에는 디폴트-제어신호(dft_ctr)를 논리레벨 'L'로 활성화시킨다.

디폴트-제어신호 생성부(200)가 디폴트-제어신호(dft_ctr)를 활성화시키는 경우는 초기동작 시 퓨즈 컷팅이 이뤄지지 않아 입력신호를 디폴트 지연량만큼 지연시켜 출력시키기 위한 것으로, 모든 제어신호(ctr<0：N>)가 동일한 논리레벨을 갖는 것을 통해 이를 감지한다. 따라서, 디폴트 제어신호 생성부(200)는 퓨즈의 컷팅으로 하나의 제어신호라도 활성화되면, 디폴트-제어신호(dft_ctr)를 비활성화 시킨다.

또한, 디폴트-제어신호(dft_ctr)가 활성화된 경우 입력신호는 설계 시 예상했던 지연량을 디폴트로 갖고 출력된다.

도 7은 지연량 조절부(300)의 내부 회로도로서, 지연량 조절부(300)는 입력노드와 출력노드 사이에 직렬로 연결된 복수의 단위지연소자(310_1, …, 310_X, …, 310_N+3)와, 제1 내지 제N 제어신호(ctr<0：N>)와 디폴트-제어신호에 각각 제어 받으며 단위지연소자의 연결노드와 출력노드 사이에 연결된 복수의 스위치(SW_1, …, SW_x, …, SW_n+3)를 구비한다.

지연량 조절부(300)는 입력된 하나의 신호를 제어신호에 해당하는 지연만큼 지연시키뒤 출력시키는 것인데, 전술한 지연량 조절부(도 7참조)는 어드레스(add21b<0：M>)의 모든 비트가 지연된 과정을 표현하기 위해 비트 만큼의 지연량 조절부를 도시한 것이다.

다음에서는 어드레스-지연부(400)를 통해 입력신호(add21b<0:M>)의 지연량이 조절되는 과정을 살펴보도록 한다. 참고적으로, 어드레스 한 비트에 대해서만 고려하도록 한다.

먼저, 초기동작 시에는 제어신호 생성부(100)의 모든 퓨즈가 연결되어 있으므로, 제1 내지 제N 제어신호(ctr<0：N>)는 논리레벨 'H'를 가져 비활성화된다. 따라서, 디폴트-제어신호 생성부(200)는 모든 제어신호(ctr<0：N>)의 비활성화에 응답하여 디폴트-제어신호(dft_ctr)를 생성한다.

이어, 지연량 조절부(300) 내 디폴트-제어신호(dft_ctr)에 제어받는 스위치(SW_x)가 출력노드에 연결되므로, 입력신호(add2n<0>)는 스위치(SW_x)의 이전에 위치하는 단위지연소자(310_1, , 310_x-1)들을 거쳐 출력되게 된다. 즉, 연결된 스위치(SW_x)의 이전까지의 단위지연소자(310_1, , 310_x-1)가 갖는 지연만큼을 입력신호(add2n<0>)가 지연을 갖고 출력(in_add<0>)되게 된다.

이와같은 과정을 통해 출력된 신호(in_add<0>)의 셋업/홀드타임이 스펙을 만족시키는지 측정하여, 만족시키지 못하는 경우에는 만족시키기 위한 지연량을 측정 하여 이에 해당하는 제어신호생성부(100) 내 퓨즈를 컷팅시켜준다. 따라서, 해당 제어신호가 활성화되어 지연량조절부(300)는 이에 응답하여 입력신호(add2n<0>)를 지연시켜 출력시킨다.

참고적으로, 디폴트-제어신호(dft_ctr)의 활성화로 입력신호(in_add<0>)가 갖게되는 지연량은 설계 시 예상한 값이다.

전술한 바와같이 본 발명에 따른 지연부를 갖는 반도체메모리소자는 퓨즈를 통해 신호의 셋업/홀드타임의 조절이 가능하기 때문에, 웨이퍼 테스트에서 스펙을 벗어나는 제품을 수정할 수 있어 수율을 향상시킨다.

한편, 전술한 본 발명에서는 지연부를 어드레스, 또는 제어신호의 지연량을 조절하는 경우를 예시로서 설명하였으나, 본 발명은 이에 의해 제한받지 않고 반도체메모리소자 내 신호가 갖는 셋업/홀드타임을 조절하기 위한 부분에는 모두 적용 가능하다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

전술한 본 발명에 따른 반도체메모리소자는 퓨즈 옵션을 통해 신호의 셋업/홀드타임을 조절할 수 있기 때문에, 웨이퍼 테스트에서 스펙을 벗어난 제품을 수정 할 수 있어 수율을 향상시킨다.

Claims

해당 퓨즈의 연결 여부를 통해 제1 내지 제N 제어신호를 생성하는 제어신호 생성수단;

상기 제1 내지 제N 제어신호가 모두 비활성화된 경우 디폴트-제어신호를 활성화시키기 위한 디폴트-제어신호 생성수단; 및

입력신호를 상기 제1 내지 제N 제어신호 또는 상기 디폴트-제어신호에 해당하는 만큼 지연시켜 출력시키기 위한 지연량 조절수단

을 구비하는 반도체메모리소자.
제1항에 있어서,

상기 제어신호 생성수단은 상기 제1 내지 제N 제어신호를 생성하기 위한 N개의 제어신호 생성부를 포함하는 것을 특징으로 하는 반도체메모리소자.
제2항에 있어서,

상기 제어신호 생성부는,

전원전압과 노드 사이에 연결된 퓨즈와,

상기 노드와 접지전압 사이에 연결된 캐패시터와,

상기 노드에 걸린 신호를 반전시키기 위한 제1 인버터와,

상기 제1 인버터의 출력신호를 게이트 입력으로 가지며 상기 노드와 접지전압 사이에 드레인-소스 경로를 갖는 NMOS 트랜지스터와,

상기 제1 인버터의 출력신호를 반전시켜 상기 제1 제어신호로 출력하기 위한 제2 인버터

를 구비하는 것을 특징으로 하는 반도체메모리소자.
제3항에 있어서,

상기 디폴트-제어신호 생성수단은 상기 제1 내지 제N 제어신호를 입력으로 갖는 부정배타논리합게이트를 구비하는 것을 특징으로 하는 반도체메모리소자.
제4항에 있어서,

상기 디폴트-제어신호의 활성화 시 상기 입력신호는 설계 시 예상했던 지연량을 디폴트로 갖고 출력되는 것을 특징으로 하는 반도체메모리소자.
제5항에 있어서,

상기 지연량 조절수단은,

자신의 입력노드와 출력노드 사이에 직렬로 연결된 복수의 단위지연소자와,

상기 제1 내지 제N 제어신호와 상기 디폴트-제어신호에 각각 제어받으며 상기 단위지연소자의 연결노드와 상기 출력노드 사이에 연결된 복수의 스위치

를 구비하는 것을 특징으로 하는 반도체메모리소자.