KR100261215B1

KR100261215B1 - 클럭 버퍼 및 이를 포함하는 메모리 로직 복합 반도체장치

Info

Publication number: KR100261215B1
Application number: KR1019970035777A
Authority: KR
Inventors: 이철하
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-07-29
Filing date: 1997-07-29
Publication date: 2000-07-01
Also published as: US5969999A; JPH11191020A; KR19990012403A; JP3718059B2; TW408328B

Abstract

클럭 발생기와 적어도 2개의 지연기들 및 스위치들을 구비하는 클럭 버퍼가 개시되어있다. 클럭 발생기는 외부로부터 입력되는 클럭 신호에 응답하여 액티브될 때의 전압 레벨이 상기 클럭 신호와 상이한 다른 클럭 신호를 발생하고, 지연기들은 상기 클럭 발생기에 전기적으로 연결되고 상기 다른 클럭 신호를 각각 상이한 시간으로 지연시키며, 스위치들은 상기 지연기들의 출력단들에 각각 전기적으로 연결되고 외부로부터 입력되는 제어 신호에 응답하여 상기 지연기들의 출력을 제어한다.

Description

클럭 버퍼 및 이를 포함하는 메모리 로직 복합 반도체 장치

본 발명은 클럭 버퍼 및 이를 포함하는 메모리 로직 복합 반도체 장치에 관한 것이다.

로직 메모리 복합 반도체 장치는 반도체 장치를 이용하는 시스템의 경박단소, 고성능화, 저전력화를 달성하기 위하여 메모리, 예컨대 디램(DRAM;Dynamic Random Access Memory) 또는 에스램(SRAM;Static Random Access Memory)과 상기 메모리에 맞는 로직을 하나의 칩에 구현한 것을 말한다. 상기 로직은 상기 메모리에 데이터를 기입하거나 또는 상기 메모리로부터 데이터를 독출한다. 클럭 버퍼는 상기 데이터의 기입 및 독출을 제어하는 제어 신호들을 제어하기 위하여 상기 로직으로부터 발생하는 TTL(Transistor Trnasistor Logic) 레벨의 클럭 신호를 상기 메모리에 적합한 CMOS(Complementary Metal Oxide Semiconductor) 레벨의 클럭 신호로 전환하거나 또는 그 역으로 전환한다.

도 1은 종래의 클럭 버퍼들을 구비하는 반도체 장치의 개략적인 블록도이다. 도 1을 참조하면, 종래의 클럭 버퍼들(111,141)을 구비하는 반도체 장치(101)는 입력단 클럭 버퍼(111), 입력 버퍼(121), 출력단 클럭 버퍼(141), 출력 버퍼(131) 및 메모리(151)를 구비한다.

상기 입력단 클럭 버퍼(111)는 외부로부터 인가디는 클럭 신호(CLK)에 응답하여 내부 클럭 신호(PCLK)를 발생하고, 상기 내부 클럭 신호(PCLK)에 응답하여 상기 입력 버퍼(121)는 반도체 장치(101)외부로부터 입력되는 데이터(DI1)를 상기 메모리(151)로 전달한다. 상기 입력단 클럭 버퍼(111)는 상기 클럭 신호(CLK)를 상기 내부 클럭 신호(PCLK)로 변환하는 내부 클럭 발생기(113)와 상기 내부 클럭 신호(CLK)를 지연시키는 하나의 지연기(115)를 구비한다.

상기 출력단 클럭 버퍼(141)는 상기 클럭 신호(CLK)에 응답하여 출력 제어 클럭 신호(DQCLK)를 발생하고, 상기 출력 제어 클럭 신호(DQCLK)에 응답하여 상기 출력 버퍼(131)는 메모리(151)로부터 전송되는 데이터를 반도체 장치(101)의 외부로 전달한다. 상기 출력단 클럭 버퍼(141)는 상기 클럭 신호(CLK))를 상기 출력 제어 클럭 신호(DQCLK)로 변환하는 출력 제어 클럭 발생기(143)와 상기 출력 제어 클럭 신호(DQCLK)를 지연시키는 하나의 다른 지연기(141)를 구비한다.

이와 같이 종래의 입력단 클럭 버퍼(111)와 출력단 클럭 버퍼(141)는 각각 하나의 지연기들(115,145)을 구비하고 있다. 때문에 반도체 장치(101)의 제조 과정에서 지연기들(115,145)에 대한 공정 편차가 발생할 경우에는 이를 보상하기 위해 반도체 장치(101)의 설계시 선택 사양을 구비한다. 그래서 반도체 장치(101)의 제조가 완료된 후 테스트 과정에서 지연기들(115,145)의 공정 편차로 인하여 반도체 장치(101)가 불량이 될 경우 상기 선택 사양을 이용하여 상기 지연기들(115,145)의 마스크를 변경해줌으로써 지연기들(115,145)의 공정 편차를 감소시킨다. 이럴 경우 반도체 장치(101)의 제조 완료 시간이 지연되어 생산성을 저하시키는 결과를 초래한다.

본 발명이 이루고자하는 기술적 과제는 지연기의 불량 발생시 이를 해결하는데 소비되는 시간을 단축할 수 있는 클럭 버퍼를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는 클럭 버퍼에 구비된 지연기의 불량 발생시 이를 해결하는데 소비되는 시간을 단축할 수 있는 메모리 로직 복합 반도체 장치를 제공하는데 있다.

도 1은 종래의 클럭 버퍼들을 포함하는 반도체 장치의 개략적인 블록도.

도 2는 본 발명에 따른 클럭 버퍼들을 포함하는 메모리 로직 복합 반도체 장치의 개략적인 블록도.

도 3은 상기 도 2에 도시된 제1 내지 제6 스위치들 중 제1 스위치의 제1 실시예에 따른 회로도.

도 4는 상기 도 2에 도시된 제1 내지 제6 스위치들 중 제1 스위치의 제2 실시예에 따른 회로도.

상기 기술적 과제를 이루기 위하여 본 발명은, 외부로부터 입력되는 클럭 신호에 응답하여 액티브될 때의 전압 레벨이 상기 클럭 신호와 상이한 다른 클럭 신호를 발생하는 클럭 발생기와, 상기 클럭 발생기에 전기적으로 연결되고 상기 다른 클럭 신호를 각각 상이한 시간으로 지연시키는 적어도 2개의 지연기들, 및 상기 지연기들의 출력단들에 각각 전기적으로 연결되고 외부로부터 입력되는 제어 신호에 응답하여 상기 지연기들의 출력을 제어하는 스위치들을 구비한다.

바람직하기는, 상기 스위치들은 각각 멀티플렉서, 및 상기 제어 신호에 응답하여 상기 멀티플렉서를 제어하는 제어부를 구비한다.

상기 다른 기술적 과제를 이루기 위하여 본 발명은, 클럭 신호와 제어 신호를 발생하는 로직과 데이터를 저장하는 메모리와 상기 클럭 신호를 입력으로하고 상기 제어 신호에 응답하여 액티브될 때의 전압 레벨이 상기 클럭 신호의 전압 레벨과 상이한 내부 클럭 신호를 발생하는 입력단 클럭 버퍼 및 상기 내부 클럭 신호에 응답하여 상기 로직으로부터 전송되는 데이터를 상기 메모리로 전송하는 입력 버퍼를 구비하는 메모리 로직 복합 반도체 장치에 있어서, 상기 입력단 클럭 버퍼는 상기 클럭 신호에 응답하여 상기 내부 클럭 신호를 발생하는 내부 클럭 발생기와, 상기 내부 클럭 발생기에 전기적으로 연결되고 상기 내부 클럭 신호를 각각 상이한 시간으로 지연시키는 적어도 2개의 지연기들, 및 상기 지연기들의 출력단들에 각각 전기적으로 연결되고 상기 제어 신호에 응답하여 상기 지연기들의 출력을 제어하는 스위치들을 구비한다.

바람직하기는, 상기 스위치들은 각각 멀티플렉서 및 상기 제어 신호에 응답하여 상기 멀티플렉서를 제어하는 제어부를 구비한다.

상기 다른 기술적 과제를 이루기 위하여 본 발명은 또한, 클럭 신호와 제어 신호를 발생하는 로직과 데이터를 저장하는 메모리와 상기 클럭 신호를 입력으로하고 상기 제어 신호에 응답하여 액티브될 때의 전압 레벨이 상기 클럭 신호의 전압 레벨과 상이한 출력 제어 클럭 신호를 발생하는 출력단 클럭 버퍼 및 상기 출력 제어 클럭 신호에 응답하여 상기 메모리로부터 전송되는 데이터를 상기 로직으로 전송하는 출력 버퍼를 구비하는 메모리 로직 복합 반도체 장치에 있어서, 상기 출력단 클럭 버퍼는 상기 클럭 신호에 응답하여 상기 출력 제어 클럭 신호를 발생하는 출력 제어 클럭 발생기와, 상기 출력 제어 클럭 발생기에 전기적으로 연결되고 상기 출력 제어 클럭 신호를 각각 상이한 시간으로 지연시키는 적어도 2개의 지연기들, 및 상기 지연기들의 출력단들에 각각 전기적으로 연결되고 상기 제어 신호에 응답하여 상기 지연기들의 출력을 제어하는 스위치들을 구비한다.

상기 본 발명에 의하여 클럭 버퍼에 구비된 지연기의 불량을 해결하는데 걸리는 시간을 단축시킬 수 있다.

이하. 첨부 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2는 본 발명에 따른 클럭 버퍼들을 포함하는 메모리 로직 복합 반도체 장치의 개략적인 블록도이다. 도 2를 참조하면, 본 발명에 따른 클럭 버퍼들(231,261)을 포함하는 메모리 로직 복합 반도체 장치(201)는 로직(211), 메모리(221), 입력단 클럭 버퍼(231), 입력 버퍼(241), 출력 버퍼(251) 및 출력단 클럭 버퍼(261)를 구비한다.

상기 로직(211)은 상기 메모리(221)에 데이터를 저장하거나 또는 상기 메모리(221)로부터 데이터를 독출하는데 필요한 신호들을 동기시키기 위한 동기 신호로서 클럭 신호(CLK)를 발생한다. 상기 클럭 신호(CLK)는 TTL 레벨의 신호이다.

상기 입력단 클럭 버퍼(231)는 상기 로직(211)에 전기적으로 연결되어 상기 TTL 레벨의 클럭 신호(CLK)와 상기 로직(211)으로부터 발생되는 제어 신호(PM)를 입력으로하며, 논리 하이로 액티브(active)될 때의 전압 레벨이 상기 클럭 신호(CLK)의 전압 레벨과 상이한 내부 클럭 신호(PCLK)를 발생한다. 즉, 상기 입력단 클럭 버퍼(231)는 CMOS 레벨의 내부 클럭 신호(PCLK)를 출력한다.

상기 입력단 클럭 버퍼(231)는 내부 클럭 발생기(233), 제1 내지 제3 지연기들(271,272,273) 및 제1 내지 제3 스위치들(281,282,283)을 구비한다.

상기 내부 클럭 발생기(233)는 TTL 레벨의 클럭 신호(CLK)를 CMOS 레벨의 내부 클럭 신호(PCLK)로 변환한다.

상기 제1 내지 제3 지연기들(271,272,273)은 그 입력단들이 모두 상기 내부 클럭 발생부(233)에 전기적으로 연결되고 상기 내부 클럭 신호(PCLK)를 각각 상이한 시간으로 지연시킨다. 예컨대, 제2 지연기(272)에 의한 지연 시간이 T1이라면, 제1 지연기(271)에 의한 지연 시간은 T1보다 짧은 (T1-α)이며, 제3 지연기(273)에 의한 지연 시간은 T1보다 긴 (T1+α)이다.

상기 제1 내지 제3 스위치들(281,282,283)은 상기 제1 내지 제3 지연기들(271,272,273)의 출력단들에 그 입력단들이 각각 전기적으로 연결되고, 상기 로직(211)에 그 제어단들이 공통으로 전기적으로 연결되며, 상기 로직(211)으로부터 발생되는 제어 신호(PM)에 응답하여 상기 제1 내지 제3 지연기들(271,272,273)의 출력을 제어한다.

상기 입력 버퍼(241)는 상기 로직(211)과 상기 입력단 클럭 버퍼(231)에 전기적으로 연결되며, 상기 내부 클럭 신호(PCLK)에 응답하여 상기 로직(211)으로부터 전송되는 데이터(DI1)를 상기 메모리(221)로 전송한다. 즉, 상기 내부 클럭 신호(PCLK)가 논리 하이로 액티브되면 활성화되어 TTL 레벨의 데이터(DI1)를 CMOS 레벨의 데이터(DI2)로 변환한 후 이를 상기 메모리(221)로 전송하고, 상기 내부 클럭 신호(PCLK)가 논리 로우로 인액티브(inactive)되면 비활성화되어 상기 데이터(DI1)를 전송하지않는다.

상기 출력단 클럭 버퍼(261)는 상기 로직(211)에 전기적으로 연결되어 상기 TTL 레벨의 클럭 신호(CLK)와 상기 로직(211)으로부터 발생되는 제어 신호(PM)를 입력으로하며, 논리 하이로 액티브될 때의 전압 레벨이 상기 클럭 신호(CLK)의 전압 레벨과 상이한 내부 클럭 신호(PCLK)를 발생한다. 즉, 상기 출력단 클럭 버퍼(261)는 CMOS 레벨의 내부 클럭 신호(PCLK)를 출력한다.

상기 출력단 클럭 버퍼(261)는 출력 제어 클럭 발생기(263), 제4 내지 제6 지연기들(274,275,276) 및 제4 내지 제6 스위치들(284,285,286)을 구비한다.

상기 출력 제어 클럭 발생기(263)는 TTL 레벨의 클럭 신호(CLK)를 CMOS 레벨의 출력 제어 클럭 신호(DQCLK)로 변환한다.

상기 제4 내지 제6 지연기들(274,275,276)은 그 입력단들이 모두 상기 출력 제어 클럭 발생기(263)에 전기적으로 연결되고, 상기 출력 제어 클럭 신호(DQCLK)를 각각 상이한 시간으로 지연시킨다. 예컨대, 제5 지연기(275)에 의한 지연 시간이 T2라면, 제4 지연기(274)에 의한 지연 시간은 T2보다 짧은 (T2-α)이며, 제6 지연기(276)에 의한 지연 시간은 T2보다 긴 (T2+α)이다.

상기 제4 내지 제6 스위치들(284,285,286)은 상기 제4 내지 제6 지연기들(274,275,276)의 출력단들에 그 입력단들이 각각 전기적으로 연결되고 상기 로직(211)에 그 제어단들이 공통으로 전기적으로 연결되며, 상기 로직(211)으로부터 발생되는 제어 신호(PM)에 응답하여 상기 제4 내지 제6 지연기들(274,275,276)의 출력을 제어한다.

상기 출력 버퍼(241)는 상기 로직(211)과 상기 입력단 클럭 버퍼(231)에 전기적으로 연결되며, 상기 출력 제어 클럭 신호(DQCLK)에 응답하여 상기 메모리(221)으로부터 전송되는 데이터(DQ1)를 상기 로직(211)으로 전송한다. 즉, 상기 출력 제어 클럭 신호(DQCLK)가 논리 하이로 액티브되면 활성화되어 CMOS 레벨의 데이터(DQ1)를 TTL 레벨의 데이터(DQ2)로 변환한 후 이를 상기 로직(211)으로 전송하고, 상기 출력 제어 클럭 신호(DQCLK)가 논리 로우로 인액티브(inactive)되면 비활성화되어 상기 데이터(DQ1)를 전송하지않는다.

도 3은 상기 도 2에 도시된 제1 내지 제6 스위치들 중 제1 스위치의 제1 실시예에 따른 회로도이다. 상기 도 2에 도시된 제1 내지 제6 스위치들(281∼286)은 그 구성 및 기능이 동일하므로 중복 설명을 피하기 위해 도 3에서는 제1 스위치(281)의 제1 실시예에 따른 회로도를 제시하고 있다. 도 3을 참조하면, 제1 스위치(281)의 제1 실시예에 따른 회로는 멀티플렉서(301) 및 제어부(311)를 구비한다.

상기 멀티플렉서(301)는 2개의 신호를 동시에 입력으로 받아들이고 1개의 신호를 출력하는 2입력 1출력 멀티플렉서이다. 상기 멀티플렉서(301)는 상기 제1 지연기(271)로부터 출력되는 내부 클럭 신호(PCLK)와 상기 제어부(311)로부터 발생하는 스위치 제어 신호(PSW1)를 입력으로하고, 상기 스위치 제어 신호(PSW1)에 따라 상기 내부 클럭 신호(PCLK)의 전송을 제어한다. 예컨대, 상기 멀티플렉서(301)는 상기 스위치 제어 신호(PSW1)가 논리 하이로 액티브되면 상기 내부 클럭 신호(PCLK)를 외부 예컨대 상기 입력 버퍼(241)로 전송하고, 상기 스위치 제어 신호(PSW1)가 논리 로우로 인액티브이면 상기 내부 클럭 신호(PCLK)를 상기 입력 버퍼(241)로 전송하지않는다.

상기 제어부(311)는 펄스 발생부(321), 퓨즈(351), NMOS 트랜지스터(361), 래취(331) 및 버퍼(341)를 구비한다.

상기 펄스 발생부(321)는 상기 로직(211)으로부터 발생되는 제어 신호(PM)가 논리 하이일 때 논리 하이 펄스를 발생한다. 상기 펄스 발생부(321)는 상기 제어 신호(PM)를 입력으로하는 인버터 체인(323)과, 상기 인버터 체인(323)의 출력과 상기 제어 신호(PM)를 입력으로하는 NAND 게이트(325) 및 상기 낸드 게이트(325)의 출력을 반전시키는 인버터(327)로 구성한다.

상기 인버터 체인(323)은 3개의 인버터들(371,372,373)로 구성되며 상기 제어 신호(PM)를 지연 및 반전시킨다.

상기 낸드 게이트(325)의 진리치는 다음 표 1과 같다.

입 력	출력
인버터 체인의 출력	출력	제어 신호(PM)
0	0	1
0	1	1
1	0	1
1	1	0

상기 표 1에 나타난 바와 같이 상기 낸드 게이트(325)는 상기 인버터 체인(323)의 출력과 상기 제어 신호(PM) 중 어느 하나라도 논리 로우이면 그 출력은 논리 하이로 되고, 상기 인버터 체인(323)의 출력과 상기 제어 신호(PM)가 모도 논리 하이이면 그 출력은 논리 로우로 된다.

상기 퓨즈(351)는 그 일단이 전원 전압(Vdd)에 연결된다.

상기 NMOS 트랜지스터(361)는 상기 퓨즈(351)의 타단에 그 드레인이 연결되고, 상기 펄스 발생부(321)의 출력이 그 게이트에 인가되며, 그 소오스는 접지된다.

상기 래취(331)는 상기 NMOS 트랜지스터(361)의 드레인에 그 입력단이 연결되어 입력단에 인가되는 신호를 반전시켜서 상기 제1 스위치 신호(PSW1)로서 출력한다. 상기 래취(331)는 상기 NMOS 트랜지스터(361)의 드레인에 입력단이 연결된 인버터(333)와, 상기 인버터(333)의 출력단에 게이트가 연결되고 상기 인버터(333)의 입력단에 드레인이 연결되며 소오스는 접지된 NMOS 트랜지스터(335)로 구성한다. 상기 인버터(333)의 입력단에 논리 하이 신호가 인가되면 이것은 상기 인버터(333)에 의해 반전되어 래취(331)의 출력은 논리 로우로 된다. 논리 로우 신호가 상기 NMOS 트랜지스터(335)의 게이트에 인가되더라도 상기 NMOS 트랜지스터(335)는 턴온되지 않으므로 상기 래취(331)는 논리 로우 상태의 출력을 계속 유지한다. 상기 인버터(333)의 입력단에 논리 로우 신호가 인가되면 이것은 상기 인버터(333)에 의해 반전되어 래취(331)의 출력은 논리 하이로 된다. 논리 하이 신호가 상기 NMOS 트랜지스터(335)의 게이트에 인가되면 상기 NMOS 트랜지스터(335)는 턴온되므로 상기 인버터(333)의 입력단은 논리 로우 상태로 유지된다. 따라서 래취(331)는 논리 하이 상태의 출력을 계속 유지한다.

상기 버퍼(341)는 상기 래취(331)의 출력을 버퍼링(buffering)하여 제1 스위치 제어 신호(PSW1)로서 출력한다.

상기 도 3에 도시된 제1 스위치의 제1 실시예에 따른 회로(281)의 동작을 설명하기로 한다.

먼저, 상기 퓨즈(351)가 연결되어있는 동안에는 상기 전원 전압(Vdd)이 항상 상기 래취(331)의 입력단에 인가되므로 상기 래취(331)의 출력은 항상 논리 로우이다. 상기 래취(331)의 출력이 논리 로우이면 상기 멀티플렉서(301)는 비활성화되어 상기 제1 지연기(도 2의 271)로부터 출력되는 내부 클럭 신호(PCLK)를 전송하지 않는다.

상기 퓨즈(351)가 절단되면 상기 전원 전압(Vdd)은 상기 래취(331)의 입력단에 인가되지 않는다. 대기 상태에서 상기 제어 신호(PM)는 논리 로우 상태를 유지한다. 상기 제어 신호(PM)가 논리 로우이면 상기 인버터 체인(323)의 출력은 논리 하이이다. 따라서 상기 낸드 게이트(325)의 출력은 논리 하이이고 상기 인버터(327)의 출력은 논리 로우이므로 상기 NMOS 트랜지스터(361)는 턴오프 상태를 유지한다. 상기 NMOS 트랜지스터(361)가 턴오프이므로 상기 래취(331)의 입력단은 고임피던스(High Impedance)로 된다. 그러므로 상기 제1 스위치 제어 신호(PSW1)는 발생하지 않게 된다.

그러다가 상기 제어 신호(PM)가 논리 하이로 액티브되면 상기 낸드 게이트(325)의 출력은 논리 로우 레벨의 펄스를 발생한다. 왜냐하면 인버터 체인(323)의 출력이 논리 하이인 상태에서 상기 제어 신호(PM)가 논리 하이로 상승하므로써 짧은 시간동안 상기 낸드 게이트(325)의 입력은 둘다 논리 하이로 된다. 따라서 낸드 게이트(325)의 출력은 논리 로우로 된다. 그러다가 상기 인버터 체인(323)의 출력은 상기 제어 신호(PM)가 논리 하이이므로 다시 논리 로우로 하강한다. 그러면 상기 낸드 게이트(325)의 출력은 다시 논리 하이로 된다. 따라서 상기 인버터(327)는 논리 하이 레벨의 펄스를 발생한다. 상기 펄스 발생부(321)가 논리 하이 레벨의 펄스를 발생하는 순간 상기 NMOS 트랜지스터(361)는 턴온된다. 상기 NMOS 트랜지스터(361)가 턴온되므로 상기 래취(331)의 입력단은 논리 로우로 되고, 그로 인하여 상기 래취(331)의 출력은 논리 하이로 되므로 상기 제1 스위치 제어 신호(PSW1)는 논리 하이로 된다. 그러다가 상기 펄스 발생부(321)의 출력이 논리 로우로 인액티브되면 상기 NMOS 트랜지스터(361)는 턴오프된다. 상기 NMOS 트랜지스터(361)가 턴오프되더라도 상기 래취(331)의 출력은 논리 하이로 계속 유지된다.

상기 제1 스위치 제어 신호(PSW1)가 논리 하이이면 상기 멀티플렉서(301)는 활성화되어 상기 제1 지연기(도 2의 271)로부터 발생한 내부 클럭 신호(PCLK)를 외부로 전송한다.

제1 스위치(281)의 제1 실시예에 따른 회로를 제4 내지 제6 스위치들(284,285,286)에 적용하고자할 경우 그 구성 및 작용은 동일하고, 다만 상기 멀티플렉서(301)는 상기 내부 클럭 신호(PCLK) 대신에 출력 제어 클럭 신호(DQCLK)를 발생한다.

도 3을 참조하여 도 2에 도시된 입력단 클럭 버퍼(231) 및 출력단 클럭 버퍼(261)에 대해 설명하기로 한다. 도 2에서 상기 내부 클럭 발생기(233)으로부터 발생하는 내부 클럭 신호(PCLK)가 제1 지연기(271)를 통과하기 위해서는 도 3에 도시된 제1 스위치(281)의 퓨즈만 절단되고, 제2 및 제3 스위치(272,273)들의 퓨즈들은 연결된 상태로 남겨둔다. 도 2에 도시된 상기 내부 클럭 발생기(233)으로부터 발생하는 내부 클럭 신호(PCLK)가 제2 지연기(272)를 통과하기 위해서는 도 3에 도시된 제2 스위치(282)의 퓨즈만 절단되고, 제1 및 제3 스위치(271,273)들의 퓨즈들은 연결된 상태로 남겨둔다. 도 2에 도시된 상기 내부 클럭 발생기(233)으로부터 발생하는 내부 클럭 신호(PCLK)가 제3 지연기(273)를 통과하기 위해서는 도 3에 도시된 제3 스위치(283)의 퓨즈만 절단되고, 제1 및 제2 스위치(271,272)들의 퓨즈들은 연결된 상태로 남겨둔다.

도 4는 상기 도 2에 도시된 제1 내지 제6 스위치들(281∼286)의 제2 실시예에 따른 회로도이다. 도 4를 참조하면, 제1 내지 제6 스위치들(281∼286)의 제2 실시예에 따른 회로는 멀티플렉서들(411∼416) 및 디코딩부(401)를 구비한다.

상기 멀티플렉서들(411∼416)은 각각 2입력 1출력 멀티플렉서들이다. 상기 멀티플렉서들(411∼416)은 상기 제1 내지 제6 지연기들(도 2의 271∼276)로부터 출력되는 내부 클럭 신호(PCLK)과 상기 디코딩부(401)로부터 발생하는 스위치 제어 신호들(PSW1∼PSW6)을 각각 그 입력으로하고, 상기 스위치 제어 신호들(PSW1∼PSW6)에 따라 상기 내부 클럭 신호(PCLK) 또는 출력 제어 클럭 신호(DQCLK)의 전송을 제어한다. 예컨대, 상기 스위치 제어 신호들(PSW1∼PSW6)이 논리 하이로 액티브이면 상기 내부 클럭 신호(PCLK) 또는 출력 제어 클럭 신호(DQCLK)를 외부 예컨대 상기 입력 버퍼 또는 출력 버퍼로 전송하고, 상기 스위치 제어 신호들(PSW1∼PSW6)이 논리 로우로 인액티브이면 상기 내부 클럭 신호 또는 출력 제어 클럭 신호(DQCLK)를 외부로 전송하지않는다.

상기 디코딩부(401)는 상기 제어 신호(DQCLK)를 입력으로하고 상기 스위치 제어 신호들(PSW1∼PSW6)을 발생한다. 상기 디코딩부(401)는 상기 제어 신호(PM)가 입력되면, 상기 제어 신호(PM)를 디코딩한 후 스위치 제어 신호들(PSW1∼PSW6)을 발생하여 상기 멀티플렉서들(411∼416)에 인가한다.

상기 디코딩부(401)는 제1 내지 제6 디코더(Decoder)들(421∼426)로 구성한다. 제1 디코더(421)는 상기 제어 신호(PM)을 입력으로하고 스위치 제어 신호(PSW1)을 발생하여 상기 멀티플렉서(411)에 인가한다. 제2 디코더(422)는 상기 제어 신호(PM)을 입력으로하고 스위치 제어 신호(PSW2)을 발생하여 상기 멀티플렉서(412)에 인가한다. 제3 디코더(423)는 상기 제어 신호(PM)을 입력으로하고 스위치 제어 신호(PSW3)을 발생하여 상기 멀티플렉서(413)에 인가한다. 제4 디코더(424)는 상기 제어 신호(PM)을 입력으로하고 스위치 제어 신호(PSW4)을 발생하여 상기 멀티플렉서(414)에 인가한다. 제5 디코더(425)는 상기 제어 신호(PM)을 입력으로하고 스위치 제어 신호(PSW5)을 발생하여 상기 멀티플렉서(415)에 인가한다. 제6 디코더(426)는 상기 제어 신호(PM)을 입력으로하고 스위치 제어 신호(PSW6)을 발생하여 상기 멀티플렉서(416)에 인가한다.

도 4를 참조하여 도 2에 도시된 입력단 클럭 버퍼(231) 및 출력단 클럭 버퍼(261)에 대해 설명하기로 한다. 도 2에서 상기 내부 클럭 발생기(233)으로부터 발생하는 내부 클럭 신호(PCLK)가 제1 지연기(271)를 통과하기 위해서는 도 4에 도시된 제1 디코더(421)만 활성화되어 스위치 제어 신호(PSW1)만 논리 하이로 액티브된다. 그러면 멀티플렉서(411)만 활성화되어 제1 지연기(271)로부터 전송되는 내부 클럭 신호(PCLK)만 상기 입력 버퍼(241)로 전송된다.

상기 내부 클럭 발생기(233)으로부터 발생하는 내부 클럭 신호(PCLK)가 제2 지연기(272)를 통과하기 위해서는 도 4에 도시된 제2 디코더(422)만 활성화되어 스위치 제어 신호(PSW2)만 논리 하이로 액티브된다. 그러면 멀티플렉서(412)만 활성화되어 제2 지연기(272)로부터 전송되는 내부 클럭 신호(PCLK)만 상기 입력 버퍼(241)로 전송된다.

상기 내부 클럭 발생기(233)으로부터 발생하는 내부 클럭 신호(PCLK)가 제3 지연기(273)를 통과하기 위해서는 도 4에 도시된 제3 디코더(423)만 활성화되어 스위치 제어 신호(PSW3)만 논리 하이로 액티브된다. 그러면 멀티플렉서(413)만 활성화되어 제3 지연기(273)로부터 전송되는 내부 클럭 신호(PCLK)만 상기 입력 버퍼(243)로 전송된다.

상기 출력 제어 클럭 발생기(263)으로부터 발생하는 출력 제어 클럭 신호(DQCLK)가 제4 지연기(274)를 통과하기 위해서는 도 4에 도시된 제4 디코더(424)만 활성화되어 스위치 제어 신호(PSW4)만 논리 하이로 액티브된다. 그러면 멀티플렉서(414)만 활성화되어 제4 지연기(274)로부터 전송되는 출력 제어 클럭 신호(DQCLK)만 상기 출력 버퍼(251)로 전송된다.

상기 출력 제어 클럭 발생기(263)으로부터 발생하는 출력 제어 클럭 신호(DQCLK)가 제5 지연기(275)를 통과하기 위해서는 도 4에 도시된 제5 디코더(425)만 활성화되어 스위치 제어 신호(PSW5)만 논리 하이로 액티브된다. 그러면 멀티플렉서(415)만 활성화되어 제5 지연기(275)로부터 전송되는 출력 제어 클럭 신호(DQCLK)만 상기 출력 버퍼(251)로 전송된다.

상기 출력 제어 클럭 발생기(263)으로부터 발생하는 출력 제어 클럭 신호(DQCLK)가 제6 지연기(276)를 통과하기 위해서는 도 4에 도시된 제6 디코더(426)만 활성화되어 스위치 제어 신호(PSW6)만 논리 하이로 액티브된다. 그러면 멀티플렉서(416)만 활성화되어 제6 지연기(276)로부터 전송되는 출력 제어 클럭 신호(DQCLK)만 상기 출력 버퍼(251)로 전송된다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

본 발명은 메모리 로직 복합 반도체 장치에 한해 설명하였지만 반도체 메모리 장치에도 동일하게 적용될 수 있다.

상술한 바와 같이 본 발명에 따르면, 클럭 버퍼 내의 다수개의 지연기들 중에서 하나를 선택하여 사용할 수가 있기 때문에 클럭 버퍼 및 이를 포함하는 메모리 로직 복합 반도체 장치의 제조 기간을 단축할 수 있다.

Claims

외부로부터 입력되는 클럭 신호에 응답하여 액티브될 때의 전압 레벨이 상기 클럭 신호와 상이한 다른 클럭 신호를 발생하는 클럭 발생기;

상기 클럭 발생기에 전기적으로 연결되고 상기 다른 클럭 신호를 각각 상이한 시간으로 지연시키는 적어도 2개의 지연기들; 및

상기 지연기들의 출력단들에 각각 전기적으로 연결되고 외부로부터 입력되는 제어 신호에 응답하여 상기 지연기들의 출력을 제어하는 스위치들을 구비하는 것을 특징으로하는 클럭 버퍼.
제 1 항에 있어서, 상기 스위치들은 각각

멀티플렉서; 및

상기 제어 신호에 응답하여 상기 멀티플렉서를 제어하는 제어부를 구비하는 것을 특징으로하는 클럭 버퍼.
제 2 항에 있어서, 상기 멀티플렉서는 2입력 1출력 멀티플렉서인 것을 특징으로하는 메모리 로직 복합 반도체 장치.
제 2 항에 있어서, 상기 제어부는

상기 제어 신호가 액티브될 때 논리 하이 펄스를 발생하는 펄스 발생부;

전원 전압에 일단이 연결된 퓨즈;

상기 퓨즈의 타단에 드레인이 연결되고 상기 펄스 발생부의 출력이 게이트에 인가되며 소오스는 접지된 NMOS 트랜지스터; 및

상기 NMOS 트랜지스터의 드레인에 입력단이 연결되고 상기 멀티플렉서의 제어단에 출력단이 연결되며 입력되는 신호를 반전시켜서 래취시키는 래취를 구비하는 것을 특징으로하는 클럭 버퍼.
제 4 항에 있어서, 상기 펄스 발생부는

상기 제어 신호를 지연 및 반전시키는 적어도 3개 이상의 기수개의 인버터들로 구성된 인버터 체인;

상기 인버터 체인의 출력과 상기 제어 신호를 입력으로하는 낸드 게이트; 및

상기 낸드 게이트의 출력을 반전시키는 인버터로 구성하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
제 1 항에 있어서, 상기 스위치들은

상기 지연기들의 출력단들에 입력단들이 각각 연결된 멀티플렉서들; 및

상기 멀티플렉서들의 제어단들에 출력단들이 각각 연결되고 상기 제어 신호를 디코딩하여 상기 멀티플렉서들을 제어하는 디코더들을 구비하는 것을 특징으로하는 클럭 버퍼.
클럭 신호와 제어 신호를 발생하는 로직과 데이터를 저장하는 메모리와 상기 클럭 신호를 입력으로하고 상기 제어 신호에 응답하여 액티브될 때의 전압 레벨이 상기 클럭 신호의 전압 레벨과 상이한 내부 클럭 신호를 발생하는 입력단 클럭 버퍼 및 상기 내부 클럭 신호에 응답하여 상기 로직으로부터 전송되는 데이터를 상기 메모리로 전송하는 입력 버퍼를 구비하는 메모리 로직 복합 반도체 장치에 있어서,

상기 입력단 클럭 버퍼는

상기 클럭 신호에 응답하여 상기 내부 클럭 신호를 발생하는 내부 클럭 발생기;

상기 내부 클럭 발생기에 전기적으로 연결되고 상기 내부 클럭 신호를 각각 상이한 시간으로 지연시키는 적어도 2개의 지연기들; 및

상기 지연기들의 출력단들에 각각 전기적으로 연결되고 상기 제어 신호에 응답하여 상기 지연기들의 출력을 제어하는 스위치들을 구비하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
제 7 항에 있어서, 상기 내부 클럭 발생기는 TTL 레벨의 전압을 CMOS 레벨의 전압으로 변환시키는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
제 7 항에 있어서, 상기 스위치들은 각각

멀티플렉서; 및

상기 제어 신호에 응답하여 상기 멀티플렉서를 제어하는 제어부를 구비하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
클럭 신호와 제어 신호를 발생하는 로직과 데이터를 저장하는 메모리와 상기 클럭 신호를 입력으로하고 상기 제어 신호에 응답하여 액티브될 때의 전압 레벨이 상기 클럭 신호의 전압 레벨과 상이한 출력 제어 클럭 신호를 발생하는 출력단 클럭 버퍼 및 상기 출력 제어 클럭 신호에 응답하여 상기 메모리로부터 전송되는 데이터를 상기 로직으로 전송하는 출력 버퍼를 구비하는 메모리 로직 복합 반도체 장치에 있어서,

상기 출력단 클럭 버퍼는

상기 클럭 신호에 응답하여 상기 출력 제어 클럭 신호를 발생하는 출력 제어 클럭 발생기;

상기 출력 제어 클럭 발생기에 전기적으로 연결되고 상기 출력 제어 클럭 신호를 각각 상이한 시간으로 지연시키는 적어도 2개의 지연기들; 및

상기 지연기들의 출력단들에 각각 전기적으로 연결되고 상기 제어 신호에 응답하여 상기 지연기들의 출력을 제어하는 스위치들을 구비하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
제 10 항에 있어서, 상기 출력 제어 클럭 발생기는 TTL 레벨의 전압을 CMOS 레벨의 전압으로 전환하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.
제 10 항에 있어서, 상기 스위치들은 각각

멀티플렉서; 및

상기 제어 신호에 응답하여 상기 멀티플렉서를 제어하는 제어부를 구비하는 것을 특징으로하는 메모리 로직 복합 반도체 장치.