JP3711181B2 - 半導体メモリ装置の冗長回路とその冗長デコーダ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置の冗長回路に関し、特に、同期式半導体メモリ装置の冗長デコーダに関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化につれてメモリセルの不良救済機能は多様化する傾向にあり、これに沿って冗長回路の重要性も増している。そして最近では、冗長に際する冗長メモリセルとノーマルメモリセルとのアクセス時間差が超高速の半導体メモリ装置で問題となっており、改善の必要性が出てきている。
【０００３】
図１は、半導体メモリ装置におけるノーマルワードライン（ノーマルメインワードライン）及び冗長ワードライン（冗長メインワードライン）の選択を行う構成を示す。ノーマルワードラインの選択動作では、まずアドレスバッファ１１が、入力されるアドレスＸＡｉを同期信号ＫＦＲＳＴに同期させてアドレス信号Ａｉを出力する。このアドレス信号Ａｉはデコーダ１２でデコーディングされ、デコーディング信号Ｐｉが発生する。そして、このデコーディング信号Ｐｉを入力するワードラインデコーダ（メインワードラインデコーダ）１３は、デコーディング信号Ｐｉを同期信号ＫＳＣＮＤ１に同期させて該当するノーマルワードラインＭＷＬを選択する。次に、冗長ワードラインの選択動作は冗長回路により行われ、まずアドレスバッファ１４が、入力されるアドレスＸＡｉを同期信号ＫＦＲＳＴに同期させて冗長アドレス信号ＲＡｉを出力する。この冗長アドレス信号ＲＡｉは冗長デコーダ１５でデコーディングされ、冗長デコーディング信号ＲＰｉが発生する。この冗長デコーディング信号ＲＰｉを入力とする冗長ワードラインデコーダ（冗長メインワードラインデコーダ）１６は、冗長デコーディング信号ＲＰｉを同期信号ＫＳＣＮＤ１に同期させて該当する冗長ワードラインＲＭＷＬを選択する。
【０００４】
このような動作中において、冗長デコーダ１５及びデコーダ１２は、相互に異なる構成を有するために冗長アドレスＲＡｉとアドレスＡｉとをデコーディングするときにそれぞれ固有のτ１とτ３の遅延時間をもつ。従って、冗長ワードラインＲＭＷＬの選択時間はτ２、ノーマルワードラインＭＷＬの選択時間はτ４となり、違いが出てくる。
【０００５】
図２に、冗長デコーダ１５の詳細構成を示す。ヒューズＦＥは該当する冗長デコーダ１５がプログラムされたときに切断される。つまり、ノードＺＦＥに接続されるヒューズＦＥ、抵抗Ｒ１、ＭＯＳキャパシタＣ１、インバータＩ１、ＮＭＯＳトランジスタＮ２、及びＰＭＯＳトランジスタＰ２は、冗長デコーダ１５がプログラムされたか否かを示す手段となる。また、出力ノードＺＲＲにつながるＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、動作時に活性化される信号ＺＺＰＤに従ってスイッチングされ、これにより出力ノードＺＲＲの動作状態を示す手段になる。ヒューズＦｉ１，Ｆｉ２（ｉは０，１，２，…，ｎ）は、冗長モード時の冗長ワードラインを選択する冗長アドレスＲＰｉをプログラムするためのプログラム手段になる。ＮＭＯＳトランジスタＮｉ１，Ｎｉ２及びインバータＩＧ０〜ＩＧｎは、入力される冗長アドレスＲＡｉをプログラム手段に従いデコーディングするデコード手段となる。
【０００６】
図３に、上記回路の動作特性を示す。まず、アドレスバッファ１１，１４はアドレスＸＡｉを入力し、これに従い同期信号ＫＦＲＳＴに同期させてアドレス信号Ａｉ，ＲＡｉを出力する。冗長アドレスＲＡｉを入力する図２のような冗長デコーダ１５は、冗長アドレスＲＡｉを時間τ１でデコーディングし、冗長デコーディング信号ＲＰｉを出力する。このときの冗長デコーダ１５の動作は次のようなものである。
【０００７】
冗長デコーダ１５では、そのヒューズＦｉ１，Ｆｉ２を利用して不良ノーマルメモリセルのアドレスをプログラムすることにより、不良ノーマルメモリセルの選択時に冗長メモリが代わりに選択される。即ち、不良ノーマルメモリセルのアドレスと一致するように冗長デコーダ１５のヒューズＦｉ１，Ｆｉ２を切断することにより、冗長アドレスＲＡｉ入力時に冗長デコーディング信号ＲＰｉが出力され、冗長メモリセルへの置き換えが実行される。この場合、ヒューズＦＥも切断されて冗長デコーダ１５が使用状態にセットされる。
【０００８】
動作時に信号ＺＺＰＤが論理“ロウ”活性化されるので、ＰＭＯＳトランジスタＰ１はターンオンとなり、ＮＭＯＳトランジスタＮ１はターンオフとなる。更に、ヒューズＦＥの切断でノードＺＦＥが論理“ロウ”レベルになり、またインバータＩ１を通じ論理“ハイ”レベルがＮＭＯＳトランジスタＮ２に印加されて短ターンオンになるので、ノードＺＦＥは完全な論理“ロウ”レベルになる。これによりＰＭＯＳトランジスタＰ２がターンオンとなるので、出力ノードＺＲＲは論理“ハイ”レベルになる。
【０００９】
このような状態で入力される冗長アドレスＲＡｉがプログラム切断されたヒューズＦｉ１，Ｆｉ２と一致する場合は、出力ノードＺＲＲが論理“ハイ”レベルを維持し、これに従って冗長デコーディング信号ＲＰｉは論理“ハイ”レベルで出力される。一方、入力される冗長アドレスＲＡｉがプログラムされたヒューズＦｉ１，Ｆｉ２と一致しなければ出力ノードＺＲＲは論理“ロウ”レベルとなり、冗長デコーディング信号ＰＲｉは論理“ロウ”レベルで出力される。
【００１０】
この結果冗長デコーダ１５から冗長デコーディング信号ＰＲｉが活性出力されると冗長ワードラインデコーダ１６は、同期信号ＫＳＣＮＤ１に冗長デコーディング信号ＰＲｉを同期させて出力し冗長ワードラインＲＭＷＬを選択する。
【００１１】
【発明が解決しようとする課題】
上記従来の冗長回路には次のような解決課題がある。
【００１２】
第一に、冗長デコーダ１５内において、ヒューズＦｉ１，Ｆｉ２のプログラム状態に従ってＮＭＯＳトランジスタＮｉ１，Ｎｉ２が動作することになるが、その動作数は、アドレス選択状態に応じて異なり、１つであったり多数であったりすることになる。ＰＭＯＳトランジスタＰ１，Ｐ２のサイズは一定であるので、ＮＭＯＳトランジスタの動作数が変わると、出力される冗長デコーディング信号ＲＰｉの活性状態（エネーブル）と非活性状態（ディスエーブル）とで伝達遅延時間にそれぞれ差が生じる。
【００１３】
図４を参照して、１個のＮＭＯＳトランジスタによる伝達遅延時間、ｋ個のＮＭＯＳトランジスタによる伝達遅延時間について説明する。１個のＮＭＯＳトランジスタによる場合の活性遅延時間（活性状態の冗長デコーディング信号ＰＲｉが出力されるまでの時間）をｔＡ、非活性遅延時間（非活性状態の冗長デコーディング信号ＰＲｉが出力されるまでの時間）をｔＢとし、また、ｋ個のＮＭＯＳトランジスタによる場合の活性遅延時間をｔＣ、非活性遅延時間をｔＤとする。すると、冗長デコーディング信号ＰＲｉの活性遅延時間はτｅ＝ｔＣ−ｔＡの差が生じ、非活性遅延時間はτｄ＝ｔＢ−ｔＤの差が生じる。このとき、活性遅延時間ｔＣを速く補償するためにＰＭＯＳトランジスタＰ１，Ｐ２のサイズを大きくする場合でもｔＡをｔＢより速めることはできないので、冗長デコーディング信号ＲＰｉの誤動作を防止するためには、τ１＝ｔＣ−ｔＲＡの伝達遅延時間を有することになる。このτ１は、冗長デコーダ１５で冗長アドレスＲＡｉをデコーディングするときの遅延時間となる。
【００１４】
第二に、ｔ（ＸＡｉ−ＲＡｉ）時間に発生するアドレスに応じたローディング差、及び冗長デコーダ１５のＮＭＯＳトランジスタの動作数の違いにより、τ２が変化してアドレススキュー(address skew)が発生する。即ち、一般にノーマルワードライン選択の方が冗長ワードライン選択よりも速くなるので、ノーマルワードラインが活性状態から非活性状態へ遷移する速度を冗長ワードラインが非活性状態から活性状態へ遷移する速度よりも遅くなるようにしないと、ノーマルワードラインと冗長ワードラインとが同時に活性化されるスキューが発生する。従って、ノーマルワードライン選択と冗長ワードライン選択との差τＤＵ＝τ４−τ２だけアクセス時間が遅延することになる。
【００１５】
第三に、上記スキュー時間τskewににより、同期式半導体メモリ装置においてセットアップ時間(set-up time) とホールド時間(hold time) とにτＤＵだけの損失が発生する。これは、図３に示すノーマルワードラインのアドレスＸＡｉが論理“ハイ”レベルの場合、又は冗長デコーディング信号ＲＰｉが論理“ロウ”レベルの場合に、冗長ワードラインが選択されることにより２本のワードラインがτＤＵの時間同時に動作してその間の動作電流が増加することにつながる。
【００１６】
このような解決課題に着目して本発明は、半導体メモリ装置において冗長ワードラインを迅速に選択できる冗長回路とその冗長デコーダを提供する。また、半導体メモリ装置において、アドレススキューの関しない適正タイミングを提供し、冗長デコーダの活性速度を非活性速度とのマージンを考慮せず迅速に処理することができ、ワードラインの誤動作による動作電流の増加を防止可能な冗長回路とその冗長デコーダを提供する。
【００１７】
【課題を解決するための手段】
上記目的のために本発明は、同期式半導体メモリ装置の冗長デコーダにおいて、冗長デコーディング信号を発生する出力ノードと、この出力ノードと直接に並列接続されて冗長アドレスをプログラムするプログラム手段と、このプログラム手段につながれて入力アドレスに従いオンオフし、前記出力ノードの論理状態を決定するデコード手段と、前記入力アドレスの確定後に活性となる同期信号に従って動作し、この同期信号の活性期間で前記冗長デコーディング信号の出力経路を許容とし且つ前記同期信号の非活性期間で前記冗長デコーディング信号の出力経路を抑止とする同期手段とを備え、前記同期手段は、前記同期信号によりゲート制御され、前記同期信号の活性期間でオフして前記出力ノードを接地と切断し且つ前記同期信号の非活性期間でオンして前記出力ノードを接地させるＭＯＳトランジスタにより構成されることを特徴とする。
【００１８】
また、本発明によれば、半導体メモリ装置の冗長回路において、入力アドレスを第１同期信号に同期させて冗長用入力アドレスを出力するアドレスバッファと、冗長アドレスをプログラムするプログラム手段をもち、これによりプログラムした冗長アドレスと前記冗長用入力アドレスが一致するときに、第２同期信号に同期させて冗長デコーディング信号を活性出力する冗長デコーダと、前記冗長デコーディング信号に従い冗長ワードラインを選択する冗長ワードラインデコーダとを備え、前記冗長デコーダは、冗長デコーディング信号を発生する出力ノードと、この出力ノードと直接に並列接続されて冗長アドレスをプログラムするプログラム手段と、このプログラム手段につながれて冗長用入力アドレスに従いオンオフし、前記出力ノードの論理状態を決定するデコード手段と、前記第１同期信号から少なくとも前記アドレスバッファの遅延時間だけ遅延され、前記冗長用入力アドレスの確定後に活性となる前記第２同期信号に従って動作し、この第２同期信号の活性期間で前記冗長デコーディング信号の出力経路を許容とし且つ前記第２同期信号の非活性期間で前記冗長デコーディング信号の出力経路を抑止とする同期手段とを備え、前記同期手段は、前記同期信号によりゲート制御され、前記同期信号の活性期間でオフして前記出力ノードを接地と切断し且つ前記同期信号の非活性期間でオンして前記出力ノードを接地させるＭＯＳトランジスタにより構成されることを特徴とする。
【００１９】
前記第１乃至第３同期信号は、外部クロック信号に同期した周期を有するものとしておけばよい。
このように同期手段を備えることにより、冗長ワードラインの選択を速めるためにプルアップ機能を有する冗長デコーダのＰＭＯＳトランジスタサイズを増加させ得るものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を付して説明する。
【００２１】
ここで使用される“ＫＦＲＳＴ”は、入力されるアドレスＸＡｉの同期を図る第１同期信号を、“ＫＦＲＳＴ２”は、第１同期信号ＫＦＲＳＴを遅延した信号で冗長デコーディング信号ＲＰｉの同期を図る第２同期信号を、そして“ＫＳＣＮＤ１”は、冗長デコーディング信号ＲＰｉにより冗長ワードラインを選択する際の同期を図る第３同期信号をそれぞれ意味する。第３同期信号も、第１或いは第２同期信号を遅延させることで得ることができる。これら同期信号は、システムクロック等の外部クロック信号から得られる。
【００２２】
図５に、ノーマルワードライン（ノーマルメインワードライン）及び冗長ワードライン（冗長メインワードライン）を選択する構成のブロック図を示す。まず、ノーマルワードラインを選択する構成で、アドレスバッファ１１は、入力されるアドレスＸＡｉを第１同期信号ＫＦＲＳＴに同期させてアドレス信号Ａｉを発生する。このアドレス信号Ａｉは、デコーダ１２でデコーディングされてデコーディング信号Ｐｉが発生する。このデコーディング信号Ｐｉを入力とするワードラインデコーダ（メインワードラインデコーダ）１３は、デコーディング信号Ｐｉを第３同期信号ＫＳＣＮＤ１に同期させて該当するノーマルワードラインＭＷＬを選択する。
【００２３】
次に、冗長ワードラインを選択する冗長回路の構成で、アドレスバッファ１４は、入力されるアドレスＸＡｉを第１同期信号ＫＦＲＳＴに同期させて冗長アドレス信号ＲＡｉを出力する。冗長デコーダ１５は、冗長アドレスＲＡｉをデコーディングし、第２同期信号ＫＦＲＳＴ２に同期させて冗長デコーディング信号ＲＰｉを発生する。この冗長デコーディング信号ＲＰｉを入力する冗長ワードラインデコーダ（冗長メインワードラインデコーダ）１６は、冗長デコーディング信号ＲＰｉに従って該当する冗長ワードラインＲＭＷＬを選択する。
【００２４】
この回路において、冗長デコーダ１５及びデコーダ１２は相互に異なる構成を有するので、入力される冗長アドレスＲＡｉ及びアドレスＡｉをデコーディングするときにそれぞれτ１’とτ３の遅延時間を有する。従って、冗長ワードラインＲＭＷＬが選択される時間はτ２’、ノーマルワードラインＭＷＬが選択される時間はτ４だけかかる。
【００２５】
図６は、冗長デコーダ１５の詳細構成を示す。ヒューズＦＥは、該当する冗長デコーダ１５がプログラムされたときに切断される。つまり、ノードＺＦＥに接続されるヒューズＦＥ、抵抗Ｒ１、ＭＯＳキャパシタＣ１、インバータＩ１、ＮＭＯＳトランジスタＮ２、及びＰＭＯＳトランジスタＰ２は、該当する冗長デコーダ１５がプログラムされたか否かを示す手段になる。また、出力ノードＺＲＲにつながるＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、動作時に活性化される信号ＺＺＰＤに従いスイッチングされて出力ノードＺＲＲに動作状態を示す手段になる。ヒューズＦｉ１，Ｆｉ２（ｉ＝０，１，２，…，ｎ）は、冗長時に冗長ワードラインを選択するためのアドレスをプログラムするプログラム手段となる。ＮＭＯＳトランジスタＮｉ１，Ｎｉ２及びインバータＩＧ０〜ＩＧｎは、入力される冗長アドレスＲＡｉをプログラム手段に従いデコーディングするデコード手段となる。インバータＩ４は、第２同期信号ＫＦＲＳＴ２を反転出力し、このインバータＩ４の出力により制御されるＮＭＯＳトランジスタＮ３は、ターンオンで出力ノードＺＲＲを接地させる。このＮＭＯＳトランジスタＮ３により、冗長デコーディング信号ＲＰｉを第２同期信号ＫＦＲＳＴ２に同期させて出力する同期手段が構成されている。
【００２６】
図７は、上記回路の動作特性を示す波形図である。まず、アドレスバッファ１１，１４は、図示のようなアドレスＸＡｉを入力し、このアドレスＸＡｉから第１同期信号ＫＦＲＳＴに同期させてアドレス信号Ａｉ，ＲＡｉを出力する。冗長アドレスＲＡｉを入力とする図６の構成をもつ冗長デコーダ１５は、冗長アドレスＲＡｉをデコーディングして第２同期信号ＫＦＲＳＴ２に同期させた冗長デコーディング信号ＲＰｉを出力する。
【００２７】
図６を参照すれば、冗長デコーダ１５は、そのヒューズＦｉ１，Ｆｉ２を利用して不良ノーマルメモリセルのアドレスをプログラムすることにより、不良ノーマルメモリセルのアドレスを記憶する。そして、ヒューズＦＥを切断することで該当する冗長デコーダ１５が使用可能とされる。動作に際して信号ＺＺＰＤが論理“ロウ”になれば、ＰＭＯＳトランジスタＰ１はターンオン、ＮＭＯＳトランジスタＮ１はターンオフとなる。このときにヒューズＦＥが切断されているとノードＺＦＥが論理“ロウ”レベルになり、またインバータＩ１を通じた論理“ハイ”の印加でＮＭＯＳトランジスタＮ２がターンオンするので、ノードＺＦＥは完全な論理“ロウ”レベルになる。ノードＺＦＥが論理“ロウ”レベルになるとＰＭＯＳトランジスタＰ２がターンオンとなるので、出力ノードＺＲＲは論理“ハイ”レベルとなる。
【００２８】
このような状態で、入力される冗長アドレスＲＡｉがヒューズＦｉ１，Ｆｉ２のプログラムと一致するアドレスを有する場合、出力ノードＺＲＲは論理“ハイ”レベルを維持し、これにより冗長デコーディング信号ＲＰｉは論理“ハイ”レベルで出力される。一方、入力される冗長アドレスＲＡｉがヒューズＦｉ１，Ｆｉ２のプログラムと異なるアドレスを有する場合、出力ノードＺＲＲは論理“ロウ”レベルとなる。これに従い冗長デコーディング信号ＲＰｉは論理“ロウ”レベルで出力される。
【００２９】
このときに第２同期信号ＫＦＲＳＴ２は、図７に示したように第１同期信号ＫＦＲＳＴの遅延信号として提供され、インバータＩ４は、第２同期信号ＫＦＲＳＴ２を反転して反転信号バーＫＦＲＳＴ２を出力する。そして、この反転信号バーＫＦＲＳＴ２がＮＭＯＳトランジスタＮ３のゲート電極に印加されるので、出力ノードＺＲＲに発生する冗長デコーディング信号ＲＰｉは第２同期信号ＫＦＲＳＴ２に同期して出力されることになる。タイミングとしてはｔ（ＸＡｉ−ＲＡｉ）＜ｔ（ＫＦＲＳＴ−ＫＦＲＳＴ２）としてあるので、出力ノードＺＲＲ上の出力信号は、第２同期信号ＫＦＲＳＴ２により決定され出力される。即ち、第２同期信号ＫＦＲＳＴ２が論理“ロウ”レベルにあればＮＭＯＳトランジスタＮ３がターンオンとなるので、出力ノードＺＲＲは論理“ロウ”レベルであり、第２同期信号ＫＦＲＳＴ２が論理“ハイ”レベルになってＮＭＯＳトランジスタＮ３がターンオフすることにより、出力ノードＺＲＲのレベルは、プログラムされたアドレスと冗長アドレスＲＡｉとの比較状態に従い決定されることになる。
【００３０】
以上のように冗長デコーディング信号ＲＰｉは第２同期信号ＫＦＲＳＴ２に同期するので、冗長デコーディング信号ＲＰｉの活性(enable)及び非活性(disable) のマージン(margin)を考慮しなくてもよい。つまり、図８の点線で示すように、活性及び非活性間のマージンを考慮しなくてもよいので、冗長デコーダ１５の活性遅延時間τ１’を速められる（τ１’≪τ１）。
【００３１】
また、冗長デコーダ１５は、第２同期信号ＫＦＲＳＴ２により冗長デコーディング信号ＲＰｉを発生するので、アドレス論理の違いに従うアドレススキューが発生しない。そして、図５において、τ１’−τ３＝ｔ（ＫＳＣＮＤ１）−ｔ（ＫＦＲＳＴ２）の関係となるように同期信号ＫＳＣＮＤ１，ＫＦＲＳＴ２の遅延時間を形成すればτ２’＝τ４とすることができ、これによれば、冗長メモリセルとノーマルメモリセルとのワードライン選択時間の差を除去できる。従って、従来のような２本のワードラインの同時選択の発生を防止可能で、動作電流の増加を防止し、セットアップ時間及びホールド時間の特性を改善できる。
【００３２】
つまり本発明の冗長回路によれば、遅延時間の抑制、アドレススキューの抑制、ダブルワードライン選択による動作電流増加の防止、そしてセットアップ時間及びホールド時間の特性向上という長所がある。
【図面の簡単な説明】
【図１】従来における冗長回路の構成を示すブロック図。
【図２】図１に示した冗長デコーダの回路図。
【図３】図１及び図２に示した回路の動作特性を示す波形図。
【図４】図１及び図２に示した回路における冗長動作時の遅延特性を示す波形図。
【図５】本発明による冗長回路の構成を示すブロック図。
【図６】図５に示した冗長デコーダの回路図。
【図７】図５及び図６に示した回路の動作特性を示す波形図。
【図８】図５及び図６に示した回路における冗長動作時の遅延特性を示す波形図。
【符号の説明】
１１，１４ アドレスバッファ
１２ デコーダ
１３ ワードラインデコーダ
１５ 冗長デコーダ
１６ 冗長ワードラインデコーダ
【発明の属する技術分野】
本発明は半導体メモリ装置の冗長回路に関し、特に、同期式半導体メモリ装置の冗長デコーダに関する。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化につれてメモリセルの不良救済機能は多様化する傾向にあり、これに沿って冗長回路の重要性も増している。そして最近では、冗長に際する冗長メモリセルとノーマルメモリセルとのアクセス時間差が超高速の半導体メモリ装置で問題となっており、改善の必要性が出てきている。
【０００３】
図１は、半導体メモリ装置におけるノーマルワードライン（ノーマルメインワードライン）及び冗長ワードライン（冗長メインワードライン）の選択を行う構成を示す。ノーマルワードラインの選択動作では、まずアドレスバッファ１１が、入力されるアドレスＸＡｉを同期信号ＫＦＲＳＴに同期させてアドレス信号Ａｉを出力する。このアドレス信号Ａｉはデコーダ１２でデコーディングされ、デコーディング信号Ｐｉが発生する。そして、このデコーディング信号Ｐｉを入力するワードラインデコーダ（メインワードラインデコーダ）１３は、デコーディング信号Ｐｉを同期信号ＫＳＣＮＤ１に同期させて該当するノーマルワードラインＭＷＬを選択する。次に、冗長ワードラインの選択動作は冗長回路により行われ、まずアドレスバッファ１４が、入力されるアドレスＸＡｉを同期信号ＫＦＲＳＴに同期させて冗長アドレス信号ＲＡｉを出力する。この冗長アドレス信号ＲＡｉは冗長デコーダ１５でデコーディングされ、冗長デコーディング信号ＲＰｉが発生する。この冗長デコーディング信号ＲＰｉを入力とする冗長ワードラインデコーダ（冗長メインワードラインデコーダ）１６は、冗長デコーディング信号ＲＰｉを同期信号ＫＳＣＮＤ１に同期させて該当する冗長ワードラインＲＭＷＬを選択する。
【０００４】
このような動作中において、冗長デコーダ１５及びデコーダ１２は、相互に異なる構成を有するために冗長アドレスＲＡｉとアドレスＡｉとをデコーディングするときにそれぞれ固有のτ１とτ３の遅延時間をもつ。従って、冗長ワードラインＲＭＷＬの選択時間はτ２、ノーマルワードラインＭＷＬの選択時間はτ４となり、違いが出てくる。
【０００５】
図２に、冗長デコーダ１５の詳細構成を示す。ヒューズＦＥは該当する冗長デコーダ１５がプログラムされたときに切断される。つまり、ノードＺＦＥに接続されるヒューズＦＥ、抵抗Ｒ１、ＭＯＳキャパシタＣ１、インバータＩ１、ＮＭＯＳトランジスタＮ２、及びＰＭＯＳトランジスタＰ２は、冗長デコーダ１５がプログラムされたか否かを示す手段となる。また、出力ノードＺＲＲにつながるＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、動作時に活性化される信号ＺＺＰＤに従ってスイッチングされ、これにより出力ノードＺＲＲの動作状態を示す手段になる。ヒューズＦｉ１，Ｆｉ２（ｉは０，１，２，…，ｎ）は、冗長モード時の冗長ワードラインを選択する冗長アドレスＲＰｉをプログラムするためのプログラム手段になる。ＮＭＯＳトランジスタＮｉ１，Ｎｉ２及びインバータＩＧ０〜ＩＧｎは、入力される冗長アドレスＲＡｉをプログラム手段に従いデコーディングするデコード手段となる。
【０００６】
図３に、上記回路の動作特性を示す。まず、アドレスバッファ１１，１４はアドレスＸＡｉを入力し、これに従い同期信号ＫＦＲＳＴに同期させてアドレス信号Ａｉ，ＲＡｉを出力する。冗長アドレスＲＡｉを入力する図２のような冗長デコーダ１５は、冗長アドレスＲＡｉを時間τ１でデコーディングし、冗長デコーディング信号ＲＰｉを出力する。このときの冗長デコーダ１５の動作は次のようなものである。
【０００７】
冗長デコーダ１５では、そのヒューズＦｉ１，Ｆｉ２を利用して不良ノーマルメモリセルのアドレスをプログラムすることにより、不良ノーマルメモリセルの選択時に冗長メモリが代わりに選択される。即ち、不良ノーマルメモリセルのアドレスと一致するように冗長デコーダ１５のヒューズＦｉ１，Ｆｉ２を切断することにより、冗長アドレスＲＡｉ入力時に冗長デコーディング信号ＲＰｉが出力され、冗長メモリセルへの置き換えが実行される。この場合、ヒューズＦＥも切断されて冗長デコーダ１５が使用状態にセットされる。
【０００８】
動作時に信号ＺＺＰＤが論理“ロウ”活性化されるので、ＰＭＯＳトランジスタＰ１はターンオンとなり、ＮＭＯＳトランジスタＮ１はターンオフとなる。更に、ヒューズＦＥの切断でノードＺＦＥが論理“ロウ”レベルになり、またインバータＩ１を通じ論理“ハイ”レベルがＮＭＯＳトランジスタＮ２に印加されて短ターンオンになるので、ノードＺＦＥは完全な論理“ロウ”レベルになる。これによりＰＭＯＳトランジスタＰ２がターンオンとなるので、出力ノードＺＲＲは論理“ハイ”レベルになる。
【０００９】
このような状態で入力される冗長アドレスＲＡｉがプログラム切断されたヒューズＦｉ１，Ｆｉ２と一致する場合は、出力ノードＺＲＲが論理“ハイ”レベルを維持し、これに従って冗長デコーディング信号ＲＰｉは論理“ハイ”レベルで出力される。一方、入力される冗長アドレスＲＡｉがプログラムされたヒューズＦｉ１，Ｆｉ２と一致しなければ出力ノードＺＲＲは論理“ロウ”レベルとなり、冗長デコーディング信号ＰＲｉは論理“ロウ”レベルで出力される。
【００１０】
この結果冗長デコーダ１５から冗長デコーディング信号ＰＲｉが活性出力されると冗長ワードラインデコーダ１６は、同期信号ＫＳＣＮＤ１に冗長デコーディング信号ＰＲｉを同期させて出力し冗長ワードラインＲＭＷＬを選択する。
【００１１】
【発明が解決しようとする課題】
上記従来の冗長回路には次のような解決課題がある。
【００１２】
第一に、冗長デコーダ１５内において、ヒューズＦｉ１，Ｆｉ２のプログラム状態に従ってＮＭＯＳトランジスタＮｉ１，Ｎｉ２が動作することになるが、その動作数は、アドレス選択状態に応じて異なり、１つであったり多数であったりすることになる。ＰＭＯＳトランジスタＰ１，Ｐ２のサイズは一定であるので、ＮＭＯＳトランジスタの動作数が変わると、出力される冗長デコーディング信号ＲＰｉの活性状態（エネーブル）と非活性状態（ディスエーブル）とで伝達遅延時間にそれぞれ差が生じる。
【００１３】
図４を参照して、１個のＮＭＯＳトランジスタによる伝達遅延時間、ｋ個のＮＭＯＳトランジスタによる伝達遅延時間について説明する。１個のＮＭＯＳトランジスタによる場合の活性遅延時間（活性状態の冗長デコーディング信号ＰＲｉが出力されるまでの時間）をｔＡ、非活性遅延時間（非活性状態の冗長デコーディング信号ＰＲｉが出力されるまでの時間）をｔＢとし、また、ｋ個のＮＭＯＳトランジスタによる場合の活性遅延時間をｔＣ、非活性遅延時間をｔＤとする。すると、冗長デコーディング信号ＰＲｉの活性遅延時間はτｅ＝ｔＣ−ｔＡの差が生じ、非活性遅延時間はτｄ＝ｔＢ−ｔＤの差が生じる。このとき、活性遅延時間ｔＣを速く補償するためにＰＭＯＳトランジスタＰ１，Ｐ２のサイズを大きくする場合でもｔＡをｔＢより速めることはできないので、冗長デコーディング信号ＲＰｉの誤動作を防止するためには、τ１＝ｔＣ−ｔＲＡの伝達遅延時間を有することになる。このτ１は、冗長デコーダ１５で冗長アドレスＲＡｉをデコーディングするときの遅延時間となる。
【００１４】
第二に、ｔ（ＸＡｉ−ＲＡｉ）時間に発生するアドレスに応じたローディング差、及び冗長デコーダ１５のＮＭＯＳトランジスタの動作数の違いにより、τ２が変化してアドレススキュー(address skew)が発生する。即ち、一般にノーマルワードライン選択の方が冗長ワードライン選択よりも速くなるので、ノーマルワードラインが活性状態から非活性状態へ遷移する速度を冗長ワードラインが非活性状態から活性状態へ遷移する速度よりも遅くなるようにしないと、ノーマルワードラインと冗長ワードラインとが同時に活性化されるスキューが発生する。従って、ノーマルワードライン選択と冗長ワードライン選択との差τＤＵ＝τ４−τ２だけアクセス時間が遅延することになる。
【００１５】
第三に、上記スキュー時間τskewににより、同期式半導体メモリ装置においてセットアップ時間(set-up time) とホールド時間(hold time) とにτＤＵだけの損失が発生する。これは、図３に示すノーマルワードラインのアドレスＸＡｉが論理“ハイ”レベルの場合、又は冗長デコーディング信号ＲＰｉが論理“ロウ”レベルの場合に、冗長ワードラインが選択されることにより２本のワードラインがτＤＵの時間同時に動作してその間の動作電流が増加することにつながる。
【００１６】
このような解決課題に着目して本発明は、半導体メモリ装置において冗長ワードラインを迅速に選択できる冗長回路とその冗長デコーダを提供する。また、半導体メモリ装置において、アドレススキューの関しない適正タイミングを提供し、冗長デコーダの活性速度を非活性速度とのマージンを考慮せず迅速に処理することができ、ワードラインの誤動作による動作電流の増加を防止可能な冗長回路とその冗長デコーダを提供する。
【００１７】
【課題を解決するための手段】
上記目的のために本発明は、同期式半導体メモリ装置の冗長デコーダにおいて、冗長デコーディング信号を発生する出力ノードと、この出力ノードと直接に並列接続されて冗長アドレスをプログラムするプログラム手段と、このプログラム手段につながれて入力アドレスに従いオンオフし、前記出力ノードの論理状態を決定するデコード手段と、前記入力アドレスの確定後に活性となる同期信号に従って動作し、この同期信号の活性期間で前記冗長デコーディング信号の出力経路を許容とし且つ前記同期信号の非活性期間で前記冗長デコーディング信号の出力経路を抑止とする同期手段とを備え、前記同期手段は、前記同期信号によりゲート制御され、前記同期信号の活性期間でオフして前記出力ノードを接地と切断し且つ前記同期信号の非活性期間でオンして前記出力ノードを接地させるＭＯＳトランジスタにより構成されることを特徴とする。
【００１８】
また、本発明によれば、半導体メモリ装置の冗長回路において、入力アドレスを第１同期信号に同期させて冗長用入力アドレスを出力するアドレスバッファと、冗長アドレスをプログラムするプログラム手段をもち、これによりプログラムした冗長アドレスと前記冗長用入力アドレスが一致するときに、第２同期信号に同期させて冗長デコーディング信号を活性出力する冗長デコーダと、前記冗長デコーディング信号に従い冗長ワードラインを選択する冗長ワードラインデコーダとを備え、前記冗長デコーダは、冗長デコーディング信号を発生する出力ノードと、この出力ノードと直接に並列接続されて冗長アドレスをプログラムするプログラム手段と、このプログラム手段につながれて冗長用入力アドレスに従いオンオフし、前記出力ノードの論理状態を決定するデコード手段と、前記第１同期信号から少なくとも前記アドレスバッファの遅延時間だけ遅延され、前記冗長用入力アドレスの確定後に活性となる前記第２同期信号に従って動作し、この第２同期信号の活性期間で前記冗長デコーディング信号の出力経路を許容とし且つ前記第２同期信号の非活性期間で前記冗長デコーディング信号の出力経路を抑止とする同期手段とを備え、前記同期手段は、前記同期信号によりゲート制御され、前記同期信号の活性期間でオフして前記出力ノードを接地と切断し且つ前記同期信号の非活性期間でオンして前記出力ノードを接地させるＭＯＳトランジスタにより構成されることを特徴とする。
【００１９】
前記第１乃至第３同期信号は、外部クロック信号に同期した周期を有するものとしておけばよい。
このように同期手段を備えることにより、冗長ワードラインの選択を速めるためにプルアップ機能を有する冗長デコーダのＰＭＯＳトランジスタサイズを増加させ得るものである。
【００２０】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。尚、図中の共通部分には同じ符号を付して説明する。
【００２１】
ここで使用される“ＫＦＲＳＴ”は、入力されるアドレスＸＡｉの同期を図る第１同期信号を、“ＫＦＲＳＴ２”は、第１同期信号ＫＦＲＳＴを遅延した信号で冗長デコーディング信号ＲＰｉの同期を図る第２同期信号を、そして“ＫＳＣＮＤ１”は、冗長デコーディング信号ＲＰｉにより冗長ワードラインを選択する際の同期を図る第３同期信号をそれぞれ意味する。第３同期信号も、第１或いは第２同期信号を遅延させることで得ることができる。これら同期信号は、システムクロック等の外部クロック信号から得られる。
【００２２】
図５に、ノーマルワードライン（ノーマルメインワードライン）及び冗長ワードライン（冗長メインワードライン）を選択する構成のブロック図を示す。まず、ノーマルワードラインを選択する構成で、アドレスバッファ１１は、入力されるアドレスＸＡｉを第１同期信号ＫＦＲＳＴに同期させてアドレス信号Ａｉを発生する。このアドレス信号Ａｉは、デコーダ１２でデコーディングされてデコーディング信号Ｐｉが発生する。このデコーディング信号Ｐｉを入力とするワードラインデコーダ（メインワードラインデコーダ）１３は、デコーディング信号Ｐｉを第３同期信号ＫＳＣＮＤ１に同期させて該当するノーマルワードラインＭＷＬを選択する。
【００２３】
次に、冗長ワードラインを選択する冗長回路の構成で、アドレスバッファ１４は、入力されるアドレスＸＡｉを第１同期信号ＫＦＲＳＴに同期させて冗長アドレス信号ＲＡｉを出力する。冗長デコーダ１５は、冗長アドレスＲＡｉをデコーディングし、第２同期信号ＫＦＲＳＴ２に同期させて冗長デコーディング信号ＲＰｉを発生する。この冗長デコーディング信号ＲＰｉを入力する冗長ワードラインデコーダ（冗長メインワードラインデコーダ）１６は、冗長デコーディング信号ＲＰｉに従って該当する冗長ワードラインＲＭＷＬを選択する。
【００２４】
この回路において、冗長デコーダ１５及びデコーダ１２は相互に異なる構成を有するので、入力される冗長アドレスＲＡｉ及びアドレスＡｉをデコーディングするときにそれぞれτ１’とτ３の遅延時間を有する。従って、冗長ワードラインＲＭＷＬが選択される時間はτ２’、ノーマルワードラインＭＷＬが選択される時間はτ４だけかかる。
【００２５】
図６は、冗長デコーダ１５の詳細構成を示す。ヒューズＦＥは、該当する冗長デコーダ１５がプログラムされたときに切断される。つまり、ノードＺＦＥに接続されるヒューズＦＥ、抵抗Ｒ１、ＭＯＳキャパシタＣ１、インバータＩ１、ＮＭＯＳトランジスタＮ２、及びＰＭＯＳトランジスタＰ２は、該当する冗長デコーダ１５がプログラムされたか否かを示す手段になる。また、出力ノードＺＲＲにつながるＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、動作時に活性化される信号ＺＺＰＤに従いスイッチングされて出力ノードＺＲＲに動作状態を示す手段になる。ヒューズＦｉ１，Ｆｉ２（ｉ＝０，１，２，…，ｎ）は、冗長時に冗長ワードラインを選択するためのアドレスをプログラムするプログラム手段となる。ＮＭＯＳトランジスタＮｉ１，Ｎｉ２及びインバータＩＧ０〜ＩＧｎは、入力される冗長アドレスＲＡｉをプログラム手段に従いデコーディングするデコード手段となる。インバータＩ４は、第２同期信号ＫＦＲＳＴ２を反転出力し、このインバータＩ４の出力により制御されるＮＭＯＳトランジスタＮ３は、ターンオンで出力ノードＺＲＲを接地させる。このＮＭＯＳトランジスタＮ３により、冗長デコーディング信号ＲＰｉを第２同期信号ＫＦＲＳＴ２に同期させて出力する同期手段が構成されている。
【００２６】
図７は、上記回路の動作特性を示す波形図である。まず、アドレスバッファ１１，１４は、図示のようなアドレスＸＡｉを入力し、このアドレスＸＡｉから第１同期信号ＫＦＲＳＴに同期させてアドレス信号Ａｉ，ＲＡｉを出力する。冗長アドレスＲＡｉを入力とする図６の構成をもつ冗長デコーダ１５は、冗長アドレスＲＡｉをデコーディングして第２同期信号ＫＦＲＳＴ２に同期させた冗長デコーディング信号ＲＰｉを出力する。
【００２７】
図６を参照すれば、冗長デコーダ１５は、そのヒューズＦｉ１，Ｆｉ２を利用して不良ノーマルメモリセルのアドレスをプログラムすることにより、不良ノーマルメモリセルのアドレスを記憶する。そして、ヒューズＦＥを切断することで該当する冗長デコーダ１５が使用可能とされる。動作に際して信号ＺＺＰＤが論理“ロウ”になれば、ＰＭＯＳトランジスタＰ１はターンオン、ＮＭＯＳトランジスタＮ１はターンオフとなる。このときにヒューズＦＥが切断されているとノードＺＦＥが論理“ロウ”レベルになり、またインバータＩ１を通じた論理“ハイ”の印加でＮＭＯＳトランジスタＮ２がターンオンするので、ノードＺＦＥは完全な論理“ロウ”レベルになる。ノードＺＦＥが論理“ロウ”レベルになるとＰＭＯＳトランジスタＰ２がターンオンとなるので、出力ノードＺＲＲは論理“ハイ”レベルとなる。
【００２８】
このような状態で、入力される冗長アドレスＲＡｉがヒューズＦｉ１，Ｆｉ２のプログラムと一致するアドレスを有する場合、出力ノードＺＲＲは論理“ハイ”レベルを維持し、これにより冗長デコーディング信号ＲＰｉは論理“ハイ”レベルで出力される。一方、入力される冗長アドレスＲＡｉがヒューズＦｉ１，Ｆｉ２のプログラムと異なるアドレスを有する場合、出力ノードＺＲＲは論理“ロウ”レベルとなる。これに従い冗長デコーディング信号ＲＰｉは論理“ロウ”レベルで出力される。
【００２９】
このときに第２同期信号ＫＦＲＳＴ２は、図７に示したように第１同期信号ＫＦＲＳＴの遅延信号として提供され、インバータＩ４は、第２同期信号ＫＦＲＳＴ２を反転して反転信号バーＫＦＲＳＴ２を出力する。そして、この反転信号バーＫＦＲＳＴ２がＮＭＯＳトランジスタＮ３のゲート電極に印加されるので、出力ノードＺＲＲに発生する冗長デコーディング信号ＲＰｉは第２同期信号ＫＦＲＳＴ２に同期して出力されることになる。タイミングとしてはｔ（ＸＡｉ−ＲＡｉ）＜ｔ（ＫＦＲＳＴ−ＫＦＲＳＴ２）としてあるので、出力ノードＺＲＲ上の出力信号は、第２同期信号ＫＦＲＳＴ２により決定され出力される。即ち、第２同期信号ＫＦＲＳＴ２が論理“ロウ”レベルにあればＮＭＯＳトランジスタＮ３がターンオンとなるので、出力ノードＺＲＲは論理“ロウ”レベルであり、第２同期信号ＫＦＲＳＴ２が論理“ハイ”レベルになってＮＭＯＳトランジスタＮ３がターンオフすることにより、出力ノードＺＲＲのレベルは、プログラムされたアドレスと冗長アドレスＲＡｉとの比較状態に従い決定されることになる。
【００３０】
以上のように冗長デコーディング信号ＲＰｉは第２同期信号ＫＦＲＳＴ２に同期するので、冗長デコーディング信号ＲＰｉの活性(enable)及び非活性(disable) のマージン(margin)を考慮しなくてもよい。つまり、図８の点線で示すように、活性及び非活性間のマージンを考慮しなくてもよいので、冗長デコーダ１５の活性遅延時間τ１’を速められる（τ１’≪τ１）。
【００３１】
また、冗長デコーダ１５は、第２同期信号ＫＦＲＳＴ２により冗長デコーディング信号ＲＰｉを発生するので、アドレス論理の違いに従うアドレススキューが発生しない。そして、図５において、τ１’−τ３＝ｔ（ＫＳＣＮＤ１）−ｔ（ＫＦＲＳＴ２）の関係となるように同期信号ＫＳＣＮＤ１，ＫＦＲＳＴ２の遅延時間を形成すればτ２’＝τ４とすることができ、これによれば、冗長メモリセルとノーマルメモリセルとのワードライン選択時間の差を除去できる。従って、従来のような２本のワードラインの同時選択の発生を防止可能で、動作電流の増加を防止し、セットアップ時間及びホールド時間の特性を改善できる。
【００３２】
つまり本発明の冗長回路によれば、遅延時間の抑制、アドレススキューの抑制、ダブルワードライン選択による動作電流増加の防止、そしてセットアップ時間及びホールド時間の特性向上という長所がある。
【図面の簡単な説明】
【図１】従来における冗長回路の構成を示すブロック図。
【図２】図１に示した冗長デコーダの回路図。
【図３】図１及び図２に示した回路の動作特性を示す波形図。
【図４】図１及び図２に示した回路における冗長動作時の遅延特性を示す波形図。
【図５】本発明による冗長回路の構成を示すブロック図。
【図６】図５に示した冗長デコーダの回路図。
【図７】図５及び図６に示した回路の動作特性を示す波形図。
【図８】図５及び図６に示した回路における冗長動作時の遅延特性を示す波形図。
【符号の説明】
１１，１４ アドレスバッファ
１２ デコーダ
１３ ワードラインデコーダ
１５ 冗長デコーダ
１６ 冗長ワードラインデコーダ
Claims (3)
- 同期式半導体メモリ装置の冗長デコーダにおいて、
冗長デコーディング信号を発生する出力ノードと、
この出力ノードと直接に並列接続されて冗長アドレスをプログラムするプログラム手段と、
このプログラム手段につながれて入力アドレスに従いオンオフし、前記出力ノードの論理状態を決定するデコード手段と、
前記入力アドレスの確定後に活性となる同期信号に従って動作し、この同期信号の活性期間で前記冗長デコーディング信号の出力経路を許容とし且つ前記同期信号の非活性期間で前記冗長デコーディング信号の出力経路を抑止とする同期手段とを備え、
前記同期手段は、前記同期信号によりゲート制御され、前記同期信号の活性期間でオフして前記出力ノードを接地と切断し且つ前記同期信号の非活性期間でオンして前記出力ノードを接地させるＭＯＳトランジスタにより構成されることを特徴とする冗長デコーダ。 - 半導体メモリ装置の冗長回路において、
入力アドレスを第１同期信号に同期させて冗長用入力アドレスを出力するアドレスバッファと、
冗長アドレスをプログラムするプログラム手段をもち、これによりプログラムした冗長アドレスと前記冗長用入力アドレスが一致するときに、第２同期信号に同期させて冗長デコーディング信号を活性出力する冗長デコーダと、
前記冗長デコーディング信号に従い冗長ワードラインを選択する冗長ワードラインデコーダとを備え、
前記冗長デコーダは、
冗長デコーディング信号を発生する出力ノードと、
この出力ノードと直接に並列接続されて冗長アドレスをプログラムするプログラム手段と、
このプログラム手段につながれて冗長用入力アドレスに従いオンオフし、前記出力ノードの論理状態を決定するデコード手段と、
前記第１同期信号から少なくとも前記アドレスバッファの遅延時間だけ遅延され、前記冗長用入力アドレスの確定後に活性となる前記第２同期信号に従って動作し、この第２同期信号の活性期間で前記冗長デコーディング信号の出力経路を許容とし且つ前記第２同期信号の非活性期間で前記冗長デコーディング信号の出力経路を抑止とする同期手段とを備え、
前記同期手段は、前記同期信号によりゲート制御され、前記同期信号の活性期間でオフして前記出力ノードを接地と切断し且つ前記同期信号の非活性期間でオンして前記出力ノードを接地させるＭＯＳトランジスタにより構成されることを特徴とする冗長回路。 - 前記第１乃至第３同期信号は、外部クロック信号に同期した周期を有する請求項２に記載の冗長回路。
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