KR20070017763A - 공통 어드레스 버스를 가지는 반도체 메모리 장치의 내부어드레스 분배기 - Google Patents

공통 어드레스 버스를 가지는 반도체 메모리 장치의 내부어드레스 분배기 Download PDF

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Abstract

본 발명은 공통 어드레스 버스를 가지는 반도체 메모리 장치의 내부 어드레스 분배기에 관한 것으로, 본 발명에 따른 내부 어드레스 분배기는 단일의 공통 어드레스 버스를 통하여 서로 다른 어드레스 신호들을 서로 다른 내부 장치들에 각각 전달함으로써, 신호 간섭에 의한 내부 장치들의 오동작을 방지하고, 레이아웃 면적을 감소시킬 수 있다.
공통 어드레스 버스, 패스 게이트, 로우 어드레스 신호, 모드 설정 어드레스 신호

Description

공통 어드레스 버스를 가지는 반도체 메모리 장치의 내부 어드레스 분배기{Internal address divider for a semiconductor memory device with common address bus}
도 1은 종래의 반도체 메모리 장치의 내부 어드레스 분배기와 주변 장치들을 개략적으로 도시한 블록도이다.
도 2는 도 1에 도시된 내부 어드레스 분배기의 동작과 관련된 신호들의 타이밍도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부 어드레스 분배기와 주변 장치들을 개략적으로 도시한 블록도이다.
도 4는 도 3에 도시된 패스 게이트의 상세한 회로도이다.
도 5는 도 3에 도시된 내부 어드레스 분배기의 동작과 관련된 신호들의 타이밍도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 내부 어드레스 분배기 110 : 칼럼 어드레스 분배기
120 : 제어 신호 발생기 130 : 제1 패스 게이트
140 : 제2 패스 게이트 150 : 제3 패스 게이트
160 : 칼럼 어드레스 버스 170 : 공통 어드레스 버스
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 내부 어드레스 분배기에 관한 것이다.
일반적으로, 반도체 메모리 장치는 메모리 컨트롤러와 같은 외부의 제어 장치로부터 수신되는 제어 신호들과 어드레스 신호들에 응답하여, 리드(read) 또는 라이트(write) 동작을 실행한다. 여기에서, 상기 어드레스 신호들은 칼럼 어드레스 신호, 로우 어드레스 신호, 및 모드 설정을 위한 어드레스 신호를 포함한다. 상기 외부 제어 장치는 상기 어드레스 신호들을 하나의 신호 라인을 통하여 상기 반도체 메모리 장치에 전송하고, 상기 반도체 메모리 장치의 내부 어드레스 분배기가 상기 어드레스 신호들로부터 칼럼 어드레스 신호, 로우 어드레스 신호, 및 모드 설정을 위한 어드레스 신호를 분배하여 각각 출력한다. 도 1은 종래의 반도체 메모리 장치의 내부 어드레스 분배기와 주변 장치들을 개략적으로 도시한 블록도이다. 도 1을 참고하면, 내부 어드레스 분배기(10)는 입력 버퍼(20), 로우 프리 디코더(30), 및 모드 레지스터 셋(mode register set) 디코더(40)에 각각 연결된다. 상기 내부 어드레스 분배기(10)는 칼럼 어드레스 분배기(11), 제1 패스(pass) 게이트(12), 및 제2 패스 게이트(13)를 포함한다. 도 2를 참고하여, 상기 내부 어드레스 분배기(10)의 동작을 간략히 설명하면 다음과 같다. 먼저, 상기 입력 버퍼(20)가 클럭 신호(CLOCK)에 응답하여, 외부 어드레스 신호(ADD)를 수신하고, 입력 어드레스 신호 (ADDOUT)를 출력한다. 상기 칼럼 어드레스 분배기(11)는 상기 입력 어드레스 신호(ADDOUT)로부터 칼럼 어드레스 신호(ADD_COL)와 내부 어드레스 신호(ADD_IN)를 분배한다. 상기 내부 어드레스 신호(ADD_IN)는 로우 어드레스 신호(ADD_ROW)와 모드 설정 어드레스 신호(ADD_MR)를 포함한다. 여기에서, 상기 칼럼 어드레스 분배기(11)가 상기 로우 어드레스 신호(ADD_ROW)를 출력하는 시점과 상기 모드 설정 어드레스 신호(ADD_MR)를 출력하는 시점은 서로 다르다. 다시 말하면, 도 2에서 참조되는 것과 같이, 상기 칼럼 어드레스 분배기(11)가 상기 로우 어드레스 신호(ADD_ROW)를 출력한 후, 상기 모드 설정 어드레스 신호(ADD_MR)를 출력한다. 또, 상기 칼럼 어드레스 분배기(11)는 분배된 상기 칼럼 어드레스 신호(ADD_COL)를 제1 어드레스 버스(50)에 출력한다. 상기 제1 패스 게이트(12)는 제어 신호(ROWP)에 응답하여, 상기 칼럼 어드레스 분배기(11)로부터 수신되는 상기 로우 어드레스 신호(ADD_ROW)를 제2 어드레스 버스(60)를 통하여 상기 로우 프리 디코더(30)에 출력한다. 상기 로우 프리 디코더(30)는 상기 로우 어드레스 신호(ADD_ROW)를 디코딩하고, 디코딩된 로우 어드레스 신호(PRE_ROW)를 출력한다. 상기 제2 패스 게이트(13)는 제어 신호(MRSTP)에 응답하여, 상기 칼럼 어드레스 분배기(11)로부터 수신되는 상기 모드 설정 어드레스 신호(ADD_MR)를 제3 어드레스 버스(70)를 통하여 상기 MRS 디코더(40)에 출력한다. 상기 MRS 디코더(40)는 상기 모드 설정 어드레스 신호(ADD_MR)에 응답하여 설정되는 모드에 대응하는 모드 제어 신호(MRS)를 출력한다.
상술한 것과 같이, 상기 내부 어드레스 분배기(10)는 상기 로우 어드레스 신호(ADD_ROW)와 상기 모드 설정 어드레스 신호(ADD_MR)를 서로 다른 시점에 서로 다른 어드레스 버스들(60 및 70)을 통하여 각각 출력한다. 다시 말하면, 상기 제1 패스 게이트(12)가 상기 제2 어드레스 버스(60)를 상기 칼럼 어드레스 분배기(11)에 연결할 때, 상기 패스 게이트(13)는 상기 제3 어드레스 버스(70)를 상기 칼럼 어드레스 분배기(11)로부터 분리한다. 그 결과, 상기 제3 어드레스 버스(70)가 플로우팅(floating) 상태로 되고, 상기 칼럼 어드레스 분배기(11)로부터 출력되는 상기 로우 어드레스 신호(ADD_ROW)가 상기 제2 어드레스 버스(60)에 로딩(loading) 된다. 하지만, 이때, 상기 제3 어드레스 버스들(60, 70) 간의 기생 캐패시턴스 성분에 의해, 플로우팅 상태의 상기 제3 어드레스 버스(70)에는 상기 제1 어드레스 버스에 로딩된 상기 로우 어드레스 신호(ADD_ROW)가 반영될 수 있다. 그 결과, 상기 MRS 디코더(40)가 잘못된 신호를 수신하고, 오동작하게 될 수 있다. 따라서, 상기 내부 어드레스 분배기(10)는 상기 제2 및 제3 어드레스 버스들(60, 70) 간의 신호 간섭에 의해 상기 로우 프리 디코더(30) 또는 상기 MRS 디코더(40)의 오동작을 발생시키는 문제점이 있다. 또한, 상기 내부 어드레스 분배기(10)는 상기 로우 어드레스 신호(ADD_ROW)를 전달하기 위한 상기 제2 어드레스 버스(60)와 상기 모드 설정 어드레스 신호(ADD_MR)를 전달하기 위한 상기 제3 어드레스 버스(70)를 각각 구비해야 하므로, 그 레이아웃(layout) 면적이 증가하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 단일의 공통 어드레스 버스를 통하여 서로 다른 어드레스 신호들을 서로 다른 내부 장치들에 각각 전달함으로써, 신호 간섭에 의한 내부 장치들의 오동작을 방지하고, 레이아웃 면적을 감소시 킬 수 있는 반도체 메모리 장치의 내부 어드레스 분배기를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 내부 어드레스 분배기는, 제어 신호 발생기, 칼럼 어드레스 분배기, 및 제1 패스 게이트를 포함한다. 제어 신호 발생기는 제1 및 제2 제어 신호들에 응답하여, 제1 내지 제3 내부 제어 신호들을 발생한다. 칼럼 어드레스 분배기는 입력 버퍼로부터 수신되는 입력 어드레스 신호로부터 로우 어드레스 신호 및 모드 설정 어드레스 신호를 포함하는 내부 어드레스 신호와, 칼럼 어드레스 신호를 분배하여 출력한다. 제1 패스 게이트는 제1 내부 제어 신호에 응답하여, 내부 어드레스 신호를 수신하고 공통 어드레스 버스를 통하여 제2 및 제3 패스 게이트들에 각각 출력한다. 제2 패스 게이트는 제2 내부 제어 신호에 응답하여, 공통 어드레스 버스를 통하여 수신되는 로우 어드레스 신호를 로우 프리 디코더에 출력한다. 제3 패스 게이트는 제3 내부 제어 신호에 응답하여, 공통 어드레스 버스를 통하여 수신되는 모드 설정 어드레스 신호를 MRS(mode register set) 디코더에 출력한다. 바람직하게, 제2 패스 게이트가 동작할 때, 제3 패스 게이트는 동작하지 않는다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치의 내부 어드레스 분배기와 주변 장치들을 개략적으로 도시한 블록도이다. 도 3을 참고하면, 내부 어드레스 분배기(100)는 칼럼 어드레스 분배기(110), 제어 신호 발생기(120), 및 제1 패스 게이트(130)를 포함한다. 상기 칼럼 어드레스 분배기(110)는 입력 버퍼(101)로부터 수신되는 입력 어드레스 신호(ADDO)로부터 로우 어드레스 신호(RADD) 및 모드 설정 어드레스 신호(MADD)를 포함하는 내부 어드레스 신호(IADD1)와, 칼럼 어드레스 신호(CADD)를 분배하여 출력한다. 상기 칼럼 어드레스 분배기(110)는 상기 칼럼 어드레스 신호(CADD)를 칼럼 어드레스 버스(160)에 출력한다. 상기 입력 버퍼(101)는 클럭 신호(CLK)에 동기하여, 외부 장치(미도시)로부터 수신되는 외부 어드레스 신호(ADDR)를 상기 입력 어드레스 신호(ADDO)로서 출력한다. 상기 제어 신호 발생기(120)는 제1 내지 제3 제어 로직 회로들(121∼123)을 포함한다. 상기 제1 제어 로직 회로(121)는 NOR 게이트(81)와 인버터(82)를 포함한다. 상기 NOR 게이트(81)는 제1 및 제2 제어 신호들(ROWP, MRSTP)에 응답하여, 내부 로직 신호(NRL)를 출력한다. 바람직하게, 상기 NOR 게이트(81)는 제1 및 제2 제어 신호들(ROWP, MRSTP) 중 어느 하나가 로직 '하이'일 때, 상기 내부 로직 신호(NRL)를 로직 '로우'로 출력한다. 상기 인버터(82)는 상기 내부 로직 신호(NRL)를 반전시키고, 그 반전된 신호를 상기 제1 내부 제어 신호(FPASS)로서 출력한다. 상기 제2 제어 로직 회로(122)는 인버터들(83∼86)을 포함하는 지연 회로로서, 상기 제1 제어 신호(ROWP)를 설정된 시간 동안 지연시키고, 그 지연된 신호를 상기 제2 내부 제어 신호(SPASS)로서 출력한다. 상기 제3 제어 로직 회로(123)는 인버터들(87∼90)을 포 함하는 지연 회로로서, 상기 제21 제어 신호(MRSTP)를 상기 설정된 시간 동안 지연시키고, 그 지연된 신호를 상기 제3 내부 제어 신호(TPASS)로서 출력한다.
상기 제1 패스 게이트(130)는 상기 내부 어드레스 신호(IADD1)를 수신하고, 상기 제1 내부 제어 신호(FPASS)에 응답하여, 내부 어드레스 신호(IADD2)를 공통(common) 어드레스 버스(170)를 통하여 제2 및 제3 패스 게이트들(140, 150)에 각각 출력한다. 여기에서, 상기 내부 어드레스 신호(IADD1)와 상기 내부 어드레스 신호(IADD2)는 실질적으로 동일하다. 좀 더 상세하게는, 상기 내부 어드레스 신호(IADD1)가 상기 제1 패스 게이트(130)를 통과하면서 지연되는데, 그 지연된 신호가 상기 내부 어드레스 신호(IADD2)이다.
상기 제2 패스 게이트(140)는 상기 제2 내부 제어 신호(SPASS)에 응답하여, 상기 공통 어드레스 버스(170)를 통하여 수신되는 상기 내부 어드레스 신호(IADD2)에 포함되는 상기 로우 어드레스 신호(RADD)를 로우 프리 디코더(102)에 출력한다. 그 결과, 상기 로우 프리 디코더(102)가 상기 로우 어드레스 신호(RADD)를 디코딩하고, 그 디코딩된 로우 어드레스 신호(PROW)를 출력한다.
상기 제3 패스 게이트(150)는 상기 제3 내부 제어 신호(TPASS)에 응답하여, 상기 공통 어드레스 버스(170)를 통하여 수신되는 상기 내부 어드레스 신호(IADD2)에 포함되는 상기 모드 설정 어드레스 신호(MADD)를 MRS 디코더(103)에 출력한다. 그 결과, 상기 MRS 디코더(103)가 상기 모드 설정 어드레스 신호(MADD)에 의해 설정되는 모드에 대응하는 모드 제어 신호(MRS)를 출력한다.
도 4는 도 3에 도시된 패스 게이트의 상세한 회로도이다. 상기 제1 내지 제3 패스 게이트들(130∼150)의 구성 및 구체적인 동작은 서로 유사하므로, 도 4에서는 상기 제1 패스 게이트(130)를 중심으로 설명하기로 한다. 상기 제1 패스 게이트(130)는 인버터(131)와 전송 게이트(132)를 포함한다. 상기 인버터(131)는 상기 제1 내부 제어 신호(FPASS)를 반전시키고, 그 반전된 신호(FPASSB)를 출력한다. 상기 전송 게이트(132)는 상기 제1 내부 제어 신호(FPASS)와 상기 반전된 신호(FPASSB)에 응답하여 온 또는 오프된다. 바람직하게, 상기 제1 내부 제어 신호(FPASS)가 인에이블될 때(즉, 로직 하이일 때), 상기 전송 게이트(132)가 온되어, 상기 내부 어드레스 신호(IADD1)를 수신하고, 상기 내부 어드레스 신호(IADD2)를 출력한다.
다음으로, 도 5를 참고하여, 상기 내부 어드레스 분배기(100)의 동작 과정을 상세하 설명한다. 먼저, 상기 입력 버퍼(101)가 클럭 신호(CLK)에 동기하여, 입력 어드레스 신호(ADDO)를 출력하면, 상기 칼럼 어드레스 분배기(110)가 상기 입력 어드레스 신호(ADDO)로부터 칼럼 어드레스 신호(CADD)와 내부 어드레스 신호(IADD1)를 분배하여 출력한다. 이때, 제2 제어 신호(MRSTP)가 인에이블되면, 상기 제어 신호 발생기(120)의 제1 제어 로직 회로(121)는 상기 제1 내부 제어 신호(FPASS)를 인에이블시킨다. 상기 제1 내부 제어 신호(FPASS)에 응답하여, 상기 제1 패스 게이트(130)가 상기 내부 어드레스 신호(IADD1)를 수신하고, (모드 설정 어드레스 신호(MADD)를 포함하는) 내부 어드레스 신호(IADD2)를 공통 어드레스 버스(170)에 출력한다. 상기 제어 신호 발생기(120)의 제3 제어 로직 회로(123)는 상기 제2 제어 신호(MRSTP)를 설정된 시간 동안 지연시키고, 그 지연된 신호를 제3 내부 제어 신호(TPASS)로서 출력한다. 결과적으로, 상기 제2 제어 신호(MRSTP)가 인에이블되면, 상기 제1 내부 제어 신호(FPASS)와 상기 제3 내부 제어 신호(TPASS)가 인에이블된다. 상기 제3 내부 제어 신호(TPASS)에 응답하여, 제3 패스 게이트(150)가 상기 공통 어드레스 버스(170)를 통하여 수신되는 상기 내부 어드레스 신호(IADD2)에 포함되는 모드 설정 어드레스 신호(MADD)를 MRS 디코더(103)에 출력한다.
이 후, 상기 제1 제어 신호(ROWP)가 인에이블될 때, 상기 제1 제어 로직 회로(121)가 상기 제1 내부 제어 신호(FPASS)를 인에이블시키고, 상기 제어 신호 발생기(120)의 제2 제어 로직 회로(122)가 제2 내부 제어 신호(SPASS)를 인에이블시킨다. 그 결과, 상기 제1 내부 제어 신호(FPASS)에 응답하여, 상기 제1 패스 게이트(130)가 상기 내부 어드레스 신호(IADD1)를 수신하고, (모드 설정 어드레스 신호(MADD)를 포함하는) 내부 어드레스 신호(IADD2)를 상기 공통 어드레스 버스(170)에 출력한다. 또, 상기 제2 내부 제어 신호(SPASS)에 응답하여, 상기 제2 패스 게이트(140)가 상기 공통 어드레스 버스(170)를 통하여 수신되는 상기 내부 어드레스 신호(IADD2)에 포함되는 로우 어드레스 신호(RADD)를 로우 프리 디코더(102)에 출력한다. 상술한 것과 같이, 상기 내부 어드레스 신호(IADD2)는 상기 모드 설정 어드레스 신호(MADD)(즉, A1)와 상기 모드 설정 어드레스 신호(MADD)의 뒤를 잇는 상기 로우 어드레스 신호(RADD)(즉, A2)를 포함한다. 도 5에서 참조되는 것과 같이, 상기 모드 설정 어드레스 신호(MADD)와 상기 로우 어드레스 신호(RADD)가 상기 공통 어드레스 버스(170)에 각각 로딩되는 시점이 서로 다르기 때문에, 상기 제2 및 제3 패스 게이트들(140, 150)의 온 또는 오프 시점을 조절함으로써, 상기 모드 설정 어드레스 신호(MADD)와 상기 로우 어드레스 신호(RADD)가 서로 다른 장치들에 각각 출력될 수 있다. 상기 모드 설정 어드레스 신호(MADD)와 상기 로우 어드레스 신호(RADD)를 전송하기 위해, 상기 내부 어드레스 분배기(100)가 상기 공통 어드레스 버스(170)만을 구비하면 되므로, 기생 캐패시턴스 성분에 따른 신호 간섭 문제를 방지하여, 내부 장치들의 오동작을 방지할 수 있고, 레이아웃 면적을 줄일 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 내부 어드레스 분배기는 단일의 공통 어드레스 버스를 통하여 서로 다른 어드레스 신호들을 서로 다른 내부 장치들에 각각 전달함으로써, 신호 간섭에 의한 내부 장치들의 오동작을 방지하고, 레이아웃 면적을 감소시킬 수 있다.

Claims (7)

  1. 제1 및 제2 제어 신호들에 응답하여, 제1 내지 제3 내부 제어 신호들을 발생하는 제어 신호 발생기;
    입력 버퍼로부터 수신되는 입력 어드레스 신호로부터 로우 어드레스 신호 및 모드 설정 어드레스 신호를 포함하는 내부 어드레스 신호와, 칼럼 어드레스 신호를 분배하여 출력하는 칼럼 어드레스 분배기; 및
    상기 제1 내부 제어 신호에 응답하여, 상기 내부 어드레스 신호를 수신하고 공통 어드레스 버스를 통하여 제2 및 제3 패스 게이트들에 각각 출력하는 제1 패스 게이트를 포함하고,
    상기 제2 패스 게이트는 상기 제2 내부 제어 신호에 응답하여, 상기 공통 어드레스 버스를 통하여 수신되는 상기 로우 어드레스 신호를 로우 프리 디코더에 출력하고, 상기 제3 패스 게이트는 상기 제3 내부 제어 신호에 응답하여, 상기 공통 어드레스 버스를 통하여 수신되는 상기 모드 설정 어드레스 신호를 MRS(mode register set) 디코더에 출력하고,
    상기 제2 패스 게이트가 동작할 때, 상기 제3 패스 게이트는 동작하지 않는 반도체 메모리 장치의 내부 어드레스 분배기.
  2. 제1항에 있어서, 상기 제어 신호 발생기는,
    상기 제1 및 제2 제어 신호들에 응답하여, 상기 제1 내부 제어 신호를 출력 하는 제1 제어 로직 회로;
    상기 제1 제어 신호에 응답하여, 상기 제2 내부 제어 신호를 출력하는 제2 제어 로직 회로; 및
    상기 제2 제어 신호에 응답하여, 상기 제3 내부 제어 신호를 출력하는 제3 제어 로직 회로를 포함하는 반도체 메모리 장치의 내부 어드레스 분배기.
  3. 제2항에 있어서, 상기 제1 제어 로직 회로는,
    상기 제1 제어 신호와 상기 제2 제어 신호에 응답하여, 내부 로직 신호를 출력하는 NOR 게이트; 및
    상기 내부 로직 신호를 반전시키고, 그 반전된 신호를 상기 제1 내부 제어 신호로서 출력하는 인버터를 포함하는 반도체 메모리 장치의 내부 어드레스 분배기.
  4. 제2항에 있어서,
    상기 제2 제어 로직 회로는 상기 제1 제어 신호를 설정된 시간 동안 지연시키고, 그 지연된 신호를 상기 제2 내부 제어 신호로서 출력하는 지연 회로인 반도체 메모리 장치의 내부 어드레스 분배기.
  5. 제2항에 있어서,
    상기 제3 제어 로직 회로는 상기 제2 제어 신호를 설정된 시간 동안 지연시 키고, 그 지연된 신호를 상기 제3 내부 제어 신호로서 출력하는 지연 회로인 반도체 메모리 장치의 내부 어드레스 분배기.
  6. 제1항에 있어서, 상기 제1 내지 제3 패스 게이트들 각각은,
    상기 제1 내지 제3 제어 신호들 중 하나를 반전시키는 인버터; 및
    상기 제1 내지 제3 제어 신호들 중 하나와, 상기 인버터의 출력 신호에 응답하여, 온 또는 오프되는 전송 게이트를 포함하는 반도체 메모리 장치의 내부 어드레스 분배기.
  7. 제1항에 있어서,
    상기 칼럼 어드레스 분배기는 상기 칼럼 어드레스 신호를 칼럼 어드레스 버스에 출력하는 반도체 메모리 장치의 내부 어드레스 분배기.
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