KR20010004678A

KR20010004678A - 입력 버퍼

Info

Publication number: KR20010004678A
Application number: KR1019990025381A
Authority: KR
Inventors: 김용기
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1999-06-29
Filing date: 1999-06-29
Publication date: 2001-01-15
Also published as: US6297679B1; KR100390242B1; TW459442B

Abstract

본 발명은 입력신호의 셋업 타임/홀드 타임의 특성을 향상시키도록 한 입력버퍼에 관한 것으로, 셋업 타임이 중요한 동작에서는 짧은 지연시간이 적용된 경로를 사용하고, 홀드 타임이 중요한 동작에서는 긴 지연시간이 적용된 경로를 사용하게 되므로, 시스템 응용 조건에서 적절하게 내부 셋업 타임/홀드 타임을 선택하게 된다.

Description

입력 버퍼{Input buffer}

본 발명은 입력 버퍼에 관한 것으로, 보다 상세하게는 입력되는 신호를 버퍼링하여 출력시키는 입력 버퍼에 관한 것이다.

일반적으로, 마이크로 프로세서 및 콘트롤러 혹은 디램(DRAM) 및 어스램(SRAM)으로 불리우는 반도체 집적회로는 실리콘 웨이퍼를 가공하여 각종 트랜지스터 및 기타 수동 소자를 장착한다.

어떠한 반도체 장치든지 동작시키는 목적에 따라 입력신호와 출력신호가 존재하고, 이들 반도체 장치를 구동시키기 위한 전원 공급단자와 존재도 필수적이다.

그 전원 공급단자는 시스템의 전원 장치에 연결되고, 이들은 통상 VDD 또는 VCC라는 전원선과 VSS라는 접지선으로 구성된다. 그 입력신호와 출력신호는 무리지어 존재하고 이들의 집단을 버스(bus)라고 한다.

반도체 장치의 외부신호 핀으로 입력되는 신호는 일정한 규약을 갖는다. 예를 들어 어떤 어드레스 신호가 핀을 통해 입력되기 위해서는 시간 기준이 되는 기준 신호(예컨대, 클럭신호, 제어신호)의 활성화보다 최소한 얼마 이전에 도달하여야 하는데, 이 시간을 셋업 타임(ts; 도 1참조)이라 한다. 또한 기준신호가 활성화된 이후에 얼마 정도는 유효신호를 유지하고 있어야 하는데 이 시간을 홀드 타입(th; 도1참조)이라 한다.

도 1에서, 입력신호가 매우 작은 부하를 가지고 입력된다면(a)와 같이 셋어타입(ts)의 특성이 좋은 상태로 입력된다. 이 경우 기준이 되는 유효 클럭보다 미리 도작하므로 반대로 홀드 타입(th)에 부담이 발생된다. (b)의 경우는 입력신호의 부하가 커서 소정 시간 지연된 후 입력된 경우로서, 기준이 되는 클럭과 거의 동시에 혹은 늦게 입력될 수 있다.

이와 같이 상기 셋업 타입(ts)과 홀드 타입(th)은 서로 상반된 특성을 갖는다.

셋업 타입(ts)의 특성이 우수할 경우에는 홀드 타입(th)의 특성이 나쁘고, 홀드 타입(th)의 특성이 우수할 경우에는 셋업 타입(ts)의 특성이 나쁘다.

대개의 반도체 제품의 응용환경은 한가지 조건으로 고정되지 못하고 다양한 변형을 갖는다. 특히 입력신호의 처리에 있어서 셋업 타입(ts)이 중시되는 시스템 및 홀드 타입(th)이 중시되는 시스템이 있다.

도 2는 통상적인 입력 버퍼의 구성을 설명하는 블록도로서, 버퍼(14)에서는 핀을 통해 입력되는 신호(inputsig) 즉 LVTTL로직 신호를 CMOS로직 상태로 변환하여 지연기(16)로 보내고, 그 지연기(16)에서는 기준신호(내부클럭 발생기(12)로 입력된 클럭신호(CLK)와의 셋업/홀드 타입을 조정한 후 스위칭부(18)로 제공한다.

상기 지연기(16)에서의 지연시간이 길어지면 홀드 타입(th)의 특성이 우수하고, 반대로 짧아지면 셋업 타입(ts)의 특성이 우수한데, 통상적으로 어느 한 방향으로 특성이 특화되지 않도록 중간 정도의 지연시간을 갖는다.

상기 지연기(16)의 출력은 상기 스위칭부(18)에서 내부 클럭(int_clk)과 논리곱되고, 그 논리곱의 결과신호는 칩 내부에서 사용될 해당 입력신호의 유효신호를 만드는 타이밍을 결정한다.

상기 입력신호가 외부 핀에 입력되는 상태는 LVTTL기준으로 로우 상태에서 하이 상태로 변환되는 형태와 하이 상태에서 로우 상태로 변환되는 상태가 있다.

그런데, 이 때 입력신호가 변환되는 시간(이것을 상승 시간 그리고 하강 시간이라 함)이 서로 차이가 날 수 있는데, 이 경우 셋업 타임과 홀드 타임의 시간 간격은 커지게 된다. 또한, 동작중에 전압 조건 및 온도 조건이 변할 수 있으므로 이것으로 인해 그 시간 간격이 더 커지게 되는 요소가 된다.

따라서 본 발명은 상기한 종래 사정을 감안하여 이루어진 것으로, 입력신호의 셋업 타임/홀드 타입의 특성을 향상시키도록 한 입력 버퍼의 제공함에 목적이 있다.

상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 입력 버퍼는, 입력 핀으로부터의 신호를 입력받는 버퍼,

상기 버퍼를 통해 입력되는 신호를 상호 다른 지연시간으로 지연시키는 복수의 지연수단 및,

외부로부터 입력되는 기준신호와 상기 버퍼로의 입력신호의 로직 변하 상태에 따라 상기 복수의 지연수단의 출력신호들중에서 어느 하나를 선택적으로 출력시키는 선택수단을 구비한다.

본 발명의 다른 실시예에 따른 입력 버퍼는, 외부로부터의 기준신호를 입력받는 제1버퍼,

입력 핀으로부터의 신호를 입력받는 제2버퍼,

상기 제2버퍼를 통해 입력되는 신호를 상호 다른 지연시간으로 지연시키는 복수의 지연수단,

상기 제1버퍼를 통한 기준신호와 상기 제2버퍼를 통한 입력신호를 입력받아 상호간의 로직 변화 상태에 따라 지연선택신호를 출력하는 판별수단 및,

상기 지연선택신호에 따라 상기 복수의 지연수단의 출력신호들중에서 어느 하나를 선택적으로 출력시키는 선택수단을 구비한다.

본 발명의 또 다른 실시예에 따른 입력 버퍼는, 외부로부터의 기준신호를 입력받는 제1버퍼,

입력 핀으로부터의 신호를 입력받는 제2버퍼,

상기 제1버퍼를 통한 기준신호를 기초로 하여 상기 제2버퍼를 통한 입력신호의 로직 상태에 따라 상기 입력신호의 레벨전환을 감지하는 입력신호 전환감지수단,

상기 입력신호 전환감지수단으로부터의 신호에 의해 상기 복수의 지연수단의 출력신호들중에서 어느 하나를 선택적으로 출력시켜 상기 입력신호에 대한 셋업 타입 및 홀드 타입을 보상하는 선택수단 및,

상기 선택수단으로부터의 신호를 입력받아 상기 입력신호에 대한 유효신호를 출력하는 스위칭수단을 구비한다.

도 1은 일반적인 입력신호 동작 조건을 설명하는 타이밍도.

도 2는 일반적인 입력 버퍼의 블록도.

도 3은 본 발명의 실시예에 따른 입력 버퍼의 블록도.

도 4는 본 발명의 실시예에 따른 입력 버퍼의 회로도.

도 5a 및 도 5b는 본 발명의 실시예에 따른 동작 타이밍도이다.

〈도면의 주요부분에 대한 부호의 설명〉

10,14,20,24 : 버퍼 12,22 : 내부클럭 발생부

16 : 지연기 18,34 : 스위칭부

26 : 제 1지연부 28 : 제 2지연부

30 : 입력신호 전환감지부 32 : 선택부

이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.

도3은 본 발명의 실시예에 따른 입력 버퍼의 블록도이고, 도 4는 본 발명의 실시예에 따른 입력 버퍼의 회로도로서, 참조부호 20은 입력되는 기준신호(본 발명의 실시예에서는 클럭신호(CLK)를 버퍼링하는 제1버퍼이고, 이 제1버퍼(20)는 상호 직렬 접속된 인버퍼(I1, I2, I3)로 구성된다.

참조부호 22는 상기 제1버퍼(20)에서 출력되는 기준신호(CLK)를 입력받아 해당 입력 버퍼 내부에서 사용되는 내부신호(int_clk)로 만들어 출력하는 내부클럭 발생부이다. 상기 내부신호(int_clk)는 기준신호(CLK)의 상승 엣지에서 펄스형태의 신호로 만들어진다.

상기 내부클럭 발생부(22)는 상기 인버터(I3)의 출력을 소정시간 지연시키는 지연기(I4, I5, I6)와, 상기 제1버퍼(20)와 인버터(I6)의 출력을 입력받아 노어(NOR)처리하는 노어 게이트(N1) 및, 이 노어 게이트(N1)의 출력을 지연시키는 인버터들(I7, I8)로 구성된다.

참조부호 24는 외부 핀을 통해 입력되는 입력신호(inputsig)를 버퍼링하는 제2버퍼(24)이고, 이 제2버퍼(24)는 상호 직렬 접속된 인버터(I9, I10)로 구성된다.

참조부호 26 및 28은 상기 제2버퍼(24)의 출력을 입력받아 소정시간 지연시키는 지연부로서, 상기 제1지연부(26)는 상호 직렬 접속된 인버터(I17,I18,I19,I20)로 구성되고, 상기 제2지연부(28)는 상호 직렬 접속된 인버터(I21∼I28)로 구성된다.

상기 제1지연부(26)의 지연시간이 상기 제2지연부(28)의 지연시간보다 짧다.

참조부호 30은 상기 제1버퍼(20)를 통한 기준신호(ck)를 기초로 하여 상기 제2버퍼(24)를 통한 입력신호의 로직 변화 상태에 따라 상기 입력신호의 레벨전환을 감지하는 입력신호 전환감지부로서, 이 입력신호 전환감지부(30)는 상기 입력신호의 변환이 상기 제1또는 제2지연부(26,28)의 출력을 선택하는 선택신호(setup)를 출력한다.

상기 입력신호 전환감지부(30)는 상기 제2버퍼(24)의 출력신호 및 그 반전신호를 각각 낸드처리하는 낸드 게이트(N5) 및 이 낸드 게이트(N5)의 출력을 래치하는 래치(LT)를 구비한다.

참조부호 32는 상기 입력신호 전환감지부(30)에서 출력되는 신호(setup)에 따라 상기 제1 및 제2지연부(26,28)로부터의 출력신호들중에서 어느 하나를 선택적으로 출력시키는 선택부로서, 이 선택부(32)에서 출력되는 신호(i2sig)는 상기 입력신호에 대한 셋업 타임(ts) 및 홀드 타임(th)이 보상된 신호이다.

상기 선택부(32)는 상기 제1지연부(26)의 출력신호를 전달하는 전달 게이트(T1)와 상기 제2지연부(28)의 출력신호를 전달하는 전달 게이트(T2)를 구비하고, 상기 전달 게이트(T1,T2)는 상호 반대되게 스우칭동작한다.

참조부호 34는 상기 내부클럭 발생부(22)로부터의 신호(int_clk)와 상기 선택부(32)로부터의 신호를 낸드 게이트(N6)를 이용하여 낸드처리하고 그 결과신호는 칩내부에서 사용될 해당 입력 신호의 유효신호로서 출력하는 스위칭부이다.

상기 스위칭부(34)의 입력이 되는 두 신호 즉 기준신호(CLK)와 입력신호(inputsing)의 시간차는 이들이 내부에서 처리되어 상기 스위칭부(34)의 입력단에 입력되었을때의 시간차와는 상이하다.

상기와 같이 구성된 본 발명의 실시예에 따른 입력 버퍼의 동작에 대해 도5의 타이밍도를 참조하여 설명하면 다음과 같다.

먼저, 홀드 타임(th)을 위하여 긴 지연시간이 필요한 경우의 동작에 대해 도5a의 타임도를 기초로 설명한다.

기준신호가 되는 클럭신호(CLK)는 항상 일정한 주기를 가지고 하이 상태와 로우 상태를 반복하는 특성을 갖는다.

이와 같은 클럭신호(CLK)가 제1버퍼(20)로 입력되는 동안 제2버퍼(24)로 입력되는 입력신호(inputsig)가 상기 클럭신호(CLK)의 하이 부분에서 신호의 전환이 있게 되면 이 입력신호(inputsig)는 홀드 타임(th)이 중용한 신호이다. 왜냐하면, 클력신호(CLK)의 하이부분에서 입력신호(inputsig)가 변환되었다면 기준신호(CLK)의 상승 엣지와 비교하여 이 신호는 홀드 타임(th)이 나쁜 조건으로 입력된 것이므로 상대적으로홀드 타임을 보상해 주기 위해 긴 지연경로를 선택해야 된다.

도 5a에서와 같이, 기준신호인 클럭신호(CLK)가 하이레벨인 상태에서 입력 신호(inputsig)의 레벨이 전환(예컨대, 하이에서 로우레벨로의 전환)하게되면 입력신호 전환감지부(30)내의 낸드 게이트(N2)의 출력은 하이레벨로 되고 낸드 게이트(N3)의 출력은 로우레벨로 되어 낸드 게이트(N4)의 출력이 하이레벨로 된다. 그 결과 낸드 게이트(N5)에서는 그 낸드 게이트(N4)의 출력(하이레벨임)과 하이레벨의 클럭신호(CLK)를 낸드처리하여 로우레벨의 출력신호를 내보내므로 선택부(32)의 전달 게이트(T2)가 턴온된다. 상기 클럭신호(CLK)가 하이레벨에서 입력신호(inputsig)의 레벨이 로우에서 하이레벨로 전환하였을 경우에도 상기 낸드 게이트(N5)에서 출력되는 신호는 로우레벨이다.

따라서, 상기 선택부(32)에서 출력되는 신호(i2sig)는 제2지연부(28)에 의해 보다 길게 지연딘 신호이다.

이와 같이 홀드 타임(th)이 부족할 경우에는 내부에서 보다 긴 지연회로(28)가 선택되어 스위칭부(34)에 도달하는 중간 입력신호(i2sig)의 진행을 늦추어 홀드 타임(th)의 부족을 보상하게 된다.

반대로, 셋업 타임(ts)을 위하여 짧은 지연시간이 필요한 경우의 동작에 대해 도5b의 타임도를 기초로 설명한다.

이와 같은 클럭신호(CLK)가 제1버퍼(20)로 입력되는 동안 제2버퍼(24)로 입력되는 입력신호(inputsig)가 상기 클럭신호(CLK)의 로우 부분에서 신호의 전환이 있게 되면 이 입력신호(inputsig)는 셋업 타임(ts)이 중요한 신호이다. 상기 입력신호(inputsig)가 기준신호(CLK)보다 늦게 입력되었기 때문에 내부에서 가능한 가장 빠르게 처리되어 스위칭 시간에 맞추어야 한다.

도 5b에서와 같이, 기준신호인 클럭신호(CLK)가 로우레벨인 상태에서 입력신호(inputsig)의 레벨이 전환(예컨대, 하이에서 로우레벨로의 전환)하게 되면 입력신호 전환감지부(30)내의 낸드 게이트(N2)의 출력은 하이레벨로 되고 낸드 게이트(N3)의 출력은 로우레벨로 되어 낸드 게이트(N4)의 출력(하이레벨)과 로우레벨의 클럭신호(CLK)를 낸드처리하여 하이레벨의 출력신호를 내보내므로 선택부(32)의 전달게이트(T1)가 턴온된다. 상기 클럭신호(CLK)가 로우레벨상태에서 입력신호(inputsis)의 레벨이 로우에서 하이레벨로 전환하였을 경우에도 상기 낸드 게이트(N5)에서의 출력신호의 레벨은 하이레벨이다.

따라서, 상기 선택부(32)에서 출력되는 신호(i2sig)는 제1지연부(26)에 의해 짧게 지연된 신호이다.

이와 같이 입력신호(inputsig)가 기준신호(CLK)보다 충분히 일찍 입력되지 못하거나 늦게 입력되는 경우에는 내부에서 가능한 가장 빠르게 처리되어 스위칭 시간을 맞추어야 한다.

상기 도5a의 tsi,thi를 도 5b의 tsi, thi와 비교하여 볼 때 각각 상호 동일할 수도 있겠지만 대부분은 동일하지 않다. 그리고, 본 발명에서의 tsi와 thi를 종래 방식(도1참조)과 비교하여 볼 때 종래에는 th와 ts의 시간 간격이 크게 차이났으나 본 발명에서는 시간 간격의 차이가 적다.

한편, 상술한 본 발명의 실시예에서는 입력 경로상에 지연회로를 두가지 종류로 구분하였으나, 필요에 따라서는 세가지 이상으로 세분화시킬 수도 있다

이상 설명한 바와 같은 본 발명에 의하면, 셋업 타임이 중요한 동작에서는 짧은 지연시간이 적용된 경로를 사용하고, 홀드 타임이 중요한 동작에서는 긴 지연시간이 적용된 경로를 사용하게 되므로, 시스템 응용 조건에서 적절하게 내부 셋업 타임/홀드 타임을 선택할 수 있다.

그로 인해 입력 동작 조건이 상반되는 두가지 시스템에 대응하여 안정적인 셋업/홀드 타임 특성을 제공하므로 별도의 제품을 개발할 필요가 없게 된다.

한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.

Claims

입력 핀으로부터의 신호를 입력받는 버퍼,

상기 버퍼를 통해 입력되는 신호를 상호 다른 지연시간으로 지연시키는 복수의 지연수단 및,

외부로부터 입력되는 기준신호와 상기 버퍼로의 입력신호의 로직 변화 상태에 따라 상기 복수의 지연수단의 출력신호들중에서 어느 하나를 선택적으로 출력시키는 선택수단을 구비하는 것을 특징으로 하는 입력버퍼.
제 1항에 있어서,

상기 선택수단은 상기 기준신호의 하이상태에서 상기 입력신호의 레벨변화가 있게 되면 상기 복수의 지연수단중에서 지연시간이 보다 긴 지연수단의 출력신호를 선택하는 것을 특징으로 하는 입력 버퍼.
제1항에 있어서,

상기 선택수단은 상기 기준신호의 로우상태에서 상기 입력신호의 레벨변화가 있게 되면 상기 복수의 지연수단중에서 지연시간이 보다 짧은 지연수단의 출력신호를 선택하는 것을 특징으로 하는 입력버퍼.
외부로부터 입력되는 클럭신호를 기준신호로서 입력받는 제 1버퍼,

입력핀으로부터의 신호를 입력받는 제 2버퍼,

상기 제 2버퍼를 통해 입력되는 신호를 상호 다른 지연시간으로 지연시키는 복수의 지연수단,

상기 제 1버퍼를 통한 기준신호와 상기 제 2버퍼를 통한 입력신호를 입력받아 상호간의 로직 변화 상태에 따라 지연선택신호를 출력하는 판별수단 및,

상기 지연선택신호에 따라 상기 복수의 지연수단의 출력신호들중에서 어느 하나를 선택적으로 출력시키는 선택수단을 구비하는 것을 특징으로 하는 입력 버퍼.
제 4항에 있어서,

상기 선택수단은 상기 기준신호의 하이상태에서 상기 입력신호의 레벨변화가 있게 되면 상기 복수의 지연수단중에서 지연시간이 보다 긴 지연수단의 출력신호를 선택하는 것을 특징으로 하는 입력 버퍼.
제 4항에 있어서,

상기 선택수단은 상기 기준신호의 하이상태에서 상기 입력신호의 레벨변화가 있게 되면 상기 복수의 지연수단중에서 지연시간이 보다 짧은 지연수단의 출력신호를 선택하는 것을 특징으로 하는 입력버퍼.
외부로부터 입력되는 클럭신호를 기준신호로서 입력받는 제 1버퍼.

입력핀으로부터의 신호를 입력받는 제 2버퍼,

상기 제 2버퍼를 통해 입력되는 신호를 상호 다른 지연시간으로 지연시키는 복수의 지연수단,

상기 제 1버퍼를 통한 기준신호를 기초로 하여 상기 제 2버퍼를 통한 입력신호의 로직상태에 따라 상기 입력신호의 레벨전환을 감지하는 입력신호 전환감지수단,

상기 입력신호 전환감지수단으로부터의 신호에 의해 상기 복수의 지연수단의 출력신호들중에서 어느 하나를 선택적으로 출력시켜 상기 입력신호에 대한 셋업 타임 및 홀드 타임을 보상하는 선택수단 및.

상기 선택수단으로부터의 신호를 입력받아 상기 입력신호에 대한 유효신호를 출력하는 스위칭수단을 구비하는 것을 특징으로 하는 입력 버퍼.
제 7항에 있어서,

상기 선택수단은 상기 기준신호의 하이상태에서 상기 입력신호의 레벨변화가 있게 되면 상기 복수의 지연수단중에서 지연시간이 보다 긴 지연수단의 출력신호를 선택하는 것을 특징으로 하는 입력 버퍼.
제 7항에 있어서,

상기 선택수단은 상기 기준신호의 로우상태에서 상기 입력 신호의 레벨변화가 있게 되면 상기 복수의 지연수단중에서 지연시간이 보다 짧은 지연수단의 출력신호를 선택하는 것을 특징으로 하는 입력 버퍼.