JP5515216B2 - フィードフォワード分割器を有する適応帯域幅位相ロックループ - Google Patents
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Description
本発明の実施形態は、一般的に位相ロックループに関する。
位相ロックループ（ＰＬＬ）は、一般的に集積回路チップ及びシステムに使用され、入力信号に関連した周波数及び位相を有する規準信号と呼ばれる信号を発生させる。基準信号は、典型的にはクロック信号である。ＰＬＬの出力信号も、典型的には入力基準クロック信号に「固定した」クロック信号である。ＰＬＬは、マイクロプロセッサ、通信機器、及び他の電子機器を含む広範なチップにおいて使用される。
典型的なＰＬＬは、位相周波数検出器（ＰＦＤ）、チャージポンプ（ＣＰ）、ループフィルタ（ＬＦ）（ローパスフィルタとすることができる）、電圧制御発振器（ＶＣＯ）、及び周波数分割回路を含む。ＰＦＤは、基準信号の位相を周波数分割回路からのフィードバック信号と比較する。基準信号及びフィードバック信号の位相関係により、ＰＦＤは、ＬＦを通じてＶＣＯへの電圧を昇圧又は降圧するようにＣＰに命令する信号をＣＰに供給する。ＬＦは、信号を積分してそれを平滑化することができる。平滑化された信号は、ＶＣＯに供給される。ＶＣＯの周波数は、ＬＦからの電圧信号に応じて高く又は低くなる。ＶＣＯの出力は、基準信号に比例して（又はそれに等しい）かつそれと同相の周波数をＶＣＯの出力信号に持たせるループ内の周波数分割器を通じてＰＦＤに返される。
多くのＰＦＤは、周波数の差に応答することができ、これは、許容入力のロックイン範囲を拡大させる。一部のＰＬＬは、基準クロック信号と位相検出器への基準入力との間に分割回路を含む。一部の設計では、ＰＦＤの２つの出力があり、１つは、ＣＰにＶＣＯへの電圧を増加させるアップ信号を有し、別のものは、ＣＰにＶＣＯへの電圧を低下させるダウン信号を有する。
適応帯域幅ＰＬＬは、処理、電圧、及び温度（ＰＶＴ）変動と殆ど無関係に作動周波数に比例してその力学をスケーリングするＰＬＬの部類を意味する。
適応帯域幅ＰＬＬは、処理、電圧、及び温度（ＰＶＴ）変動と殆ど無関係に作動周波数に比例してその力学をスケーリングするＰＬＬの部類を意味する。
アナログＰＬＬ設計者が今日直面している課題の1つは、リングＶＣＯ周波数範囲の減少である。ＶＣＯ制御電圧の使用可能範囲は、供給電圧が１．２Ｖ（ボルト）よりも低くなったので相当に縮小した。一方、ＰＬＬ適用領域は、拡大し続け、１つのＰＬＬから更に広い周波数範囲を要求している。
一部の実施形態では、チップは、第１及び第２の電圧制御式発振器（ＶＣＯ）出力信号を供給するための第１及び第２のＶＣＯと、第１及び第２ＶＣＯ出力信号の第１及び第２の周波数を第１及び第２の分周率によって分割するための第１及び第２のフィードフォワード分割回路とを含む第１及び第２のサブ位相ロックループ（サブＰＬＬ）を含む。チップはまた、第１及び第２分周率を選択するための位相ロックループ制御回路を含む。
一部の実施形態では、ＰＬＬ制御回路は、第１及び第２出力クロック信号と第１及び第２ＶＣＯ内への第１及び第２フィードフォワード電圧信号入力とに応答して第１及び第２分周率を選択する。
一部の実施形態では、方法は、第１及び第２サブ位相ロックループ（サブＰＬＬ）の第１及び第２電圧制御式発振器（ＶＣＯ）に電圧制御信号を供給する段階を含む。更に、本方法は、第１及び第２ＶＣＯから第１及び第２ＶＣＯ出力信号と第１及び第２フィードフォワード分割回路とを出力する段階と、第１及び第２ＶＣＯ出力信号の第１及び第２周波数を第１及び第２分周率によって分割する段階と、第１及び第２分周率を選択する段階とを含む。
一部の実施形態では、方法は、第１及び第２サブ位相ロックループ（サブＰＬＬ）の第１及び第２電圧制御式発振器（ＶＣＯ）に電圧制御信号を供給する段階を含む。更に、本方法は、第１及び第２ＶＣＯから第１及び第２ＶＣＯ出力信号と第１及び第２フィードフォワード分割回路とを出力する段階と、第１及び第２ＶＣＯ出力信号の第１及び第２周波数を第１及び第２分周率によって分割する段階と、第１及び第２分周率を選択する段階とを含む。
更に別の実施形態では、チップは、入力クロック信号を搬送する少なくとも1つの導体と、デュアル位相ロックループ（デュアルＰＬＬ）とを含む。デュアルＰＬＬは、第１及び第２ＶＣＯ出力信号を供給する第１及び第２電圧制御式発振器（ＶＣＯ）と、第１及び第２分周率によって第１及び第２ＶＣＯ出力信号の第１及び第２周波数を分割する第１及び第２フィードフォワード分割回路と含む第１及び第２サブ位相ロックループ（サブＰＬＬ）、及び第１及び第２分周率を選択する位相ロックループ制御回路を含む。
他の実施形態も説明して特許請求する。
本発明は、本発明の実施形態を示すために使用される以下の説明及び添付図面を参照することによって理解することができる。しかし、本発明は、これらの図面の詳細に限定されるものではない。
他の実施形態も説明して特許請求する。
本発明は、本発明の実施形態を示すために使用される以下の説明及び添付図面を参照することによって理解することができる。しかし、本発明は、これらの図面の詳細に限定されるものではない。
一部の実施形態では、本発明は、広い周波数範囲を有する適応帯域幅ＰＬＬを含む。単に例示的に、一部の実施形態では、周波数範囲は、５００：１であるが、他の比率でもよい。一部の実施形態では、周波数範囲は、動的にフィードフォワード分割器の分周率を調節するデュアルＰＬＬアーキテクチャにより拡大される。
図１は、位相周波数検出器（ＰＦＤ）１０と、チャージポンプ（ＣＰ）／ループフィルタ（ＬＦ）１６と、電圧制御式発振器（ＶＣＯ)２２及び分周率Ｎを有するフィードフォワード周波数分割器（ＦＦ Ｄｉｖ）２４を含む出力周波数制御回路２０と、分周率Ｍを有するフィードバック周波数分割器（ＦＢ Ｄｉｖ）２８とを有するＰＬＬ１０を示している。ＶＣＯ２２は、周波数ｆVCOを有するＶＣＯ信号を供給する。「ＦＦ Ｄｉｖ」２４は、周波数ｆOUTを有する出力クロック信号（ｏｕｔ ｃｌｋ）を供給し、かつこの信号はまた、「ＦＢ Ｄｉｖ」２８に対しても供給される。「ＦＢ Ｄｉｖ」２８の出力は、ＰＦＤ１４への入力として供給される。ＣＰ／ＬＦ１６のチャージポンプ及びループフィルタは、異なる回路であるが、図示を容易にするために結合されている。「ＦＦ Ｄｉｖ」２４の分周率（Ｎ)は、調節される。一部の実施形態では、ＶＣＯの調節領域が比較的狭い場合であっても、この調節によって「ＦＦ Ｄｉｖ」２４が広い領域の周波数を発生させることを可能にする。
図１は、位相周波数検出器（ＰＦＤ）１０と、チャージポンプ（ＣＰ）／ループフィルタ（ＬＦ）１６と、電圧制御式発振器（ＶＣＯ)２２及び分周率Ｎを有するフィードフォワード周波数分割器（ＦＦ Ｄｉｖ）２４を含む出力周波数制御回路２０と、分周率Ｍを有するフィードバック周波数分割器（ＦＢ Ｄｉｖ）２８とを有するＰＬＬ１０を示している。ＶＣＯ２２は、周波数ｆVCOを有するＶＣＯ信号を供給する。「ＦＦ Ｄｉｖ」２４は、周波数ｆOUTを有する出力クロック信号（ｏｕｔ ｃｌｋ）を供給し、かつこの信号はまた、「ＦＢ Ｄｉｖ」２８に対しても供給される。「ＦＢ Ｄｉｖ」２８の出力は、ＰＦＤ１４への入力として供給される。ＣＰ／ＬＦ１６のチャージポンプ及びループフィルタは、異なる回路であるが、図示を容易にするために結合されている。「ＦＦ Ｄｉｖ」２４の分周率（Ｎ)は、調節される。一部の実施形態では、ＶＣＯの調節領域が比較的狭い場合であっても、この調節によって「ＦＦ Ｄｉｖ」２４が広い領域の周波数を発生させることを可能にする。
図２は、分周率Ｎの異なる値、例えば、Ｎ＝２4、Ｎ＝２3、Ｎ＝２2、Ｎ＝２1などに対するｌｏｇｆVCO対ｌｏｇｆOUTの線のグラフを示している。ｆVCOの周波数がｆｏとｆｏ／２との間で高くなる時、ｆOUTの周波数は、Ｎ＝２4に対するｆｏ／２4を始点として、Ｎ＝２3に対するｆｏ／２3を始点として、Ｎ＝２2に対するｆｏ／２2を始点として、Ｎ＝２1に対するｆｏ／２1を始点として高くなる。１つの線（例えば、Ｎ＝２4の線）の最高周波数が、次の線（例えば、Ｎ＝２3の線）の最低周波数よりも高くなるように、周波数の線は、重なり合うことになることに注意されたい。
図３は、２つのＰＬＬ、サブＰＬＬ１、及びサブＰＬＬ２を含むデュアルＰＬＬ回路５０を示し、各サブＰＬＬは、図１のＰＬＬ１０と同様である。サブＰＬＬ１において、ＰＦＤ６４は、基準クロック信号（ｒｅｆ ｃｌｋ）及び「ｏｕｔ ｃｌｋ」１の周波数ＦOUT1をＭによって分割するフィードバック周波数分割器７８の出力を受け取る。ＰＦＤ６４は、ＣＰ／ＬＦ６６に対して信号を供給し、ＣＰ／ＬＦ６６は、電圧信号ＶCTRL1及び電圧信号ＶFF1を出力周波数制御回路７０のＶＣＯ７２に供給する。信号ＶＣＯｃｌｋ１は、ＶＣＯ７２の出力であり、ＶＣＯｃｌｋ１信号をＮ１によって分割するフィードフォワード周波数分割回路７４に供給される。ここで、Ｎ１は、例えば図２及び４に示されている変数である。出力クロック信号（ｏｕｔ ｃｌｋ １）は、分割されたＶＣＯｃｌｋ１信号であり、この信号は、選択回路７９に供給される。
サブＰＬＬ2において、ＰＦＤ8４は、基準クロック信号（ｒｅｆ ｃｌｋ）及び「ｏｕｔ ｃｌｋ」１の周波数ｆOUT2をＭによって分割するフィードバック周波数分割器9８の出力を受け取る。ＰＦＤ８４は、ＣＰ／ＬＦ８６に信号を供給し、ＣＰ／ＬＦ８６は、電圧信号ＶCTRL2及び電圧信号ＶFF2を出力周波数制御回路９０のＶＣＯ９２に供給する。信号ＶＣＯｃｌｋ２は、ＶＣＯ９２の出力であり、ＶＣＯｃｌｋ２信号をＮ２によって分割するフィードフォワード周波数分割回路９４に供給される。ここで、Ｎ２は、例えば図２及び４に示されている変数である。出力クロック信号（ｏｕｔ ｃｌｋ ２）は、分割されたＶＣＯｃｌｋ２信号であり、この信号は、選択回路７９に供給される。
ＰＬＬ制御回路８２は、Ｎ１及びＮ２の値を選択し、選択回路７９に選択信号を供給して、「ｏｕｔ ｃｌｋ」１又は「ｏｕｔ ｃｌｋ」２が出力信号として選択回路７９によって供給されるか否かを制御する。一部の実施形態では、Ｎ１はＮ２に等しく、他の実施形態では、Ｎ１とＮ２は異なる場合がある。一部の実施形態では、ＰＬＬ制御回路８２は、ＶCTRL1及びＶCTRL2並びに判断を助けるための出力クロック信号「ｏｕｔ ｃｌｋ」１及び「ｏｕｔ ｃｌｋ」２を受け取る。他の実施形態では、ＰＬＬ制御回路８２は、ＶＣＯｘｌｋ１及びＶＣＯｃｌｋ２信号を受け取る。
図３において、周波数範囲は、フィードフォワード分割回路７４及び９４を通して拡張することができる。低周波数ｆOUTが必要になる場合、分割器７４及び９４は、ＶＣＯ７２及び９２を低ｆOUTで振動させる代わりに、Ｎ１又はＮ２によりＶＣＯ周波数（ｆVCO）を低下させる。上述のように、ＰＬＬ制御回路８２は、Ｎ１及びＮ２を選択する。一部の実施形態では、選択上の問題は、デジタル的に選択可能な負荷コンデンサを有するＬＣ発振器において直面する粗周波数制御問題に類似している。従来方式は、ＶＣＯ制御電圧（ＶCTRL）を外部から供給される上限と下限（ＶH及びＶL）の間に設定するＮを選択する段階を含む。しかし、リング発振器が、ＬＣ発振器よりもＰＶＴ変動に対して敏感であるので、この方式は、リング発振器に向いていないと考えられる。第１に、切れ目のない周波数のカバー範囲を保証するために、外部制限ＶH及びＶLは、慎重にマージンを設定し、隣接周波数のサブ領域間に十分な重なりを補償することができる。第２に、Ｎを変化させることは、ＰＬＬに一時的に固定を失わせることになるので、Ｎの選択は、起動時に１回のみ行うことができ、十分なマージンを有するように慎重に行って、起こり得る最悪のＰＶＴ変動を少しずつ調節することができる。これらのマージンは、ＶＣＯの広範な調節範囲を必要とし、フィードフォワード分割回路７４及び９４の利点を減少する。
提案するデュアルＰＬＬ回路（図３におけるような）は、Ｎを動的に変化させることを可能にし、かつＶCTRLの中間レベルに設定するために単一の電圧ＶOPTを使用することにより、これらのマージンの必要性をなくすことができる。図３に表現したように、デュアルＰＬＬは、異なるフィードフォワード分周率Ｎ１及びＮ２を有する２つのサブＰＬＬ１及びサブＰＬＬ２を含む。一方のサブＰＬＬは、選択回路７９を通して出力（ｏｕｔ ｃｌｋ）を駆動すると共に、他方のサブＰＬＬは、より良いＮを検索する。後者がより良いＮを見出した場合、後者は、出力を駆動する役割を引き継ぎ、前者は、新たなＮの検索を開始する。固定したサブＰＬＬのみが出力を駆動するので、Ｎの切り換えからの過渡状態は、出力から隠され、分周率Ｎを実時間で変更することができる。Ｎの最適性は、固定されたＶCTRLのＶOPTへの接近度によって評価され、従って、使用されるＶCTRLの範囲は、ＶH及びＶLを設定することなくＶOPTに合わせられることになる。従って、以前の方式において必要とされた上述のマージンは、もはや必要とされない。更に、中間ＶCTRLレベルのＶOPTを、ＶＣＯのＰＶＴ状態を追跡するように設計して、常にこれを最小ジッタに対して最適なＶCTRL範囲に置くことができる。
図４は、Ｎ１及びＮ２を発見するためのアルゴリズムを示している。単に一例として、一部の実施形態では、１対のＶＣＯ分割器は、分周率Ｎが２のべき乗をとることを仮定して２：１の狭いｆVCO範囲で広い範囲のｆOUTを発生させるが、他の実施形態は、これらの詳細に限定されない。図４は、分周率Ｎの異なる値、例えば、Ｎ＝２6、Ｎ＝２5、Ｎ＝２4、Ｎ＝２3、Ｎ＝２2、Ｎ＝２1などに対する確定したｆCTRL対ｌｏｇｆOUTのグラフを示している。「確定した」は、ＰＬＬが確定するか又は固定されることを指す。図４には、３種の類似の直線がある。細い実線は、２偶数に等しいＮの値に対するサブＰＬＬ１のＶCTRL対ｆOUT特性を示している。細い破線は、２奇数に等しいＮの値に対するサブＰＬＬ２のＶCTRL対ｆOUT特性を示している。太い実線は、選択されたサブＰＬＬ（サブＰＬＬ１又はサブＰＬＬ２）のＶCTRL対ｆOUT特性を示している。図２の場合と同様に、１つの線分の最高周波数が次の線分の最低周波数よりも大きくなるように、周波数線分は、重なり合うことができる。しかし、太線の上端（大きな黒丸）は、次の線分の最下端（小さい丸）の直上にある。例えば、Ｎ＝２4の線分の最下部の小さい丸は、Ｎ＝２5の太線の頂点（大きい丸）と同一のｆOUT値を有する。
ＶOPTにより近い確定したＶCTRLを有するサブＰＬＬは、出力を駆動する。サブＰＬＬの駆動は、２つのＶCTRLがＶOPTに等しい距離を有する時、すなわち、２つのサブＰＬＬがｆOUTを発生させるために最適値に等しい時に変更される。切り換えられると、出力位相は、静的位相オフセット中の偏差のためシフトすることがある。この位相シフトがチャタリングによって高周波数のジッタに変化することを防ぐために、ヒステリシスを加えることができる。また、両方のＶCRTLがＶOPTよりも高いか又は低い時、それらの一方は、ＶOPTから離れすぎていると考えられ、選択されていないサブＰＬＬは、それをより近づけるように係数４によってＮを更新することができる。ＰＬＬ５０の帯域幅は、ｆVCO／（Ｎ×Ｍ）に比例して変えることができる。ここで、Ｎ×Ｍは、分周率の合計である。ＶOPTの値を選択するための異なる方法がある。正確なＶOPT値は重要ではない場合もあるが、周波数における不連続性は、回避されるべきである。これは、図４において、次の線分の下端（小さい丸）の直上にある太線の上端（大きい丸）の間にかなりの空間があってはならないことを意味する。
一部の実施形態では、ＰＬＬ制御回路８２は、分周率の動的かつ欠陥なしのスイッチングを可能にする。一部の実施形態では、比較的狭い調節範囲を使用することにより、ＰＬＬ５０は、最良の状態中でのみＶＣＯを作動させることによって低ジッタを達成することができる。また、分周率Ｎによって明示的に制御される回路帯域幅を用いて、ＰＬＬ５０は、以前の実現手段よりも正確な適応帯域幅力学を維持することができる。
図５は、チャージポンプ１１２に対するアップ信号及びダウン信号の両方を供給するＰＦＤ６４の実施形態を示している。図５において、図３のＣＰ／ＬＦ６６は、チャージポンプ（ＣＰ）１１２及びループフィルタ（ＬＦ）１１４を含む。図６、７、及び８は、チャージポンプ１１２、ループフィルタ１１４、及びＶＣＯ７２の一部の実施形態の詳細を提供するが、他の実施形態は、これらの詳細を含まない。
図６は、一部の実施形態によるチャージポンプ１１２及びそのバイアス回路の例を示すが、他の実施形態は、これらの詳細を含まない。適応式帯域幅に対してＶBN（負バイアス）をＶBNを通じてＶCTRLに等しく設定することにより、チャージポンプ電流は、ＶＣＯ電流に追従するようにバイアスされ、比較器１２２にフィードバック信号として供給される。また、このフィードバックは、ＶBP（正バイアス）を制御し、昇圧及び降圧電流が、例えば２％内に合わされて、静的位相オフセットを削減する。チャージポンプ１１２は、それぞれ、ＮＭの１、２、及び４に対して、１倍、１／２倍、及び１／４倍の電流レベルをとるように区分される。Ｐチャンネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、及びＱ１５のゲートは、比較器１２２の出力（ＶBP信号）を受け取ると共に、Ｎチャンネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９、及びＱ３０のゲートは、ＶBN信号を受け取る。「ＰＭＯＳＦＥＴ」Ｑ１７、Ｑ１８、Ｑ１９、及びＱ２０は、アップ信号ＵＰ0 *、ＵＰ1 *、ＵＰ2 *、及びＵＰ2 *を受け取る。ここでＵＰ0 *、ＵＰ1 *及びＵＰ2 *は、ＵＰ0、ＵＰ1、及びＵＰ2の論理的逆である。ＵＰ2は、ＵＰ0及びＵＰ1の２倍の重みを有することに注意されたい。「ＮＭＯＳＦＥＴ」Ｑ２２、Ｑ２３、Ｑ２４、及びＱ２５は、ダウン信号ＤＮ0、ＤＮ1、ＤＮ2、及びＤＮ3を受け取る。ＤＮ2は、ＤＮ0及びＤＮ1の２倍の重みがあることに注意されたい。「ＰＭＯＳＦＥＴ」Ｑ１６及び「ＮＭＯＳＦＥＴ」Ｑ２１は、Ｑ１６及びＱ２１間にＶBN信号を有してＱ１１及びＱ２６間で結合される。チャージポンプ電圧ＶCPは、「ＰＭＯＳＦＥＴ」Ｑ１７、Ｑ１８、Ｑ１９、及びＱ２０と「ＮＭＯＳＦＥＴ」Ｑ２２、Ｑ２３、Ｑ２４、及びＱ２５間に供給される。
図６は、一部の実施形態によるチャージポンプ１１２及びそのバイアス回路の例を示すが、他の実施形態は、これらの詳細を含まない。適応式帯域幅に対してＶBN（負バイアス）をＶBNを通じてＶCTRLに等しく設定することにより、チャージポンプ電流は、ＶＣＯ電流に追従するようにバイアスされ、比較器１２２にフィードバック信号として供給される。また、このフィードバックは、ＶBP（正バイアス）を制御し、昇圧及び降圧電流が、例えば２％内に合わされて、静的位相オフセットを削減する。チャージポンプ１１２は、それぞれ、ＮＭの１、２、及び４に対して、１倍、１／２倍、及び１／４倍の電流レベルをとるように区分される。Ｐチャンネル金属酸化膜半導体電界効果トランジスタ（ＰＭＯＳＦＥＴ）Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、及びＱ１５のゲートは、比較器１２２の出力（ＶBP信号）を受け取ると共に、Ｎチャンネル金属酸化膜半導体電界効果トランジスタ（ＮＭＯＳＦＥＴ）Ｑ２６、Ｑ２７、Ｑ２８、Ｑ２９、及びＱ３０のゲートは、ＶBN信号を受け取る。「ＰＭＯＳＦＥＴ」Ｑ１７、Ｑ１８、Ｑ１９、及びＱ２０は、アップ信号ＵＰ0 *、ＵＰ1 *、ＵＰ2 *、及びＵＰ2 *を受け取る。ここでＵＰ0 *、ＵＰ1 *及びＵＰ2 *は、ＵＰ0、ＵＰ1、及びＵＰ2の論理的逆である。ＵＰ2は、ＵＰ0及びＵＰ1の２倍の重みを有することに注意されたい。「ＮＭＯＳＦＥＴ」Ｑ２２、Ｑ２３、Ｑ２４、及びＱ２５は、ダウン信号ＤＮ0、ＤＮ1、ＤＮ2、及びＤＮ3を受け取る。ＤＮ2は、ＤＮ0及びＤＮ1の２倍の重みがあることに注意されたい。「ＰＭＯＳＦＥＴ」Ｑ１６及び「ＮＭＯＳＦＥＴ」Ｑ２１は、Ｑ１６及びＱ２１間にＶBN信号を有してＱ１１及びＱ２６間で結合される。チャージポンプ電圧ＶCPは、「ＰＭＯＳＦＥＴ」Ｑ１７、Ｑ１８、Ｑ１９、及びＱ２０と「ＮＭＯＳＦＥＴ」Ｑ２２、Ｑ２３、Ｑ２４、及びＱ２５間に供給される。
図７は、一部の実施形態によるループフィルタ１１４を示すが、他の実施形態は、これらの詳細を含まない。ループフィルタ１１４は、電荷再分配ネットワーク１１６及び半負荷サンプルフィードフォワードループフィルタ１１８を含む。電荷再分配１１６は、スイッチＳ１及びＳ１*（これはＳ１の逆である）を含む。スイッチＳ１及びＳ１*は、開及び閉であるかの２者択一である。コンデンサＣ１１及びＣ１２（それぞれ容量Ｃｐを有する）は、それぞれ、接地とノードＮ１１及びＮ１２との間に結合される。バッファ１１２は、ＶCTRL信号を供給する。Ｓ１が閉であり、Ｓ１*が開である時、ＶCP及びＶCTRL電圧は、ノード１１上で統合され、Ｃ１１中に蓄積される。各電荷再分配ネットワーク１１６は、ノード１１においてＶCP上に蓄積されるエラー電荷を半減することができる。プログラマブル分割器は、制御信号を発生し、スイッチを順に配列し、４よりも大きなＮ×Ｍに対してＮ×Ｍ／４（＝２n+m-2）によってループ利得を縮小する。
半負荷サンプルフィードフォワードループフィルタ１１８は、スイッチＳ２及びＳ２*（Ｓ２*は、Ｓ２の逆である）を含む。Ｃ１３及びＣ１４（それぞれ容量Ｃｐ及びＣ１を有する）は、それぞれ、接地とノードＮ１３及びＮ１４との間に結合される。ループフィルタ１１４は、基準サイクル長の半分であるフィードフォワードパルスＶFFを生成し、基準周波数ｆREFとの望ましい比較を達成する。スイッチＳ１、Ｓ１*、Ｓ２、及びＳ２*は、コンデンサＣ１１、Ｃ１２、Ｃ１３、及びＣ１４上の電荷を制御するために開閉する。Ｓ１が閉じている時、Ｃ１１上に蓄積された電荷は、Ｃ１２と共有され、また、Ｓ２が閉じられている時、Ｃ１１上の電荷は、Ｃ１３と共有される。スイッチＳ１*は、Ｃ１２上の電圧をリセットする。スイッチＳ１、Ｓ１*、Ｓ２、及びＳ２*は、図８のＶＣＯ回路からの出力を受け取る論理によって制御される。
図８は、レプリカ補償電源レギュレータ（「ＰＭＯＳＦＥＴ」Ｑ６２及びＱ６４並びに「ＮＭＯＳＦＥＴ」Ｑ６３及びＱ６５を含む）を含むインバータベースのリング発振器を示している。レプリカフィードバックは、電源ノイズに応答する高速フィードバックパスを達成することによって電源ノイズ除去を改善する。ループフィルタ１１４からのフィードフォワード電圧ＶFFは、「ＮＭＯＳＦＥＴ」Ｑ４４及びＱ４７のゲートによって受け取られる。ＶFFが「ｈｉｇｈ」（高い電圧を有する）の時、Ｑ４４及びＱ４７は、ＯＮになり、Ｑ４２のドレーンを引き下げる。レギュレータ電圧ＶREGが「ｈｉｇｈ」の時、「ＮＭＯＳＦＥＴ」Ｑ４３もまた、「ＰＭＯＳＦＥＴ」Ｑ４１のドレーン上で引き下げられ、「ＰＭＯＳＦＥＴ」Ｑ４１及びＱ４２をＯＮにする。Ｑ４４、Ｑ４７、Ｑ４２がＯＮの時、ノードＮ１５は、「ｌｏｗ」に引き下げられ、「ＰＭＯＳＦＥＴ」Ｑ６１をＯＮにする。Ｑ６１のドレーンにおける電圧ＶRPL（レプリカ）は、「ＮＭＯＳＦＥＴ」Ｑ４６をＯＮにする。「ＮＭＯＳＦＥＴ」Ｑ４５及びＱ４８のゲートは、ＶBN信号を受け取る。これは、図６に示すもの又は図６と同様な付加回路と同一の信号からのものであり、図８のＶBNを発生する。
Ｎ１５の電圧が引き下げられる時、「ＰＭＯＳＦＥＴ」Ｑ７１はＯＮになり、ＶREGを昇圧してＱ４３をＯＦＦにする。コンデンサＣ２０は、電圧変動を平滑化する。電圧ＶREGは、インバータＩ１、Ｉ２、Ｉ３、Ｉ４、及びＩ５が振動する速度を制御し、その結果インバータＩ５から供給されるＶＣＯ１クロック信号の周波数を制御する。
Ｎ１５の電圧が引き下げられる時、「ＰＭＯＳＦＥＴ」Ｑ７１はＯＮになり、ＶREGを昇圧してＱ４３をＯＦＦにする。コンデンサＣ２０は、電圧変動を平滑化する。電圧ＶREGは、インバータＩ１、Ｉ２、Ｉ３、Ｉ４、及びＩ５が振動する速度を制御し、その結果インバータＩ５から供給されるＶＣＯ１クロック信号の周波数を制御する。
図９は、サンプルチップ２００における回路レイアウトを示している。ＰＬＬ１は、ＬＦ、分割器（ＤＩＶ）、ＰＦＤ、ＣＰ、及びＶＣＯを含む。ＰＬＬ２は、同一の構成要素を含む。試験回路２０２は、ＰＬＬ１及びＰＬＬ２を試験する。走査チェーン２０４は、ＰＬＬの一部にアクセスする外部回路を提供する。適応帯域ＰＬＬは、０．１３μｍＣＭＯＳ処理で実施され、以下の特性を有していた。
処理技術：０．１３μｍ、Ｎ−ウェル、１Ｐ６Ｍ ＣＭＯＳ
面積：１．１×０．４６ｍｍ2
電源電圧：１．２Ｖ公称
ワット損：３６ｍＷ
基準周波数範囲：２ＭＨｚ〜１ＧＨｚ
出力周波数範囲：２ＭＨｚ〜１ＧＨｚ
増倍率範囲：Ｍ＝２0〜9
ループ帯域幅：基準周波数の〜１／１００
ジッタ（Ｍ＝１、１．０２４ＧＨｚ）：１３．１０ｐｓ、ｐｐ、１．６２ｐｓ、ｒｍｓ
処理技術：０．１３μｍ、Ｎ−ウェル、１Ｐ６Ｍ ＣＭＯＳ
面積：１．１×０．４６ｍｍ2
電源電圧：１．２Ｖ公称
ワット損：３６ｍＷ
基準周波数範囲：２ＭＨｚ〜１ＧＨｚ
出力周波数範囲：２ＭＨｚ〜１ＧＨｚ
増倍率範囲：Ｍ＝２0〜9
ループ帯域幅：基準周波数の〜１／１００
ジッタ（Ｍ＝１、１．０２４ＧＨｚ）：１３．１０ｐｓ、ｐｐ、１．６２ｐｓ、ｒｍｓ
この例では、ＰＬＬは、広いＮ選択範囲２1〜24を有していたが、この例示的ＰＬＬは、２ＭＨｚから１ＧＨｚの基準周波数範囲に固定されていた。チャージポンプにおける閾値下の漏れが、２ＭＨｚよりも低く作動を制限した可能性がある。Ｎの動的選択は、成功裏に行われ、ＶＣＯ振動周波数は、１〜２ＧＨｚの狭い範囲に限定された。このＰＬＬは、Ｍ×ｆREFが１ＧＨｚを超えない限り、Ｍ＝２mを有するあらゆる逓倍周波数を供給することができると考えられる。測定されたジッタ対基準信号ｆREF及びＭは、ＰＬＬ帯域幅がｆREFで縮小することを確認した。ＶＣＯ位相ノイズが測定の設定では出力ジッタを支配していたので、追跡ジッタは、帯域幅の減少に伴い増加した。ｆOUTにＮを自己適応させることにより、デュアルＰＬＬアーキテクチャは、ＶＣＯをジッタ傾向の低周波数振動に近づけないようにし、その結果、固定ＮのＰＬＬよりも低いジッタを達成する。ジッタ傾向における不連続点は、Ｎが切り換わる点を示し、静的位相オフセットにおける最悪ステップ変動は、基準サイクルの３．６％であった。本発明の他の実施では、上記と異なる詳細を含むことができることに注意されたい。
図１０は、デュアルＰＬＬ２３４が外部クロック信号を受け取り、このデュアルＰＬＬが回路２３８に内部クロック信号を供給するチップ２３０を示している。
図１０は、デュアルＰＬＬ２３４が外部クロック信号を受け取り、このデュアルＰＬＬが回路２３８に内部クロック信号を供給するチップ２３０を示している。
本発明は、いかなる特定の信号伝達形式にも限定されない。入力及びクロック信号は、シングルエンド又は区別したものとすることができる。クロッキングは、１倍データ転送速度、２倍データ転送速度、４倍データ転送速度などとすることができる。２倍データ転送速度では、単一のクロック信号の立ち上がり立下りエッジを使用することができ、又は位相クロックからの２つを使用することができる。信号は、パケット化又は非パケット化することができる。
本発明の開示は、本質的に概要であって様々な詳細を含まない様々な図を含む。実際の実施においては、システム及びチップは、示されてはいないが、図の回路間に含まれる付加的な構成要素を含むであろう。図示の構成要素は、様々な付加的な入力及び出力を有することができる。本明細書に説明した様々なアルゴリズム及び方法は、ファームウエア又はソフトウエアの支援なしにハードウエア回路中で実行することができる。しかし、ファームウエア及び／又はソフトウエアは、アルゴリズム及び方法が実行される全体的システムに使用することができる。
図３では、分割Ｍは、回路７８及び９８に対して同じであるが、これらは異なっていてもよい。
図３では、分割Ｍは、回路７８及び９８に対して同じであるが、これらは異なっていてもよい。
本明細書で使用される場合、用語「実施形態」は、実施例を指す。「実施形態」、「一実施形態」、「一部の実施形態」、又は「他の実施形態」への本明細書中での参照は、これらの実施形態に関連して説明される特定の特徴、構造、又は特性が少なくとも一部の実施形態に含まれるが、本発明の全ての実施形態に含まれる必要はないことを意味する。「一部の実施形態」への異なる参照は、同じ「一部の実施形態」を指す必要はない。
本明細書が、構成要素、特徴、構造、又は特性を含む「場合がある」、「かもしれない」、又は「ことができると考えられる」と説明する場合、この特定の構成要素、特徴、構造、又は特性は含まれる必要はない。本明細書又は特許請求の範囲が「ａ」を付した構造を参照する場合、これは、構造が１つのみであることを意味しない。
本発明をいくつかの実施形態によって説明したが、本発明は、説明したそれらの実施形態に限定されるべきではなく、特許請求の範囲及び精神の範囲内で修正及び変更して実施することができる。以上の説明は、従って、限定的ではなく例示的であるとみなすものとする。
本発明をいくつかの実施形態によって説明したが、本発明は、説明したそれらの実施形態に限定されるべきではなく、特許請求の範囲及び精神の範囲内で修正及び変更して実施することができる。以上の説明は、従って、限定的ではなく例示的であるとみなすものとする。
１０ 位相ロックループ
２２ 電圧制御式発振器
２４ フィードフォワード周波数分割器
Ｎ、Ｍ 分周率
２２ 電圧制御式発振器
２４ フィードフォワード周波数分割器
Ｎ、Ｍ 分周率
Claims (14)
- 第１及び第２のサブ位相ロックループ（サブＰＬＬ）であって、第１及び第２の電圧制御式発振器（ＶＣＯ）出力信号を供給する第１及び第２のＶＣＯと、該第１及び第２のＶＣＯ出力信号の第１及び第２の周波数を可変の第１及び第２の分周率によって分割し、前記第１のサブＰＬＬから第１の出力クロック信号を生成し、前記第２のサブＰＬＬから第２の出力クロック信号を生成する第１及び第２のフィードフォワード分割回路とを含む第１及び第２のサブ位相ロックループ（サブＰＬＬ）と、
前記第１及び第２の分周率を選択し、前記第１のサブＰＬＬからの前記第１の出力クロック信号又は前記第２のサブＰＬＬからの前記第２の出力クロック信号のいずれかを出力信号として選択する位相ロックループ（ＰＬＬ）制御回路であって、前記第１の出力クロック信号、前記第２の出力クロック信号、前記第１のサブＰＬＬの前記第１のＶＣＯによって受信される第１の制御電圧及び前記第２のサブＰＬＬの前記第２のＶＣＯによって受信される第２の制御電圧に基づいて、可変の分周率の選択と前記出力信号の選択をするＰＬＬ制御回路と、
を含み、
前記サブＰＬＬの１つが、前記出力信号を提供するために前記位相ロックループ制御回路によって選択され、前記位相ロックループ制御回路が他のサブＰＬＬに対する分周率を変更でき、
前記ＰＬＬ制御回路による前記第１の分周率及び前記第２の分周率の選択は、前記第１の制御電圧及び前記第２の制御電圧が単一の最適電圧値に対してどの程度近いかに基づいていることを特徴とする位相ロックループ出力信号を生成するチップ。 - 前記第１の分周率は、前記第２の分周率と異なっていることを特徴とする請求項１に記載のチップ。
- 前記第１の分周率は、２の整数べき乗に等しく、前記第２の分周率も、２の整数べき乗に等しく、
前記第１の分周率に対する前記整数は、前記第２の分周率に対する前記整数と異なっている、
ことを特徴とする請求項１に記載のチップ。 - 前記第1のサブＰＬＬの前記整数は、偶数整数であり、前記第２のサブＰＬＬの前記整数は、奇数整数であることを特徴とする請求項３に記載のチップ。
- 前記第１及び第２のサブＰＬＬは、
第１及び第２の位相周波数検出器、及び
前記第１及び第２の出力クロック信号の前記周波数を分割する第１及び第２のフィードバック分割回路であって、第１及び第２の分割回路の出力を前記第１及び第２の位相周波数検出器に供給する第１及び第２のフィードバック分割回路、
を含む、
ことを特徴とする請求項１に記載のチップ。 - 現在選択されていないサブＰＬＬの変更される分周率が、選択されているサブＰＬＬの分周率より良好である場合、前記ＰＬＬ制御回路は、サブＰＬＬの選択を選択されてないＰＬＬに変更する請求項１に記載のチップ。
- 第１及び第２のサブ位相ロックループ（サブＰＬＬ）の第１及び第２の電圧制御式発振器（ＶＣＯ）に第１及び第２の電圧制御信号を供給する段階と、
前記第１及び第２のＶＣＯから第１及び第２のフィードフォワード分割回路に第１及び第２のＶＣＯ出力信号を出力する段階と、
前記第１のサブＰＬＬから第１の出力クロック信号を生成すると共に前記第２のサブＰＬＬから第２の出力クロック信号を生成するために、前記第１及び第２のフィードフォワード分割回路を用いて前記第１及び第２のＶＣＯ出力信号の第１及び第２の周波数を可変の第１及び第２の分周率によって分割する段階と、
前記第１及び第２分周率を選択する段階と、
記第１のサブＰＬＬからの前記第１の出力クロック信号又は前記第２のサブＰＬＬからの前記第２の出力クロック信号のいずれかを出力信号として選択する段階と、
を含み、
前記サブＰＬＬの１つの前記出力クロック信号が、前記出力信号として選択され、他のサブＰＬＬに対する分周率を変更でき、
前記可変の第１及び第２の分周率の選択と前記出力信号の選択は、前記第１の出力クロック信号、前記第２の出力クロック信号、前記第１のサブＰＬＬの前記第１のＶＣＯによって受信される第１の制御電圧及び前記第２のサブＰＬＬの前記第２のＶＣＯによって受信される第２の制御電圧に基づいてなされるものであり、前記ＰＬＬ制御回路による前記第１の分周率及び前記第２の分周率の選択は、前記第１の制御電圧及び前記第２の制御電圧が単一の最適電圧値に対してどの程度近いかに基づいていることを特徴とする位相ロックループ出力信号を生成する方法。 - 前記第1の分周率は、前記第2の分周率と異なっていることを特徴とする請求項７に記載の方法。
- 選択されていないサブＰＬＬの変更される分周率が、選択されているサブＰＬＬの分周率より良好である場合、現在選択されているサブＰＬＬから選択されていないサブＰＬＬへ前記出力クロック信号の選択を変更することを更に含む請求項７に記載の方法。
- 入力クロック信号を搬送する少なくとも1つの導体と、
第１及び第２の電圧制御式発振器（ＶＣＯ）出力信号を供給する第１及び第２のＶＣＯと、該第１及び第２のＶＣＯ出力信号の第１及び第２の周波数を可変の第１及び第２の分周率によって分割する第１及び第２のフィードフォワード分割回路とを含む第１及び第２のサブ位相ロックループ（サブＰＬＬ）であって、前記第１のサブＰＬＬから第１の出力クロック信号を生成し、前記第２のサブＰＬＬから第２の出力クロック信号を生成する第１及び第２のサブＰＬＬ、及び
前記第１及び第２の分周率を選択し、記第１のサブＰＬＬからの前記第１の出力クロック信号又は前記第２のサブＰＬＬからの前記第２の出力クロック信号のいずれかを出力信号として選択する位相ロックループ（ＰＬＬ）制御回路、
を含むデュアル位相ロックループ（デュアルＰＬＬ）と、
を含み、
前記サブＰＬＬの１つが、前記出力信号を提供するために前記ＰＬＬ制御回路によって選択される一方で、前記ＰＬＬ制御回路が他のサブＰＬＬに対する分周率を変更でき、
前記可変の第１及び第２の分周率の選択と前記出力信号の選択は、前記第１の出力クロック信号、前記第２の出力クロック信号、前記第１のサブＰＬＬの前記第１のＶＣＯによって受信される第１の制御電圧及び前記第２のサブＰＬＬの前記第２のＶＣＯによって受信される第２の制御電圧に基づいてなされるものであり、前記ＰＬＬ制御回路による前記第１の分周率及び前記第２の分周率の選択は、前記第１の制御電圧及び前記第２の制御電圧が単一の最適電圧値に対してどの程度近いかに基づいていることを特徴とする位相ロックループ出力信号を生成するチップ。 - 前記第1の分周率は、前記第2の分周率と異なっていることを特徴とする請求項１０に記載のチップ。
- 前記第１の分周率は、２の整数べき乗に等しく、前記第２の分周率も、２の整数べき乗に等しく、
前記第１の分周率に対する前記整数は、前記第２の分周率に対する前記整数と異なっている、
ことを特徴とする請求項１０に記載のチップ。 - 前記第１のサブＰＬＬの整数は、偶数の整数であり、前記第２のサブＰＬＬの整数は、奇数の整数である請求項１０に記載のチップ。
- 現在選択されていないサブＰＬＬの変更される分周率が、選択されているサブＰＬＬの分周率より良好である場合、前記ＰＬＬ制御回路は、サブＰＬＬの選択を選択されてないＰＬＬに変更する請求項１０に記載のチップ。
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