JP3607026B2 - ディジタルｐｌｌ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はディジタルＰＬＬ回路に関し、特に複雑な制御アルゴリズムを必要とせずに低ジッタと高精度を提供できるように周波数比較回路を有するディジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】
フェーズ・ロックド・ループ（ＰＬＬ）回路は、広い分野で用いられており、集積化に適したいかなる分野にも用いることができる。特に、ＰＬＬ回路は、ＡＭ・ＦＭラジオ、テレビ、無線通信等、周波数シンセサイザ、マルチプレクス・ステレオ復調回路等の各種信号回路に用いられている。
【０００３】
一般に、ＰＬＬ回路は可変発振器により発生された周波数と位相が基準信号のそれらにロックされるようなフィードバックループである。ＰＬＬ回路は周波数変調された搬送波の中からベースバンド信号を復調するために用いられる。基本的なＰＬＬ回路は位相比較回路と電圧制御発振器とを備えている。動作においては、変調された入力信号と電圧制御発振器の出力とが位相比較回路によって比較され、この位相比較回路の出力によって電圧制御発振器の周波数が制御される。
図１４は、従来のディジタルＰＬＬ回路のブロック構成図である。同図に示されるように、基準クロック信号が位相比較器７４に入力され、位相比較器７４の出力はディレイ制御回路７３に与えられる。ディレイ可変回路７６はディレイ制御回路７３の出力を受け取り、ディレイ可変回路７６の出力はインバータ７７に与えられる。インバータ７７の出力はディレイ可変回路７６にフィードバックされ、ディレイ可変回路７６及びインバータ７７によってリング・オシレータが構成されている。
【０００４】
リング・オシレータの出力信号（すなわち、インバータの出力信号）は出力クロック信号として用いられる一方、位相比較器７４へ入力され、基準クロック信号と位相を比較される。ディレイ制御回路７３は、位相比較器７４からの位相比較出力を基にして基準クロック信号の位相と、出力クロック信号の位相とが一致するようにディレイ可変回路７６を制御する。
【０００５】
典型的には、ディレイ可変回路７６は、通常、インバータ列で構成されており、その接続段数を変更することによりディレイ値を変更する。しかし、インバータの接続段数の変更のみでディレイ値を制御すると、制御可能なディレイ値の刻みが粗い。もし、可変負荷容量回路（キャパシタを含む）がインバータの出力側に接続されるならば、インバータに接続されるキャパシタの個数を変更することにより、インバータの出力負荷容量を変更することができる。このことは、ディレイ値のより高精度の制御と、より精度の高いディジタルＰＬＬ回路を得ることができる。このような回路では、ディレイ制御回路７３は、位相比較器７４からの位相比較出力を基にディレイ可変回路７６のインバータの接続段数及び出力負荷容量を制御している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来のディジタルＰＬＬ回路においては、ディレイ可変回路７６の出力負荷容量によるより高精度な制御を行った場合であっても、ディレイ制御回路７３の制御を位相比較出力によって行っているため、ＰＬＬとしてロックするようにディレイ制御回路７３を設計することが非常に困難であるという問題点がある。
【０００７】
例えば、出力クロック信号の周波数が基準クロック信号の周波数と一致していた場合でも、出力クロック信号の位相が基準クロック信号の位相より遅れていたときは、位相比較器７４の出力に基づきディレイ制御回路７３はディレイ可変回路７６のディレイ値を減少させるように動作する。多くの場合、位相を一致させるべく、この動作を幾度か繰り返した後には多くの場合、逆に周波数が不一致となる。したがって、ディレイ制御回路７３は今度は周波数を一致させるべく動作する。この結果、競合する動作の繰り返しとなって、周波数と位相とがともに一致するまでには多くの無駄な動作が含まれて所要時間も長くなる。
【０００８】
以上のように、従来のディジタルＰＬＬ回路、特に出力クロック信号と基準クロック信号の位相及び周波数を一致させられるようなディレイ制御回路の設計は困難である。この結果、従来の設計は複雑な構成とディレイ制御回路を制御するための非常に複雑な制御用アルゴリズムを含むこととなる。また、従来のディジタルＰＬＬ回路はＰＬＬ回路が一度ロックした後でもわずかに位相がずれただけで、ディレイ制御回路はディレイ可変回路のディレイ値を変更するように動作し、その結果、出力クロック信号の周波数も変更され信号のジッタが大きくなるという問題もある。
【０００９】
本発明は上記問題点に鑑みてなされたもので、その目的は、複雑な制御用アルゴリズムが不要で設計及び制御が容易な、ジッタの小さい高精度のディジタルＰＬＬ回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係るディジタルＰＬＬ回路の第１の態様によれば、
出力クロック信号の周波数と基準クロック信号の周波数とを比較し、周波数比較情報を発生する周波数比較回路と、
前記出力クロック信号の位相と前記基準クロック信号の位相とを比較し、位相比較情報を発生する位相比較回路と、
前記出力クロック信号の周波数についての前記周波数比較情報と、前記出力クロック信号の位相についての前記位相比較情報に基づいて、ディレイ可変用ディジタル信号を発生するディレイ制御回路と、
前記ディレイ制御回路の出力により前記基準クロック信号の周波数および位相にロックされるような出力クロック信号を発生する可変周波数発振器と、
を備え
前記位相比較情報によるディレイ変化量は、前記周波数比較情報により決定したディレイ制御情報に対して単位ディレイ量を増加もしくは減少させるものであることを特徴とする。
【００１１】
本発明に係るディジタルＰＬＬ回路の第２の態様によれば、
出力クロック信号を分周し、分周出力クロック信号を発生する第１の分周回路と、
基準クロック信号を分周し、分周基準クロック信号を発生する第２の分周回路と、
前記分周出力クロック信号の周波数と前記分周基準クロック信号の周波数とを比較し、周波数比較情報を発生する周波数比較回路と、
前記分周出力クロック信号の位相と前記分周基準クロック信号の位相とを比較し、位相比較情報を発生する位相比較回路と、
前記出力クロック信号の周波数についての前記周波数比較情報と、前記出力クロック信号の位相についての前記位相比較情報に基づいて、ディレイ可変用ディジタル信号を発生するディレイ制御回路と、
前記出力クロック信号を発生する可変周波数発振器を備え、
前記出力クロック信号の周波数および位相の制御は前記周波数比較情報と前記位相比較情報に基づいて行われ、前記可変周波数発振器は出力クロック信号を基準クロック信号の周波数のＮ／Ｍ倍(ただし、Ｍは前記第２の分周回路における基準クロック信号に対する周波数分割比、Ｎは前記第１の分周回路におけるディレイ可変回路の出力信号に対する周波数分割比であって、いずれも自然数)の周波数に位相ロックして出力し、
前記位相比較情報によるディレイ変化量は、前記周波数比較情報により決定したディレイ制御情報に対して単位ディレイ量を増加もしくは減少させるものであることを特徴とする。
【００１２】
本発明に係るディジタルＰＬＬ回路の第３の態様によれば、
基準クロックと出力クロックを比較する比較手段と、
前記比較手段からの比較情報をもとに負荷容量制御情報を発生させる負荷容量制御回路と、
前記負荷容量制御回路からの負荷容量制御情報をもとにディレイ値可変なディレイ可変回路を含み、所望の出力クロック信号を出力するクロック信号発生回路とを備え、
前記ディレイ可変回路は前記負荷容量制御回路からの負荷容量制御情報をＭＯＳトランジスタのソースもしくはドレインに接続し、前記ＭＯＳトランジスタのゲートを前記ディレイ可変回路の一旦に接続した負荷容量可変回路を有することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明に係るＰＬＬの実施の形態のいくつかにつき、図面を参照しながら説明する。
図１は、本発明に係るディジタルＰＬＬ回路の第１の実施の形態のブロック構成図である。周波数比較回路１１は出力クロック信号の周波数を基準クロック信号の周波数と比較し、周波数比較情報を含む出力信号を発生する。負荷容量制御回路１２は周波数比較回路１１の出力を受け取り、ディレイ可変回路１６の負荷容量を制御する負荷容量制御出力情報を含む出力信号を発生する。周波数比較回路１１の出力はディレイ段数（ディレイ値を発生するインバータの接続段数）を制御するディレイ段数制御出力情報を発生するディレイ段数制御回路１３に与えられる。
【００１５】
さらに、位相比較回路１４は出力クロック信号の位相と基準クロック信号の位相とを比較し位相比較出力情報を含む出力信号を発生する。
【００１６】
加算／減算回路１５は位相比較回路１４の出力および負荷容量制御回路１２の出力を受け取り、位相比較回路１４からの位相比較出力情報に基づき、負荷容量制御回路１２からの負荷容量制御出力情報に対しインクリメントまたはデクリメントを与え、負荷容量加算／減算制御出力情報を含む出力信号を発生する。ディレイ可変回路１６はディレイ段数制御回路１３の出力及び加算／減算回路１５の出力を受け取り、ディレイ段数制御回路１３からのディレイ段数制御出力情報に基づきディレイ段数を制御し、加算／減算回路１５からの負荷容量加算／減算制御出力情報に基づき、負荷容量の加算／減算制御を行う。インバータ１７はディレイ可変回路１６の出力と入力との間に接続され、ディレイ可変回路１６とともにリング・オシレータを構成する。
【００１７】
このように、本発明では、ディレイ可変回路１６のディレイ段数制御を、位相比較出力情報ではなく、周波数比較出力情報に基づいて行っている。また、ディレイ可変回路１６の負荷容量可変回路の制御を行う加算／減算回路１５は周波数比較出力情報を主として、位相比較出力情報を補助として制御を行う。このような特徴は、本発明の第１の実施の形態にかかるディジタルＰＬＬ回路を複雑な制御用アルゴリズムが不要で、ジッタの小さい高精度のものとしている。さらに、ディレイ可変回路１６は、ディレイ値をより高精度に制御可能とするため、接続段数変更可能な複数のインバータと、接続段数変更に関わらない所定インバータの出力側に配設され、キャパシタを含む複数の負荷容量可変回路とを備え、インバータの接続段数及びインバータの出力負荷容量を制御することにより、ディレイ値をより高精度に制御することができる。
【００１８】
図２は、図１に示したディレイ可変回路の好ましい実施例を示すブロック構成図である。このディレイ可変回路１６は、第１の段だけ縦列接続され、接続段数変更に関わらないインバータ２１及び２２を含んでいる。さらに、それぞれ２つのインバータを含む２ｓ−１ 段のインバータ対２３，２４が選択された接続段数に基づいて選択的に用いられるように設けられている。各２ｓ段のインバータの出力はマルチプレクサ２０に、その接続段数変更を制御すべく与えられる。さらに、負荷容量可変回路Ｃｎ１〜Ｃｎｍと負荷容量可変回路Ｃｎｍ＋１〜Ｃｎｎ（キャパシタを含む）は第１段のインバータ２１および２２の出力負荷容量を定めるのに用いられる。上述したように、インバータの接続段数とインバータの出力負荷容量とを共に変更することにより、ディレイ値をより高精度に制御することができる。
【００１９】
図２に示されたディレイ可変回路の動作を説明する。マルチプレクサ２０には、ディレイ段数制御回路１３からのディレイ段数制御出力情報であるディレイ段数制御信号Ｅｌ１〜Ｅｌｌが入力され、これらのディレイ段数制御信号Ｅｌ１〜Ｅｌｌのディジタル値を制御することによりマルチプレクサの入力端子０〜２ｓ−１ のうちのいずれかが選択される。マルチプレクサの入力には、上述のように、縦列接続された２ｓ 段のインバータの出力が接続されているので、選択された段数のインバータがディレイ可変回路の出力に接続され、所定のディレイ値を発生する。したがって、ディレイ段数制御信号Ｅｌ１〜Ｅｌｌに基づくインバータの接続段数変更により、インバータ２段（すなわち１接続段）が発生するディレイ値を一単位として、ディレイ可変回路のディレイ値を制御することができる。
【００２０】
そして、さらにディレイ値を高精度に制御するために、上述のように、接続段数変更に関わらないインバータ２１及び２２の出力側には、各インバータの出力負荷容量となるキャパシタを含む負荷容量可変回路Ｃｎ１〜Ｃｎｍと負荷容量可変回路Ｃｎｍ＋１〜Ｃｎｎとが選択的に接続されている。すなわち、各負荷容量可変回路Ｃは、その構成の一例が負荷容量可変回路Ｃｎ１として示されるように、キャパシタ２５とアナログスイッチ２６とから構成されている。各負荷容量可変回路Ｃはそのアナログスイッチを負荷容量加算／減算制御信号Ｅｎの一つに基づいて開閉する。このように、負荷容量加算／減算制御信号は負荷容量制御回路１２からの負荷容量制御情報および位相比較回路の出力に基づいて加算器／減算器回路１５から出力される。
【００２１】
すなわち、負荷容量加減制御信号Ｅｎ１〜Ｅｎｍ、Ｅｎｍ＋１〜Ｅｎｎの値が「１」のときは、当該信号が入力される負荷容量可変回路の対応するアナログスイッチが接続され、インバータ２１、２２の出力に当該負荷容量可変回路のキャパシタが接続される。逆に、負荷容量加減制御信号Ｅｎ１〜Ｅｎｍ、Ｅｎｍ＋１〜Ｅｎｎの値が「０」のときは、当該信号が入力される負荷容量可変回路の対応するアナログスイッチが開放され、インバータの出力から当該負荷容量可変回路のキャパシタが切り離される。したがって、負荷容量加減制御信号Ｅｎ１〜Ｅｎｍ、Ｅｎｍ＋１〜Ｅｎｎに基づいてインバータの出力負荷容量が加減される。これによりディレイ可変回路のディレイ値はより高精度に制御可能となる。
【００２２】
図３は、ディレイ可変回路のインバータの接続段数とインバータに接続される出力負荷容量とを変更したときのディレイ値の変化を示すグラフである。そのグラフにおいて線ＯＰ２、ＯＰ４、ＯＰ６はそれぞれインバータの段数が２段、４段、６段のときのディレイ可変回路の出力信号のディレイ値である。それぞれ単調増加（厳密には、小さい階段状）のグラフとなっているのは、接続段数変更に関わらない２個のインバータの出力側に配設された複数の負荷容量可変回路によるディレイ値の高精度の制御によるものである。さらに、インバータの接続段数変更によるディレイ値の制御は、インバータ２段ごとの制御であり、かつ、複数の負荷容量可変回路によるディレイ値の調整量は、典型的にはインバータ２段分のディレイ値の量以上である。例えば、グラフＯＰ２の右端とグラフＯＰ４の左端、グラフＯＰ４の右端とグラフＯＰ６の左端とはそれぞれディレイ値が連続、または一部重複するようになっている。このように、本発明の第１の実施の形態にかかるディレイ可変回路は連続した高精度のディレイ値の制御を可能とする。
以下、図１および図２のディジタルＰＬＬ回路全体の動作について説明する。最初に、出力クロック信号と基準クロック信号の周波数を一致させるディジタルＰＬＬの動作につき説明する。
図４は、図１における周波数比較回路１１の一例のブロック構成図である。図４に示すように、２つのクロック信号Ｆ１およびＦ２がそれぞれ２個の１０ビットカウンタ４１及び４２に与えられる。１０ビットコンパレータ４３はこれらのカウンタの出力を受ける。２個の１０ビットカウンタ４１及び４２は、基準クロック信号Ｆ１のクロック数とディジタルＰＬＬ回路出力クロック信号Ｆ２のクロック数とをそれぞれカウントし、いずれかのカウンタがが１０ビットをフルカウント（すなわち２１０）した時に両方の１０ビットカウンタは停止される。２個のカウンタのカウント出力はレジスタ回路に記憶され、コンパレータ４３によって比較される。好ましい実施例ではレジスタ回路は各カウンタに含まれる。比較結果は周波数比較出力情報として周波数比較回路１１から出力される。この実施の形態においては、周波数比較回路１１はいずれのカウント値が大きいか、一致するかを示す３ビット信号（例えば常に１つの「１」と２つの「０」を持つ信号）を出力する。
【００２３】
周波数比較情報に応答して、負荷容量制御回路１２およびディレイ段制御回路１３は負荷容量制御信号Ｅ’ｎおよびディレイ段制御信号Ｅｓをそれぞれ出力する。図６は図１における負荷容量制御回路１２およびディレイ制御回路１３の好ましい実施例のブロック図を示す。図示されたように、第１のアップダウンカウンタ８１は周波数比較回路１１から周波数比較情報を受け取る。第１のアップダウンカウンタ８１の出力Ｅ’ｎはイネーブル論理回路８２および加算／減算回路１５に与えられる。イネーブル論理回路８２は第１のアップダウンカウンタ８１の出力がすべて「１」であり出力クロック信号Ｆ２の周波数が基準クロック信号Ｆ１の周波数よりも高いときか、第１のアップダウンカウンタ８１の出力がすべて「０」であり出力クロック信号Ｆ２の周波数が基準クロック信号Ｆ１の周波数よりも低いときのいずれかの場合にイネーブル信号ＥＣを発生する。図６の例では、加算／減算回路１５は負荷容量加算／減算制御信号Ｅｎを発生するデコーダを含んでいる。他の例では、デコーダは負荷容量制御回路１２に含まれる。さらに、ディレイ段制御回路１３はイネーブル信号を負荷容量制御回路１２から、周波数比較情報を周波数比較回路１１からそれぞれ受け取る第２のアップダウンカウンタ８８を含む。この第２のアップダウンカウンタ８８の出力Ｅｓはディレイ可変回路１６に与えられる。
【００２４】
より詳しく述べると、周波数比較回路が出力クロック信号の周波数が基準クロック信号の周波数より高いことを示したときは、負荷容量制御回路１２は、負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｍの数を１つ増加させる。すなわち、負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｍのうち「１」の状態にある信号の個数を１個増加させる。これにより、インバータに接続されるキャパシタが一個増加してインバータの出力負荷容量がわずかに増加し、ディジタルＰＬＬ回路出力クロック信号の周波数がわずかに低下する方向に作用する。次の周波数比較時に、キャパシタを１個接続してもなおディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より高いときは、爾後の周波数比較時に上述したと同様に負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのうち「１」の状態にある信号の個数をさらに１個増加させる。この動作は、ディジタルＰＬＬ回路出力クロック信号と基準クロック信号の周波数が等しくなるまで繰り返される。
【００２５】
負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのすべてが「１」となった後もディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より高いときは、爾後の周波数比較時に負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎをすべてリセットして「０」とし、同時にこのリセット情報をディレイ段数制御回路１３に対して出力する。
【００２６】
ディレイ段数制御回路１３においては、負荷容量制御回路１２からのリセット情報に基づき、ディレイ段数制御出力情報であるディレイ段数制御信号Ｅｓをインクリメントする。これにより、ディレイ可変回路１６のインバータの接続段数は２段増加する（すなわち、さらに１段の接続が用いられる）。上述のように、負荷容量制御回路１２およびディレイ段数制御回路１３は出力クロック信号と基準クロック信号とが一致するまで動作を続ける。負荷容量可変回路によるディレイ値の制御の幅は、通常、インバータ２段分のディレイ値の幅以上とされているため、連続したディレイ値の高精度の制御が可能となる。
【００２７】
以上のように、本発明の第１の実施の形態によれば、インバータの接続段数とインバータの出力負荷容量を順次増加させることにより、ディジタルＰＬＬ回路出力クロック信号の周波数は基準クロック信号の周波数となるまで徐々に低下する。このようにして安定した周波数の一致が確立される。
【００２８】
ディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より高い場合は、以上のような動作が行われるが、ディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より低い場合は、以上とは逆の動作を行う。すなわち、周波数比較出力情報に基づき、ディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より低いときは、負荷容量制御回路１２はアクティブ負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎの数を１つ減少させるようにカウントダウンする。すなわち、負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのうち「１」の状態にある信号の個数を１個減少させる。その結果、第１段インバータに接続されるキャパシタが一個減少してインバータの出力負荷容量がわずかに減少し、逆に出力クロック信号の周波数がわずかに上昇する。接続されるキャパシタを１個減少させてもなお、次の比較時にディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より低いときは、爾後の周波数比較時に上述したと同様に負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのうち「１」の状態にある信号の個数をさらに１個減少させる。この動作は、ディジタルＰＬＬ回路出力クロック信号と基準クロック信号の周波数が等しくなるまで繰り返される。
【００２９】
負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのすべてが「０」となった後もディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より低いときは、負荷容量制御出力信号Ｅ’ｎ１〜Ｅｎｎをすべてリセットして「１」とし、同時にこのリセット情報をディレイ段数制御回路１３に対して出力する。
【００３０】
ディレイ段数制御回路１３は、リセット情報に基づき、ディレイ段数制御出力情報であるディレイ段数制御信号Ｅｓをデクリメントする。これにより、ディレイ可変回路１６のインバータの接続段数は２段減少する（すなわち、さらに１段少ない接続が用いられる）。上述のように、負荷容量制御回路１２およびディレイ段数制御回路１３は出力クロック信号と基準クロック信号とが一致するまで動作を続ける。
【００３１】
以上のように、インバータの接続段数とインバータの出力負荷容量を順次減少させることにより、ディジタルＰＬＬ回路出力クロック信号の周波数は基準クロック信号の周波数と同じ周波数になるまで徐々に上昇する。このようにして周波数の安定な一致が確立される。
【００３２】
さらに、ディレイ可変回路１６とインバータ１７とから構成されるリング・オシレータの発振周波数、すなわち出力クロック信号の周波数は、インバータの段数とインバータに接続される出力負荷容量とによって決定されるので、一度、ディジタルＰＬＬ回路がロックしたときは、非常に高精度の発振周波数を得ることができる。
【００３３】
次に、図１および２のディジタルＰＬＬ回路の出力クロック信号と基準クロック信号の位相を一致させる動作（位相合わせ）について説明する。位相合わせは図１における位相比較回路１４と加算／減算回路１５により行われる。図５は図１の位相比較回路１４の好ましい実施例を示すブロック図である。
【００３４】
位相差検出部１１０の出力は第１および第２のＳＲフリップフロップ１２０および１３０に与えられる。位相差検出部は２つのクロック信号（Ｆ１およびＦ２）がそれぞれフリップフロップ１０１、１０２に与えられ、これらフリップフロップの入力端子は電源ＶＤＤに接続されている。ＮＡＮＤゲート１０４は両フリップフロップ１０１、１０２の出力を受ける。各フリップフロップ（１０１または１０２）の出力はインバータ対（１０３または１０５）を介してＡＮＤゲート１０７または１０８にも与えられる。ＮＡＮＤゲート１０４はＡＮＤゲート１０７および１０８、およびインバータ対１０６を介してフリップフロップ１０１および１０２のクリア端子に与えられている。
【００３５】
位相差検出部１１０のＵＰ出力信号は、基準クロック信号Ｆ１が与えられるフリップフロップ１０１の出力を受けるＡＮＤゲート１０７から第１のＳＲフリップフロップ１２０のセット端子に与えられる。同様に、ＤＯＷＮ出力信号は、出力クロック信号Ｆ２が与えられるフリップフロップ１０２の出力を受けるＡＮＤゲート１０８から第２のＳＲフリップフロップ１３０のセット端子に与えられる。基準クロック信号Ｆ１は第１のＳＲフリップフロップ１２０のリセット端子にインバータ１１１を介して与えられ、出力クロック信号Ｆ２は第２のＳＲフリップフロップ１３０のリセット端子にインバータ１１２を介して与えられる。位相比較器１４から位相比較情報として出力されるＵＰ’およびＤＯＷＮ’出力信号は、第１および第２のＳＲフリップフロップ１２０および１３０からそれぞれ供給される。各ＳＲフリップフロップのリセット端子には反転したクロック信号の一つが与えられるので、出力信号ＵＰ’およびＤＯＷＮ’は図１３（ｂ）に示されるように、２つのクロック信号間の位相差にかかわらず、それぞれのクロック信号とパルス幅が一致する。
【００３６】
上述したように、位相比較回路１４は出力クロック信号の位相を基準クロック信号の位相と比較し、位相比較情報を出力する。さらに詳細には、もし出力クロック信号が基準クロック信号よりも遅れているときは、位相比較回路はＵＰ’出力信号を出力し、加算／減算回路１５に、負荷容量制御回路１２からの負荷容量制御出力情報Ｅ’ｎに対して「１」を減算させる（図１３（ａ）（ｂ）参照）。その結果は、ディレイ可変回路１６に対して負荷容量加算／減算制御出力情報として出力されて、ディレイ可変回路１６のインバータに接続されているキャパシタが１個減少し、ディジタルＰＬＬ回路出力クロック信号の位相が基準クロック信号の位相に対してわずかに進む方向に変位する。
【００３７】
逆に、ディジタルＰＬＬ回路出力クロック信号の位相と基準クロック信号の位相とを比較した結果、ディジタルＰＬＬ回路出力クロック信号の位相が基準クロック信号の位相に対して進んでいたときは、位相比較回路１４はＤＯＷＮ’出力信号を出力し、加算／減算回路１５に、負荷容量制御回路１２からの負荷容量制御出力情報Ｅ’ｎに対して「１」を加算させる（図１３（ｂ）参照）。その結果は、ディレイ可変回路１６に対して負荷容量加算／減算制御出力情報として出力されて、ディレイ可変回路１６のインバータに接続されているキャパシタが１個増加し、ディジタルＰＬＬ回路出力クロック信号の位相が基準クロック信号の位相に対してわずかに遅れる方向に変位する。
【００３８】
加算／減算回路１５は、位相比較回路１４での位相比較の結果に基づき、単に、負荷容量制御回路１２からの負荷容量制御出力情報に対して「１」の加算動作または減算動作を繰り返すのみである。したがって、加算動作または減算動作を行った結果に基づいて爾後の位相比較を行い、負荷容量制御出力情報に対して「１」の加算または減算をした結果の情報に対してさらに加算動作または減算動作を行うことはない。言い換えれば、加算／減算回路１５は、負荷容量制御情報に対する最初の「１」の加算あるいは減算による制御情報に別の加算や減算を行うことはなく、位相比較回路は負荷容量制御回路の出力を「１」だけ変更できる（すなわち、一つのキャパシタを接続あるいは切り離しできる）だけである。
【００３９】
また、ディジタルＰＬＬ回路出力クロック信号の位相と基準クロック信号の位相とが一致したときには、加算／減算回路１５の加算動作または減算動作は停止される。この時点では、インバータの接続段数、負荷容量ともにＰＬＬ回路の周波数がロックしたときと同じなので、リング・オシレータの発振周波数も基準クロック信号の周波数と一致する。
【００４０】
本発明におけるディジタルＰＬＬ回路では、周波数比較が行われた後、出力クロック信号の周波数は位相合わせの際に若干変化させられる。詳しく述べると、「１」の加算あるいは減算が負荷容量制御情報に基づいて行われる時、出力クロック信号の周波数は、周波数整合動作によって設定される周波数からはわずかに変化する。そして、次の周波数比較は位相合わせ動作によって影響されることになる。しかしながら、周波数比較が１０２４クロック周期（１０ビットカウンタの場合）に１回であるのに対し、位相比較は毎クロック周期に行なわれるので、負荷容量制御情報における位相合わせ動作によるいかなる変動も位相比較回路および加算／減算回路により修正される。さらに、位相比較回路は周波数比較動作（上述）により定められた負荷容量制御情報を「１」だけ変化させるものであるので、位相合わせ動作中に周波数がわずかに変動するのがせいぜいである。
【００４１】
このように、本発明の第１の実施の形態では、周波数及び位相が基準クロック信号と一致したディジタルＰＬＬ回路出力クロック信号を得ることができる。すなわち、本発明に係るディジタルＰＬＬ回路によれば、複雑な制御用アルゴリズムが不要で設計及び制御が容易な、ジッタの小さい高精度のディジタルＰＬＬ回路を実現することができる。
【００４２】
図７は、本発明に係るディジタルＰＬＬ回路の第２の実施の形態のブロック構成図である。この実施の形態では、基準クロック信号入力端子と周波数比較回路５１の入力側との間に１／Ｍデバイダ５８が挿入接続され、ディジタルＰＬＬ回路出力クロック信号出力端子と位相比較回路５４ならびに周波数比較回路５１の入力側との間に１／Ｎデバイダ５９が挿入接続されたものである。第２の実施の形態にかかるディジタルＰＬＬ回路を構成する他の回路要素については上述した第１の実施の形態のディジタルＰＬＬ回路の構成と全く同じであるので、その説明は省略する。
【００４３】
第１の実施の形態と同様な動作が行われている間、基準クロック信号の周波数のＮ／Ｍ倍の周波数のディジタルＰＬＬ回路出力クロック信号を得ることができる。例えば、ディバイダ５８が１／４ディバイダであり、ディバイダ５９が１／２ディバイダ（すなわち、Ｍ＝４，Ｎ＝２）であり、基準クロック信号の周波数が８ｋＨｚであった場合、第２の実施の形態にかかるディジタルＰＬＬ回路は４ｋＨｚの周波数を持つ出力パルスを発生する。
【００４４】
図８は、本発明に係るディジタルＰＬＬ回路の第３の実施の形態のブロック構成図である。図５の第２の実施の形態のディジタルＰＬＬ回路の構成から、位相比較回路及び加算／減算回路を除去した構成となっている。なお、この第３の実施の形態のディジタルＰＬＬ回路の構成におけるディレイ制御回路６３は、好ましくは負荷容量制御回路及びディレイ段数制御回路（図１および図５）を含むものである。この第３の実施の形態のディジタルＰＬＬ回路の構成においては、ディジタルＰＬＬ回路出力クロック信号は基準クロック信号の周波数のＮ／Ｍ倍の周波数であるが、両クロック信号の位相は合わされていない。したがって、この実施の形態のＰＬＬ回路は、特に位相を合わせる必要のない回路用途、例えば、高周波帯域で動作するＬＳＩの内部クロック等に好適な構成である。
【００４５】
図９は本発明の第４の実施の形態のブロック構成図である。この実施の形態では、加算／減算回路１５は位相補正回路１１５で置き換えられ、負荷容量制御回路１２により出力された負荷容量制御情報直接ディレイ可変回路１１６に与えられている。より詳しくは、位相補正回路１１５は位相比較回路１４の出力を受け取り、補足的負荷容量制御情報を含む出力信号を発生する。ディレイ可変回路１１６は負荷容量制御回路１２、ディレイ段数制御回路１３、および位相補正回路１１５の各出力を受け取って、ディレイ段数制御回路１３の出力に基づいてディレイ段数を制御し、負荷容量制御回路１２および位相補正回路１１５の出力に基づいて負荷容量を制御する。
【００４６】
図１０は図９に示されたディレイ可変回路の好ましい例を示すブロック構成図である。図１０のディレイ可変回路１１６は、２つの付加的な可変負荷容量回路Ｃ０１およびＣ０２が第１段のインバータ２１および２２の負荷容量を補足的負荷容量制御信号Ｅ０１、Ｅ０２（図９参照）に基づいて設定するために設けられている点を除き、図２のディレイ可変回路と同じである。上述したように、位相補正回路１１５から位相比較器１４の出力に基づいて補足的負荷容量制御信号が出力される。これによりインバータ２１および２２の負荷容量は負荷容量制御信号Ｅｎと補足的負荷容量制御信号Ｅ０に基づいて増減される。
【００４７】
図９および図１０のディジタルＰＬＬ回路の出力クロック信号を基準クロック信号に一致させようとする動作は上述した第１の実施の形態の場合と同じである。しかし、出力クロック信号を基準クロック信号に位相を合わせようとするディジタルＰＬＬの動作は次の通りである。位相合わせ動作は位相比較回路１４と位相補正回路１１５（図９）により行われる。上述したように、位相比較回路１４は出力クロック信号の位相を基準クロック信号の位相と比較し、位相比較情報を出力する。もし、出力クロック信号の位相が基準クロック信号の位相とが一致したときには、位相補正回路１１５は「０」および「１」の値を持つ補足的負荷容量制御信号Ｅ０１、Ｅ０２をディレイ可変回路１１６に対して出力する。その結果、付加的可変負荷容量回路Ｃ０１およびＣ０２のうちの一つがディレイ可変回路における第１段のインバータに接続される。
【００４８】
もし、出力クロック信号の位相が基準クロック信号の位相よりも遅れているときは、位相比較器はＵＰ’出力信号を位相補正回路１１５に与え、双方とも「０」の値を持つ補足的負荷容量制御信号Ｅ０１、Ｅ０２をディレイ可変回路１１６に対して出力させる。この結果、付加的可変負荷容量回路Ｃ０１およびＣ０２はディレイ可変回路における第１段のインバータに全く接続されず、出力クロック信号の位相は基準クロック信号の位相に対してわずかに進む方向に変位される。
【００４９】
逆に、出力クロック信号の位相が基準クロック信号の位相よりも進んでいるときは、位相比較器はＤＯＷＮ’出力信号を位相補正回路１１５に与え、双方とも「１」の値を持つ補足的負荷容量制御信号Ｅ０１、Ｅ０２をディレイ可変回路１１６に対して出力させる。この結果、付加的可変負荷容量回路Ｃ０１およびＣ０２はディレイ可変回路における第１段のインバータに双方とも接続され、出力クロック信号の位相は基準クロック信号の位相に対してわずかに遅れる方向に変位される。このように、位相比較器はディレイ可変回路中で２つの容量を接続したり、切り離したりするのみである。
【００５０】
以上のように、本発明の第４の実施の形態は、周波数と位相に関して基準クロック信号と一致したディジタルＰＬＬ回路出力信号を提供する。さらに、位相補正回路は第１の実施の形態における加算／減算回路よりも簡単な構成であり、第４の実施の形態は小型でより単純である。
【００５１】
図１１および図１２は本発明のディレイ可変回路のさらに別の例を示すブロック図である。これらの例は可変負荷容量回路の異なる構造を提供する。他の回路要素に関しては図１０において説明したのと同じであるので、その説明は省略する。図１１の例では、各可変負荷容量回路（例えばＣｎ１）はソースとドレインがインバータ２１の出力に共通に接続されたＭＯＳトランジスタ１４０により構成される。トランジスタ１４０のゲートは制御信号Ｅｎ１を受ける。このような構成では、トランジスタ１４０は容量がアナログスイッチと合体されものとして機能する。より詳細には、制御信号が「１」の値を有し、トランジスタのドレインとソースの電位がＶＤＤ−Ｖｔｈよりも低い、すなわち対応するインバータの出力が「０」である場合には、ＭＯＳトランジスタのゲート下にはチャネルが形成される。したがってソース、ドレイン間の容量は増加し、インバータの出力が「１」に変化したとき、ディレイを生ずる。他方、制御信号が「０」を持つとき、トランジスタのゲート下にチャネルが形成されず、インバータのディレイは増加しない。
【００５２】
図１２の例では、各可変負荷容量回路（例えばＣｎ１）はゲートがインバータ２１の出力側に接続されたＭＯＳトランジスタ１４２により形成される。トランジスタ１４２のソースとドレインは反転制御信号／Ｅｎ１を受けるべく共通接続される。
【００５３】
このような構成では、トランジスタ１４２は反転制御信号／Ｅｎ１が「０」の値を持つとき、容量として機能する。特に、反転制御信号／Ｅｎ１が「０」の値を持ち、トランジスタのゲート電位がＶｔｈよりも高い、すなわち、対応するインバータは「１」である場合にはＭＯＳトランジスタのゲート下にはチャネルが形成される。したがって、トランジスタは容量として機能し、インバータの出力を遅延させる。逆に、反転制御信号／Ｅｎ１が「１」の値を持つとき、トランジスタは容量としては機能しない。
【００５４】
図１１および図１２のディレイ可変回路は図１０のディレイ可変回路と同様に動作する。しかし、図１０の例では各可変負荷容量回路は少なくとも３つのトランジスタを必要とする。これに対し、図１１および図１２の例では各可変負荷容量回路はトランジスタ１つですむ。したがって、ディレイ可変回路の大きさと複雑さを減少させることができる。さらに、図１１の例ではインバータの出力はＭＯＳトランジスタのソース、ドレインと接続されているため、トランジスタのドレイン領域とウェル領域、あるいはソース領域とウェル領域の間で寄生トランジスタが生ずる。例えば、ＮチャネルＭＯＳトランジスタの場合、寄生容量はＮ＋ドレイン領域とＰウェル領域との間で生ずる。このような寄生容量は、インバータの出力に影響を与える。これに対し、図１２の例ではＭＯＳトランジスタのゲートに直接接続されているので、寄生容量はインバータ出力に影響を与えない。このように、図１２の例は、インバータの出力速度が速いので、高速ディレイ可変回路を実現できる。
【００５５】
上述した実施の形態では、ディレイ制御回路は周波数比較回路の出力をもとに制御していたが、本発明はこのような場合に限られない。記載された実施の形態は当業者により周波数比較回路と位相比較回路により制御されるものに適用できる。このような形態では、周波数比較回路および位相比較回路をともに制御させることにより接続段数やディレイ可変回路の出力負荷容量を変化させることになる。
【００５６】
【発明の効果】
以上詳細に説明したように、本発明に係るディジタルＰＬＬ回路によれば、ディレイ制御回路を周波数比較出力情報に基づき制御することとしたので、複雑な制御用アルゴリズムが不要で設計及び制御が容易な、ジッタの小さい高精度のディジタルＰＬＬ回路を構成することができる。
【００５７】
さらに、本発明では、ディレイ可変回路が接続段数の変更に無関係な第１および第２のインバータを備えており、２つのインバータよりなるインバータ群が接続段数の変化に影響され、可変負荷容量回路は第１及び第２のインバータの出力に接続され、独立に接続／開放されるようにしているので、ディレイ可変回路により発生するディレイ値は正確に調整することができる。さらに、すべての容量が接続されたときの負荷容量回路で発生したディレイ値は２つのインバータにより発生したディレイ値よりも大きいか等しいので、正確で連続的なディレイ値をディレイ発生回路から得ることができる。
【図面の簡単な説明】
【図１】本発明に係るディジタルＰＬＬ回路の第１の実施の形態のブロック構成図。
【図２】図１のディレイ可変回路のブロック構成図。
【図３】ディレイ可変回路のインバータの接続段数とインバータに接続される出力負荷容量とを変更したときのディレイ値の変化を示すグラフ。
【図４】周波数比較回路のブロック構成図。
【図５】位相比較回路のブロック構成図。
【図６】負荷容量制御回路およびディレイ段制御回路のブロック構成図。
【図７】本発明に係るディジタルＰＬＬ回路の第２の実施の形態のブロック構成図。
【図８】本発明に係るディジタルＰＬＬ回路の第３の実施の形態のブロック構成図。
【図９】本発明に係るディジタルＰＬＬ回路の第４の実施の形態のブロック構成図。
【図１０】図９のディレイ可変回路の例を示すブロック構成図。
【図１１】ディレイ可変回路の他の例を示すブロック構成図。
【図１２】ディレイ可変回路の他の例を示すブロック構成図。
【図１３】図５の位相比較回路の動作を説明するタイミングチャート。
【図１４】従来のディジタルＰＬＬ回路のブロック構成図。
【符号の説明】
１１、５１、６１ 周波数比較回路
１２、５２ 負荷容量制御回路
１３、５３、６３、７３ ディレイ段数制御回路
１４、５４、７４ 位相比較回路
１５、５５ 加算／減算回路
１６、５６、６６、７６ ディレイ可変回路
１７、５７、６７、７７ インバータ
２０ マルチプレクサ
２１、２２ インバータ
２３、２４ ２段インバータ
２５ キャパシタ
４１、４２ １０ビットカウンタ
４３ １０ビットコンパレータ
５８、５９、６８、６９ デバイダ
８１、８８ アップダウンカウンタ
１０１，１０２ フリップフロップ
１１０ 位相差検出器
１１５ 位相補正回路
１２０，１３０ ＲＳフリップフロップ
Ｃｎ１〜Ｃｎｍ、Ｃｎｍ＋１〜Ｃｎｎ 負荷容量可変回路
【発明の属する技術分野】
本発明はディジタルＰＬＬ回路に関し、特に複雑な制御アルゴリズムを必要とせずに低ジッタと高精度を提供できるように周波数比較回路を有するディジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】
フェーズ・ロックド・ループ（ＰＬＬ）回路は、広い分野で用いられており、集積化に適したいかなる分野にも用いることができる。特に、ＰＬＬ回路は、ＡＭ・ＦＭラジオ、テレビ、無線通信等、周波数シンセサイザ、マルチプレクス・ステレオ復調回路等の各種信号回路に用いられている。
【０００３】
一般に、ＰＬＬ回路は可変発振器により発生された周波数と位相が基準信号のそれらにロックされるようなフィードバックループである。ＰＬＬ回路は周波数変調された搬送波の中からベースバンド信号を復調するために用いられる。基本的なＰＬＬ回路は位相比較回路と電圧制御発振器とを備えている。動作においては、変調された入力信号と電圧制御発振器の出力とが位相比較回路によって比較され、この位相比較回路の出力によって電圧制御発振器の周波数が制御される。
図１４は、従来のディジタルＰＬＬ回路のブロック構成図である。同図に示されるように、基準クロック信号が位相比較器７４に入力され、位相比較器７４の出力はディレイ制御回路７３に与えられる。ディレイ可変回路７６はディレイ制御回路７３の出力を受け取り、ディレイ可変回路７６の出力はインバータ７７に与えられる。インバータ７７の出力はディレイ可変回路７６にフィードバックされ、ディレイ可変回路７６及びインバータ７７によってリング・オシレータが構成されている。
【０００４】
リング・オシレータの出力信号（すなわち、インバータの出力信号）は出力クロック信号として用いられる一方、位相比較器７４へ入力され、基準クロック信号と位相を比較される。ディレイ制御回路７３は、位相比較器７４からの位相比較出力を基にして基準クロック信号の位相と、出力クロック信号の位相とが一致するようにディレイ可変回路７６を制御する。
【０００５】
典型的には、ディレイ可変回路７６は、通常、インバータ列で構成されており、その接続段数を変更することによりディレイ値を変更する。しかし、インバータの接続段数の変更のみでディレイ値を制御すると、制御可能なディレイ値の刻みが粗い。もし、可変負荷容量回路（キャパシタを含む）がインバータの出力側に接続されるならば、インバータに接続されるキャパシタの個数を変更することにより、インバータの出力負荷容量を変更することができる。このことは、ディレイ値のより高精度の制御と、より精度の高いディジタルＰＬＬ回路を得ることができる。このような回路では、ディレイ制御回路７３は、位相比較器７４からの位相比較出力を基にディレイ可変回路７６のインバータの接続段数及び出力負荷容量を制御している。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述した従来のディジタルＰＬＬ回路においては、ディレイ可変回路７６の出力負荷容量によるより高精度な制御を行った場合であっても、ディレイ制御回路７３の制御を位相比較出力によって行っているため、ＰＬＬとしてロックするようにディレイ制御回路７３を設計することが非常に困難であるという問題点がある。
【０００７】
例えば、出力クロック信号の周波数が基準クロック信号の周波数と一致していた場合でも、出力クロック信号の位相が基準クロック信号の位相より遅れていたときは、位相比較器７４の出力に基づきディレイ制御回路７３はディレイ可変回路７６のディレイ値を減少させるように動作する。多くの場合、位相を一致させるべく、この動作を幾度か繰り返した後には多くの場合、逆に周波数が不一致となる。したがって、ディレイ制御回路７３は今度は周波数を一致させるべく動作する。この結果、競合する動作の繰り返しとなって、周波数と位相とがともに一致するまでには多くの無駄な動作が含まれて所要時間も長くなる。
【０００８】
以上のように、従来のディジタルＰＬＬ回路、特に出力クロック信号と基準クロック信号の位相及び周波数を一致させられるようなディレイ制御回路の設計は困難である。この結果、従来の設計は複雑な構成とディレイ制御回路を制御するための非常に複雑な制御用アルゴリズムを含むこととなる。また、従来のディジタルＰＬＬ回路はＰＬＬ回路が一度ロックした後でもわずかに位相がずれただけで、ディレイ制御回路はディレイ可変回路のディレイ値を変更するように動作し、その結果、出力クロック信号の周波数も変更され信号のジッタが大きくなるという問題もある。
【０００９】
本発明は上記問題点に鑑みてなされたもので、その目的は、複雑な制御用アルゴリズムが不要で設計及び制御が容易な、ジッタの小さい高精度のディジタルＰＬＬ回路を提供することである。
【００１０】
【課題を解決するための手段】
本発明に係るディジタルＰＬＬ回路の第１の態様によれば、
出力クロック信号の周波数と基準クロック信号の周波数とを比較し、周波数比較情報を発生する周波数比較回路と、
前記出力クロック信号の位相と前記基準クロック信号の位相とを比較し、位相比較情報を発生する位相比較回路と、
前記出力クロック信号の周波数についての前記周波数比較情報と、前記出力クロック信号の位相についての前記位相比較情報に基づいて、ディレイ可変用ディジタル信号を発生するディレイ制御回路と、
前記ディレイ制御回路の出力により前記基準クロック信号の周波数および位相にロックされるような出力クロック信号を発生する可変周波数発振器と、
を備え
前記位相比較情報によるディレイ変化量は、前記周波数比較情報により決定したディレイ制御情報に対して単位ディレイ量を増加もしくは減少させるものであることを特徴とする。
【００１１】
本発明に係るディジタルＰＬＬ回路の第２の態様によれば、
出力クロック信号を分周し、分周出力クロック信号を発生する第１の分周回路と、
基準クロック信号を分周し、分周基準クロック信号を発生する第２の分周回路と、
前記分周出力クロック信号の周波数と前記分周基準クロック信号の周波数とを比較し、周波数比較情報を発生する周波数比較回路と、
前記分周出力クロック信号の位相と前記分周基準クロック信号の位相とを比較し、位相比較情報を発生する位相比較回路と、
前記出力クロック信号の周波数についての前記周波数比較情報と、前記出力クロック信号の位相についての前記位相比較情報に基づいて、ディレイ可変用ディジタル信号を発生するディレイ制御回路と、
前記出力クロック信号を発生する可変周波数発振器を備え、
前記出力クロック信号の周波数および位相の制御は前記周波数比較情報と前記位相比較情報に基づいて行われ、前記可変周波数発振器は出力クロック信号を基準クロック信号の周波数のＮ／Ｍ倍(ただし、Ｍは前記第２の分周回路における基準クロック信号に対する周波数分割比、Ｎは前記第１の分周回路におけるディレイ可変回路の出力信号に対する周波数分割比であって、いずれも自然数)の周波数に位相ロックして出力し、
前記位相比較情報によるディレイ変化量は、前記周波数比較情報により決定したディレイ制御情報に対して単位ディレイ量を増加もしくは減少させるものであることを特徴とする。
【００１２】
本発明に係るディジタルＰＬＬ回路の第３の態様によれば、
基準クロックと出力クロックを比較する比較手段と、
前記比較手段からの比較情報をもとに負荷容量制御情報を発生させる負荷容量制御回路と、
前記負荷容量制御回路からの負荷容量制御情報をもとにディレイ値可変なディレイ可変回路を含み、所望の出力クロック信号を出力するクロック信号発生回路とを備え、
前記ディレイ可変回路は前記負荷容量制御回路からの負荷容量制御情報をＭＯＳトランジスタのソースもしくはドレインに接続し、前記ＭＯＳトランジスタのゲートを前記ディレイ可変回路の一旦に接続した負荷容量可変回路を有することを特徴とする。
【００１４】
【発明の実施の形態】
以下、本発明に係るＰＬＬの実施の形態のいくつかにつき、図面を参照しながら説明する。
図１は、本発明に係るディジタルＰＬＬ回路の第１の実施の形態のブロック構成図である。周波数比較回路１１は出力クロック信号の周波数を基準クロック信号の周波数と比較し、周波数比較情報を含む出力信号を発生する。負荷容量制御回路１２は周波数比較回路１１の出力を受け取り、ディレイ可変回路１６の負荷容量を制御する負荷容量制御出力情報を含む出力信号を発生する。周波数比較回路１１の出力はディレイ段数（ディレイ値を発生するインバータの接続段数）を制御するディレイ段数制御出力情報を発生するディレイ段数制御回路１３に与えられる。
【００１５】
さらに、位相比較回路１４は出力クロック信号の位相と基準クロック信号の位相とを比較し位相比較出力情報を含む出力信号を発生する。
【００１６】
加算／減算回路１５は位相比較回路１４の出力および負荷容量制御回路１２の出力を受け取り、位相比較回路１４からの位相比較出力情報に基づき、負荷容量制御回路１２からの負荷容量制御出力情報に対しインクリメントまたはデクリメントを与え、負荷容量加算／減算制御出力情報を含む出力信号を発生する。ディレイ可変回路１６はディレイ段数制御回路１３の出力及び加算／減算回路１５の出力を受け取り、ディレイ段数制御回路１３からのディレイ段数制御出力情報に基づきディレイ段数を制御し、加算／減算回路１５からの負荷容量加算／減算制御出力情報に基づき、負荷容量の加算／減算制御を行う。インバータ１７はディレイ可変回路１６の出力と入力との間に接続され、ディレイ可変回路１６とともにリング・オシレータを構成する。
【００１７】
このように、本発明では、ディレイ可変回路１６のディレイ段数制御を、位相比較出力情報ではなく、周波数比較出力情報に基づいて行っている。また、ディレイ可変回路１６の負荷容量可変回路の制御を行う加算／減算回路１５は周波数比較出力情報を主として、位相比較出力情報を補助として制御を行う。このような特徴は、本発明の第１の実施の形態にかかるディジタルＰＬＬ回路を複雑な制御用アルゴリズムが不要で、ジッタの小さい高精度のものとしている。さらに、ディレイ可変回路１６は、ディレイ値をより高精度に制御可能とするため、接続段数変更可能な複数のインバータと、接続段数変更に関わらない所定インバータの出力側に配設され、キャパシタを含む複数の負荷容量可変回路とを備え、インバータの接続段数及びインバータの出力負荷容量を制御することにより、ディレイ値をより高精度に制御することができる。
【００１８】
図２は、図１に示したディレイ可変回路の好ましい実施例を示すブロック構成図である。このディレイ可変回路１６は、第１の段だけ縦列接続され、接続段数変更に関わらないインバータ２１及び２２を含んでいる。さらに、それぞれ２つのインバータを含む２ｓ−１ 段のインバータ対２３，２４が選択された接続段数に基づいて選択的に用いられるように設けられている。各２ｓ段のインバータの出力はマルチプレクサ２０に、その接続段数変更を制御すべく与えられる。さらに、負荷容量可変回路Ｃｎ１〜Ｃｎｍと負荷容量可変回路Ｃｎｍ＋１〜Ｃｎｎ（キャパシタを含む）は第１段のインバータ２１および２２の出力負荷容量を定めるのに用いられる。上述したように、インバータの接続段数とインバータの出力負荷容量とを共に変更することにより、ディレイ値をより高精度に制御することができる。
【００１９】
図２に示されたディレイ可変回路の動作を説明する。マルチプレクサ２０には、ディレイ段数制御回路１３からのディレイ段数制御出力情報であるディレイ段数制御信号Ｅｌ１〜Ｅｌｌが入力され、これらのディレイ段数制御信号Ｅｌ１〜Ｅｌｌのディジタル値を制御することによりマルチプレクサの入力端子０〜２ｓ−１ のうちのいずれかが選択される。マルチプレクサの入力には、上述のように、縦列接続された２ｓ 段のインバータの出力が接続されているので、選択された段数のインバータがディレイ可変回路の出力に接続され、所定のディレイ値を発生する。したがって、ディレイ段数制御信号Ｅｌ１〜Ｅｌｌに基づくインバータの接続段数変更により、インバータ２段（すなわち１接続段）が発生するディレイ値を一単位として、ディレイ可変回路のディレイ値を制御することができる。
【００２０】
そして、さらにディレイ値を高精度に制御するために、上述のように、接続段数変更に関わらないインバータ２１及び２２の出力側には、各インバータの出力負荷容量となるキャパシタを含む負荷容量可変回路Ｃｎ１〜Ｃｎｍと負荷容量可変回路Ｃｎｍ＋１〜Ｃｎｎとが選択的に接続されている。すなわち、各負荷容量可変回路Ｃは、その構成の一例が負荷容量可変回路Ｃｎ１として示されるように、キャパシタ２５とアナログスイッチ２６とから構成されている。各負荷容量可変回路Ｃはそのアナログスイッチを負荷容量加算／減算制御信号Ｅｎの一つに基づいて開閉する。このように、負荷容量加算／減算制御信号は負荷容量制御回路１２からの負荷容量制御情報および位相比較回路の出力に基づいて加算器／減算器回路１５から出力される。
【００２１】
すなわち、負荷容量加減制御信号Ｅｎ１〜Ｅｎｍ、Ｅｎｍ＋１〜Ｅｎｎの値が「１」のときは、当該信号が入力される負荷容量可変回路の対応するアナログスイッチが接続され、インバータ２１、２２の出力に当該負荷容量可変回路のキャパシタが接続される。逆に、負荷容量加減制御信号Ｅｎ１〜Ｅｎｍ、Ｅｎｍ＋１〜Ｅｎｎの値が「０」のときは、当該信号が入力される負荷容量可変回路の対応するアナログスイッチが開放され、インバータの出力から当該負荷容量可変回路のキャパシタが切り離される。したがって、負荷容量加減制御信号Ｅｎ１〜Ｅｎｍ、Ｅｎｍ＋１〜Ｅｎｎに基づいてインバータの出力負荷容量が加減される。これによりディレイ可変回路のディレイ値はより高精度に制御可能となる。
【００２２】
図３は、ディレイ可変回路のインバータの接続段数とインバータに接続される出力負荷容量とを変更したときのディレイ値の変化を示すグラフである。そのグラフにおいて線ＯＰ２、ＯＰ４、ＯＰ６はそれぞれインバータの段数が２段、４段、６段のときのディレイ可変回路の出力信号のディレイ値である。それぞれ単調増加（厳密には、小さい階段状）のグラフとなっているのは、接続段数変更に関わらない２個のインバータの出力側に配設された複数の負荷容量可変回路によるディレイ値の高精度の制御によるものである。さらに、インバータの接続段数変更によるディレイ値の制御は、インバータ２段ごとの制御であり、かつ、複数の負荷容量可変回路によるディレイ値の調整量は、典型的にはインバータ２段分のディレイ値の量以上である。例えば、グラフＯＰ２の右端とグラフＯＰ４の左端、グラフＯＰ４の右端とグラフＯＰ６の左端とはそれぞれディレイ値が連続、または一部重複するようになっている。このように、本発明の第１の実施の形態にかかるディレイ可変回路は連続した高精度のディレイ値の制御を可能とする。
以下、図１および図２のディジタルＰＬＬ回路全体の動作について説明する。最初に、出力クロック信号と基準クロック信号の周波数を一致させるディジタルＰＬＬの動作につき説明する。
図４は、図１における周波数比較回路１１の一例のブロック構成図である。図４に示すように、２つのクロック信号Ｆ１およびＦ２がそれぞれ２個の１０ビットカウンタ４１及び４２に与えられる。１０ビットコンパレータ４３はこれらのカウンタの出力を受ける。２個の１０ビットカウンタ４１及び４２は、基準クロック信号Ｆ１のクロック数とディジタルＰＬＬ回路出力クロック信号Ｆ２のクロック数とをそれぞれカウントし、いずれかのカウンタがが１０ビットをフルカウント（すなわち２１０）した時に両方の１０ビットカウンタは停止される。２個のカウンタのカウント出力はレジスタ回路に記憶され、コンパレータ４３によって比較される。好ましい実施例ではレジスタ回路は各カウンタに含まれる。比較結果は周波数比較出力情報として周波数比較回路１１から出力される。この実施の形態においては、周波数比較回路１１はいずれのカウント値が大きいか、一致するかを示す３ビット信号（例えば常に１つの「１」と２つの「０」を持つ信号）を出力する。
【００２３】
周波数比較情報に応答して、負荷容量制御回路１２およびディレイ段制御回路１３は負荷容量制御信号Ｅ’ｎおよびディレイ段制御信号Ｅｓをそれぞれ出力する。図６は図１における負荷容量制御回路１２およびディレイ制御回路１３の好ましい実施例のブロック図を示す。図示されたように、第１のアップダウンカウンタ８１は周波数比較回路１１から周波数比較情報を受け取る。第１のアップダウンカウンタ８１の出力Ｅ’ｎはイネーブル論理回路８２および加算／減算回路１５に与えられる。イネーブル論理回路８２は第１のアップダウンカウンタ８１の出力がすべて「１」であり出力クロック信号Ｆ２の周波数が基準クロック信号Ｆ１の周波数よりも高いときか、第１のアップダウンカウンタ８１の出力がすべて「０」であり出力クロック信号Ｆ２の周波数が基準クロック信号Ｆ１の周波数よりも低いときのいずれかの場合にイネーブル信号ＥＣを発生する。図６の例では、加算／減算回路１５は負荷容量加算／減算制御信号Ｅｎを発生するデコーダを含んでいる。他の例では、デコーダは負荷容量制御回路１２に含まれる。さらに、ディレイ段制御回路１３はイネーブル信号を負荷容量制御回路１２から、周波数比較情報を周波数比較回路１１からそれぞれ受け取る第２のアップダウンカウンタ８８を含む。この第２のアップダウンカウンタ８８の出力Ｅｓはディレイ可変回路１６に与えられる。
【００２４】
より詳しく述べると、周波数比較回路が出力クロック信号の周波数が基準クロック信号の周波数より高いことを示したときは、負荷容量制御回路１２は、負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｍの数を１つ増加させる。すなわち、負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｍのうち「１」の状態にある信号の個数を１個増加させる。これにより、インバータに接続されるキャパシタが一個増加してインバータの出力負荷容量がわずかに増加し、ディジタルＰＬＬ回路出力クロック信号の周波数がわずかに低下する方向に作用する。次の周波数比較時に、キャパシタを１個接続してもなおディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より高いときは、爾後の周波数比較時に上述したと同様に負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのうち「１」の状態にある信号の個数をさらに１個増加させる。この動作は、ディジタルＰＬＬ回路出力クロック信号と基準クロック信号の周波数が等しくなるまで繰り返される。
【００２５】
負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのすべてが「１」となった後もディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より高いときは、爾後の周波数比較時に負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎをすべてリセットして「０」とし、同時にこのリセット情報をディレイ段数制御回路１３に対して出力する。
【００２６】
ディレイ段数制御回路１３においては、負荷容量制御回路１２からのリセット情報に基づき、ディレイ段数制御出力情報であるディレイ段数制御信号Ｅｓをインクリメントする。これにより、ディレイ可変回路１６のインバータの接続段数は２段増加する（すなわち、さらに１段の接続が用いられる）。上述のように、負荷容量制御回路１２およびディレイ段数制御回路１３は出力クロック信号と基準クロック信号とが一致するまで動作を続ける。負荷容量可変回路によるディレイ値の制御の幅は、通常、インバータ２段分のディレイ値の幅以上とされているため、連続したディレイ値の高精度の制御が可能となる。
【００２７】
以上のように、本発明の第１の実施の形態によれば、インバータの接続段数とインバータの出力負荷容量を順次増加させることにより、ディジタルＰＬＬ回路出力クロック信号の周波数は基準クロック信号の周波数となるまで徐々に低下する。このようにして安定した周波数の一致が確立される。
【００２８】
ディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より高い場合は、以上のような動作が行われるが、ディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より低い場合は、以上とは逆の動作を行う。すなわち、周波数比較出力情報に基づき、ディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より低いときは、負荷容量制御回路１２はアクティブ負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎの数を１つ減少させるようにカウントダウンする。すなわち、負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのうち「１」の状態にある信号の個数を１個減少させる。その結果、第１段インバータに接続されるキャパシタが一個減少してインバータの出力負荷容量がわずかに減少し、逆に出力クロック信号の周波数がわずかに上昇する。接続されるキャパシタを１個減少させてもなお、次の比較時にディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より低いときは、爾後の周波数比較時に上述したと同様に負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのうち「１」の状態にある信号の個数をさらに１個減少させる。この動作は、ディジタルＰＬＬ回路出力クロック信号と基準クロック信号の周波数が等しくなるまで繰り返される。
【００２９】
負荷容量制御出力信号Ｅ’ｎ１〜Ｅ’ｎｎのすべてが「０」となった後もディジタルＰＬＬ回路出力クロック信号の周波数が基準クロック信号の周波数より低いときは、負荷容量制御出力信号Ｅ’ｎ１〜Ｅｎｎをすべてリセットして「１」とし、同時にこのリセット情報をディレイ段数制御回路１３に対して出力する。
【００３０】
ディレイ段数制御回路１３は、リセット情報に基づき、ディレイ段数制御出力情報であるディレイ段数制御信号Ｅｓをデクリメントする。これにより、ディレイ可変回路１６のインバータの接続段数は２段減少する（すなわち、さらに１段少ない接続が用いられる）。上述のように、負荷容量制御回路１２およびディレイ段数制御回路１３は出力クロック信号と基準クロック信号とが一致するまで動作を続ける。
【００３１】
以上のように、インバータの接続段数とインバータの出力負荷容量を順次減少させることにより、ディジタルＰＬＬ回路出力クロック信号の周波数は基準クロック信号の周波数と同じ周波数になるまで徐々に上昇する。このようにして周波数の安定な一致が確立される。
【００３２】
さらに、ディレイ可変回路１６とインバータ１７とから構成されるリング・オシレータの発振周波数、すなわち出力クロック信号の周波数は、インバータの段数とインバータに接続される出力負荷容量とによって決定されるので、一度、ディジタルＰＬＬ回路がロックしたときは、非常に高精度の発振周波数を得ることができる。
【００３３】
次に、図１および２のディジタルＰＬＬ回路の出力クロック信号と基準クロック信号の位相を一致させる動作（位相合わせ）について説明する。位相合わせは図１における位相比較回路１４と加算／減算回路１５により行われる。図５は図１の位相比較回路１４の好ましい実施例を示すブロック図である。
【００３４】
位相差検出部１１０の出力は第１および第２のＳＲフリップフロップ１２０および１３０に与えられる。位相差検出部は２つのクロック信号（Ｆ１およびＦ２）がそれぞれフリップフロップ１０１、１０２に与えられ、これらフリップフロップの入力端子は電源ＶＤＤに接続されている。ＮＡＮＤゲート１０４は両フリップフロップ１０１、１０２の出力を受ける。各フリップフロップ（１０１または１０２）の出力はインバータ対（１０３または１０５）を介してＡＮＤゲート１０７または１０８にも与えられる。ＮＡＮＤゲート１０４はＡＮＤゲート１０７および１０８、およびインバータ対１０６を介してフリップフロップ１０１および１０２のクリア端子に与えられている。
【００３５】
位相差検出部１１０のＵＰ出力信号は、基準クロック信号Ｆ１が与えられるフリップフロップ１０１の出力を受けるＡＮＤゲート１０７から第１のＳＲフリップフロップ１２０のセット端子に与えられる。同様に、ＤＯＷＮ出力信号は、出力クロック信号Ｆ２が与えられるフリップフロップ１０２の出力を受けるＡＮＤゲート１０８から第２のＳＲフリップフロップ１３０のセット端子に与えられる。基準クロック信号Ｆ１は第１のＳＲフリップフロップ１２０のリセット端子にインバータ１１１を介して与えられ、出力クロック信号Ｆ２は第２のＳＲフリップフロップ１３０のリセット端子にインバータ１１２を介して与えられる。位相比較器１４から位相比較情報として出力されるＵＰ’およびＤＯＷＮ’出力信号は、第１および第２のＳＲフリップフロップ１２０および１３０からそれぞれ供給される。各ＳＲフリップフロップのリセット端子には反転したクロック信号の一つが与えられるので、出力信号ＵＰ’およびＤＯＷＮ’は図１３（ｂ）に示されるように、２つのクロック信号間の位相差にかかわらず、それぞれのクロック信号とパルス幅が一致する。
【００３６】
上述したように、位相比較回路１４は出力クロック信号の位相を基準クロック信号の位相と比較し、位相比較情報を出力する。さらに詳細には、もし出力クロック信号が基準クロック信号よりも遅れているときは、位相比較回路はＵＰ’出力信号を出力し、加算／減算回路１５に、負荷容量制御回路１２からの負荷容量制御出力情報Ｅ’ｎに対して「１」を減算させる（図１３（ａ）（ｂ）参照）。その結果は、ディレイ可変回路１６に対して負荷容量加算／減算制御出力情報として出力されて、ディレイ可変回路１６のインバータに接続されているキャパシタが１個減少し、ディジタルＰＬＬ回路出力クロック信号の位相が基準クロック信号の位相に対してわずかに進む方向に変位する。
【００３７】
逆に、ディジタルＰＬＬ回路出力クロック信号の位相と基準クロック信号の位相とを比較した結果、ディジタルＰＬＬ回路出力クロック信号の位相が基準クロック信号の位相に対して進んでいたときは、位相比較回路１４はＤＯＷＮ’出力信号を出力し、加算／減算回路１５に、負荷容量制御回路１２からの負荷容量制御出力情報Ｅ’ｎに対して「１」を加算させる（図１３（ｂ）参照）。その結果は、ディレイ可変回路１６に対して負荷容量加算／減算制御出力情報として出力されて、ディレイ可変回路１６のインバータに接続されているキャパシタが１個増加し、ディジタルＰＬＬ回路出力クロック信号の位相が基準クロック信号の位相に対してわずかに遅れる方向に変位する。
【００３８】
加算／減算回路１５は、位相比較回路１４での位相比較の結果に基づき、単に、負荷容量制御回路１２からの負荷容量制御出力情報に対して「１」の加算動作または減算動作を繰り返すのみである。したがって、加算動作または減算動作を行った結果に基づいて爾後の位相比較を行い、負荷容量制御出力情報に対して「１」の加算または減算をした結果の情報に対してさらに加算動作または減算動作を行うことはない。言い換えれば、加算／減算回路１５は、負荷容量制御情報に対する最初の「１」の加算あるいは減算による制御情報に別の加算や減算を行うことはなく、位相比較回路は負荷容量制御回路の出力を「１」だけ変更できる（すなわち、一つのキャパシタを接続あるいは切り離しできる）だけである。
【００３９】
また、ディジタルＰＬＬ回路出力クロック信号の位相と基準クロック信号の位相とが一致したときには、加算／減算回路１５の加算動作または減算動作は停止される。この時点では、インバータの接続段数、負荷容量ともにＰＬＬ回路の周波数がロックしたときと同じなので、リング・オシレータの発振周波数も基準クロック信号の周波数と一致する。
【００４０】
本発明におけるディジタルＰＬＬ回路では、周波数比較が行われた後、出力クロック信号の周波数は位相合わせの際に若干変化させられる。詳しく述べると、「１」の加算あるいは減算が負荷容量制御情報に基づいて行われる時、出力クロック信号の周波数は、周波数整合動作によって設定される周波数からはわずかに変化する。そして、次の周波数比較は位相合わせ動作によって影響されることになる。しかしながら、周波数比較が１０２４クロック周期（１０ビットカウンタの場合）に１回であるのに対し、位相比較は毎クロック周期に行なわれるので、負荷容量制御情報における位相合わせ動作によるいかなる変動も位相比較回路および加算／減算回路により修正される。さらに、位相比較回路は周波数比較動作（上述）により定められた負荷容量制御情報を「１」だけ変化させるものであるので、位相合わせ動作中に周波数がわずかに変動するのがせいぜいである。
【００４１】
このように、本発明の第１の実施の形態では、周波数及び位相が基準クロック信号と一致したディジタルＰＬＬ回路出力クロック信号を得ることができる。すなわち、本発明に係るディジタルＰＬＬ回路によれば、複雑な制御用アルゴリズムが不要で設計及び制御が容易な、ジッタの小さい高精度のディジタルＰＬＬ回路を実現することができる。
【００４２】
図７は、本発明に係るディジタルＰＬＬ回路の第２の実施の形態のブロック構成図である。この実施の形態では、基準クロック信号入力端子と周波数比較回路５１の入力側との間に１／Ｍデバイダ５８が挿入接続され、ディジタルＰＬＬ回路出力クロック信号出力端子と位相比較回路５４ならびに周波数比較回路５１の入力側との間に１／Ｎデバイダ５９が挿入接続されたものである。第２の実施の形態にかかるディジタルＰＬＬ回路を構成する他の回路要素については上述した第１の実施の形態のディジタルＰＬＬ回路の構成と全く同じであるので、その説明は省略する。
【００４３】
第１の実施の形態と同様な動作が行われている間、基準クロック信号の周波数のＮ／Ｍ倍の周波数のディジタルＰＬＬ回路出力クロック信号を得ることができる。例えば、ディバイダ５８が１／４ディバイダであり、ディバイダ５９が１／２ディバイダ（すなわち、Ｍ＝４，Ｎ＝２）であり、基準クロック信号の周波数が８ｋＨｚであった場合、第２の実施の形態にかかるディジタルＰＬＬ回路は４ｋＨｚの周波数を持つ出力パルスを発生する。
【００４４】
図８は、本発明に係るディジタルＰＬＬ回路の第３の実施の形態のブロック構成図である。図５の第２の実施の形態のディジタルＰＬＬ回路の構成から、位相比較回路及び加算／減算回路を除去した構成となっている。なお、この第３の実施の形態のディジタルＰＬＬ回路の構成におけるディレイ制御回路６３は、好ましくは負荷容量制御回路及びディレイ段数制御回路（図１および図５）を含むものである。この第３の実施の形態のディジタルＰＬＬ回路の構成においては、ディジタルＰＬＬ回路出力クロック信号は基準クロック信号の周波数のＮ／Ｍ倍の周波数であるが、両クロック信号の位相は合わされていない。したがって、この実施の形態のＰＬＬ回路は、特に位相を合わせる必要のない回路用途、例えば、高周波帯域で動作するＬＳＩの内部クロック等に好適な構成である。
【００４５】
図９は本発明の第４の実施の形態のブロック構成図である。この実施の形態では、加算／減算回路１５は位相補正回路１１５で置き換えられ、負荷容量制御回路１２により出力された負荷容量制御情報直接ディレイ可変回路１１６に与えられている。より詳しくは、位相補正回路１１５は位相比較回路１４の出力を受け取り、補足的負荷容量制御情報を含む出力信号を発生する。ディレイ可変回路１１６は負荷容量制御回路１２、ディレイ段数制御回路１３、および位相補正回路１１５の各出力を受け取って、ディレイ段数制御回路１３の出力に基づいてディレイ段数を制御し、負荷容量制御回路１２および位相補正回路１１５の出力に基づいて負荷容量を制御する。
【００４６】
図１０は図９に示されたディレイ可変回路の好ましい例を示すブロック構成図である。図１０のディレイ可変回路１１６は、２つの付加的な可変負荷容量回路Ｃ０１およびＣ０２が第１段のインバータ２１および２２の負荷容量を補足的負荷容量制御信号Ｅ０１、Ｅ０２（図９参照）に基づいて設定するために設けられている点を除き、図２のディレイ可変回路と同じである。上述したように、位相補正回路１１５から位相比較器１４の出力に基づいて補足的負荷容量制御信号が出力される。これによりインバータ２１および２２の負荷容量は負荷容量制御信号Ｅｎと補足的負荷容量制御信号Ｅ０に基づいて増減される。
【００４７】
図９および図１０のディジタルＰＬＬ回路の出力クロック信号を基準クロック信号に一致させようとする動作は上述した第１の実施の形態の場合と同じである。しかし、出力クロック信号を基準クロック信号に位相を合わせようとするディジタルＰＬＬの動作は次の通りである。位相合わせ動作は位相比較回路１４と位相補正回路１１５（図９）により行われる。上述したように、位相比較回路１４は出力クロック信号の位相を基準クロック信号の位相と比較し、位相比較情報を出力する。もし、出力クロック信号の位相が基準クロック信号の位相とが一致したときには、位相補正回路１１５は「０」および「１」の値を持つ補足的負荷容量制御信号Ｅ０１、Ｅ０２をディレイ可変回路１１６に対して出力する。その結果、付加的可変負荷容量回路Ｃ０１およびＣ０２のうちの一つがディレイ可変回路における第１段のインバータに接続される。
【００４８】
もし、出力クロック信号の位相が基準クロック信号の位相よりも遅れているときは、位相比較器はＵＰ’出力信号を位相補正回路１１５に与え、双方とも「０」の値を持つ補足的負荷容量制御信号Ｅ０１、Ｅ０２をディレイ可変回路１１６に対して出力させる。この結果、付加的可変負荷容量回路Ｃ０１およびＣ０２はディレイ可変回路における第１段のインバータに全く接続されず、出力クロック信号の位相は基準クロック信号の位相に対してわずかに進む方向に変位される。
【００４９】
逆に、出力クロック信号の位相が基準クロック信号の位相よりも進んでいるときは、位相比較器はＤＯＷＮ’出力信号を位相補正回路１１５に与え、双方とも「１」の値を持つ補足的負荷容量制御信号Ｅ０１、Ｅ０２をディレイ可変回路１１６に対して出力させる。この結果、付加的可変負荷容量回路Ｃ０１およびＣ０２はディレイ可変回路における第１段のインバータに双方とも接続され、出力クロック信号の位相は基準クロック信号の位相に対してわずかに遅れる方向に変位される。このように、位相比較器はディレイ可変回路中で２つの容量を接続したり、切り離したりするのみである。
【００５０】
以上のように、本発明の第４の実施の形態は、周波数と位相に関して基準クロック信号と一致したディジタルＰＬＬ回路出力信号を提供する。さらに、位相補正回路は第１の実施の形態における加算／減算回路よりも簡単な構成であり、第４の実施の形態は小型でより単純である。
【００５１】
図１１および図１２は本発明のディレイ可変回路のさらに別の例を示すブロック図である。これらの例は可変負荷容量回路の異なる構造を提供する。他の回路要素に関しては図１０において説明したのと同じであるので、その説明は省略する。図１１の例では、各可変負荷容量回路（例えばＣｎ１）はソースとドレインがインバータ２１の出力に共通に接続されたＭＯＳトランジスタ１４０により構成される。トランジスタ１４０のゲートは制御信号Ｅｎ１を受ける。このような構成では、トランジスタ１４０は容量がアナログスイッチと合体されものとして機能する。より詳細には、制御信号が「１」の値を有し、トランジスタのドレインとソースの電位がＶＤＤ−Ｖｔｈよりも低い、すなわち対応するインバータの出力が「０」である場合には、ＭＯＳトランジスタのゲート下にはチャネルが形成される。したがってソース、ドレイン間の容量は増加し、インバータの出力が「１」に変化したとき、ディレイを生ずる。他方、制御信号が「０」を持つとき、トランジスタのゲート下にチャネルが形成されず、インバータのディレイは増加しない。
【００５２】
図１２の例では、各可変負荷容量回路（例えばＣｎ１）はゲートがインバータ２１の出力側に接続されたＭＯＳトランジスタ１４２により形成される。トランジスタ１４２のソースとドレインは反転制御信号／Ｅｎ１を受けるべく共通接続される。
【００５３】
このような構成では、トランジスタ１４２は反転制御信号／Ｅｎ１が「０」の値を持つとき、容量として機能する。特に、反転制御信号／Ｅｎ１が「０」の値を持ち、トランジスタのゲート電位がＶｔｈよりも高い、すなわち、対応するインバータは「１」である場合にはＭＯＳトランジスタのゲート下にはチャネルが形成される。したがって、トランジスタは容量として機能し、インバータの出力を遅延させる。逆に、反転制御信号／Ｅｎ１が「１」の値を持つとき、トランジスタは容量としては機能しない。
【００５４】
図１１および図１２のディレイ可変回路は図１０のディレイ可変回路と同様に動作する。しかし、図１０の例では各可変負荷容量回路は少なくとも３つのトランジスタを必要とする。これに対し、図１１および図１２の例では各可変負荷容量回路はトランジスタ１つですむ。したがって、ディレイ可変回路の大きさと複雑さを減少させることができる。さらに、図１１の例ではインバータの出力はＭＯＳトランジスタのソース、ドレインと接続されているため、トランジスタのドレイン領域とウェル領域、あるいはソース領域とウェル領域の間で寄生トランジスタが生ずる。例えば、ＮチャネルＭＯＳトランジスタの場合、寄生容量はＮ＋ドレイン領域とＰウェル領域との間で生ずる。このような寄生容量は、インバータの出力に影響を与える。これに対し、図１２の例ではＭＯＳトランジスタのゲートに直接接続されているので、寄生容量はインバータ出力に影響を与えない。このように、図１２の例は、インバータの出力速度が速いので、高速ディレイ可変回路を実現できる。
【００５５】
上述した実施の形態では、ディレイ制御回路は周波数比較回路の出力をもとに制御していたが、本発明はこのような場合に限られない。記載された実施の形態は当業者により周波数比較回路と位相比較回路により制御されるものに適用できる。このような形態では、周波数比較回路および位相比較回路をともに制御させることにより接続段数やディレイ可変回路の出力負荷容量を変化させることになる。
【００５６】
【発明の効果】
以上詳細に説明したように、本発明に係るディジタルＰＬＬ回路によれば、ディレイ制御回路を周波数比較出力情報に基づき制御することとしたので、複雑な制御用アルゴリズムが不要で設計及び制御が容易な、ジッタの小さい高精度のディジタルＰＬＬ回路を構成することができる。
【００５７】
さらに、本発明では、ディレイ可変回路が接続段数の変更に無関係な第１および第２のインバータを備えており、２つのインバータよりなるインバータ群が接続段数の変化に影響され、可変負荷容量回路は第１及び第２のインバータの出力に接続され、独立に接続／開放されるようにしているので、ディレイ可変回路により発生するディレイ値は正確に調整することができる。さらに、すべての容量が接続されたときの負荷容量回路で発生したディレイ値は２つのインバータにより発生したディレイ値よりも大きいか等しいので、正確で連続的なディレイ値をディレイ発生回路から得ることができる。
【図面の簡単な説明】
【図１】本発明に係るディジタルＰＬＬ回路の第１の実施の形態のブロック構成図。
【図２】図１のディレイ可変回路のブロック構成図。
【図３】ディレイ可変回路のインバータの接続段数とインバータに接続される出力負荷容量とを変更したときのディレイ値の変化を示すグラフ。
【図４】周波数比較回路のブロック構成図。
【図５】位相比較回路のブロック構成図。
【図６】負荷容量制御回路およびディレイ段制御回路のブロック構成図。
【図７】本発明に係るディジタルＰＬＬ回路の第２の実施の形態のブロック構成図。
【図８】本発明に係るディジタルＰＬＬ回路の第３の実施の形態のブロック構成図。
【図９】本発明に係るディジタルＰＬＬ回路の第４の実施の形態のブロック構成図。
【図１０】図９のディレイ可変回路の例を示すブロック構成図。
【図１１】ディレイ可変回路の他の例を示すブロック構成図。
【図１２】ディレイ可変回路の他の例を示すブロック構成図。
【図１３】図５の位相比較回路の動作を説明するタイミングチャート。
【図１４】従来のディジタルＰＬＬ回路のブロック構成図。
【符号の説明】
１１、５１、６１ 周波数比較回路
１２、５２ 負荷容量制御回路
１３、５３、６３、７３ ディレイ段数制御回路
１４、５４、７４ 位相比較回路
１５、５５ 加算／減算回路
１６、５６、６６、７６ ディレイ可変回路
１７、５７、６７、７７ インバータ
２０ マルチプレクサ
２１、２２ インバータ
２３、２４ ２段インバータ
２５ キャパシタ
４１、４２ １０ビットカウンタ
４３ １０ビットコンパレータ
５８、５９、６８、６９ デバイダ
８１、８８ アップダウンカウンタ
１０１，１０２ フリップフロップ
１１０ 位相差検出器
１１５ 位相補正回路
１２０，１３０ ＲＳフリップフロップ
Ｃｎ１〜Ｃｎｍ、Ｃｎｍ＋１〜Ｃｎｎ 負荷容量可変回路
Claims (24)
- 出力クロック信号の周波数と基準クロック信号の周波数とを比較し、周波数比較情報を発生する周波数比較回路と、
前記出力クロック信号の位相と前記基準クロック信号の位相とを比較し、位相比較情報を発生する位相比較回路と、
前記出力クロック信号の周波数についての前記周波数比較情報と、前記出力クロック信号の位相についての前記位相比較情報に基づいて、ディレイ可変用ディジタル信号を発生するディレイ制御回路と、
前記ディレイ制御回路の出力により前記基準クロック信号の周波数および位相にロックされるような出力クロック信号を発生する可変周波数発振器と、
を備え
前記位相比較情報によるディレイ変化量は、前記周波数比較情報により決定したディレイ制御情報に対して単位ディレイ量を増加もしくは減少させるものであることを特徴とするディジタルＰＬＬ回路。 - 前記可変周波数発振器は負荷容量回路を備え、
前記ディレイ制御回路は
前記周波数比較回路からの周波数比較情報と前記位相比較回路からの位相比較情報に基づいて、ディレイ量に対応する負荷容量を制御する制御情報を発生する負荷容量制御回路を備えたことを特徴とする請求項１に記載のディジタルＰＬＬ回路。 - 前記可変周波数発振器はディレイ段数可変回路を備え、
前記ディレイ制御回路は
前記周波数比較回路により発生された周波数比較情報に基づいてディレイ段数制御情報を発生するディレイ段数制御回路を備えたことを特徴とする請求項１に記載のディジタルＰＬＬ回路。 - 前記可変周波数発振器は負荷容量回路をさらに備え、
前記ディレイ制御回路は
前記周波数比較回路からの周波数比較情報および前記位相比較回路からの位相比較情報に基づいてディレイ量に対応する負荷容量制御情報を発生する負荷容量制御回路をさらに備えたことを特徴とする請求項３に記載のディジタルＰＬＬ回路。 - 前記周波数比較回路は第１および第２のカウンタを含む周波数比較器と、これら第１及び第２のカウンタにより出力されたカウント値を比較する比較器を含むことを特徴とする請求項１ないし４のいずれかに記載のディジタルＰＬＬ回路。
- 前記可変周波数発振器は出力クロック信号を発生するリング発振器を備え、このリング発振器は、前記ディレイ段数制御情報および前記負荷容量制御情報に基づいて、可変ディレイ値を発生するディレイ可変回路と、入力が前記ディレイ可変回路の出力に接続され、出力が前記ディレイ可変回路の入力に接続されたインバータと、を備えたことを特徴とする請求項４に記載のディジタルＰＬＬ回路。
- 前記負荷容量制御回路は、前記周波数比較回路からの周波数比較情報に基づいて中間情報を発生する第１の回路と、前記位相比較回路からの位相比較情報に応答して負荷容量制御情報を発生させるために前記中間情報を選択的に変更する第２の回路とを備えたことを特徴とする請求項６に記載のディジタルＰＬＬ回路。
- 前記第２の回路は前記位相比較回路からの位相比較情報に応答して、負荷容量制御情報を発生するために、前記中間情報に対し「１」の加算あるいは減算を実行する加算/減算回路を備えたことを特徴とする請求項７に記載のディジタルＰＬＬ回路。
- 前記ディレイ可変回路は、複数のディレイ発生段を有し、前記ディレイ段数制御情報に応答して直列に接続される段の数が選択的に変更できるようになっており、前記ディレイ可変回路の負荷容量を変更するために、負荷容量制御情報に応答して直列に接続されるディレイ発生段に接続される複数の負荷容量回路とを備えたことを特徴とする請求項６に記載のディジタルＰＬＬ回路。
- 前記複数のディレイ発生段は２つのインバータでなり、接続段にかかわらず直列接続される第１のディレイ発生段と、それぞれ２つのインバータでなり、選択的に前記第１のディレイ発生段と接続される第２〜第ｎのディレイ発生段とを含み、前記負荷容量回路は容量を含み、前記負荷容量回路は前記第１のディレイ発生段に独立して選択的に接続されることを特徴とする請求項９に記載のディジタルＰＬＬ回路。
- 前記負荷容量回路が全部接続されるときに前記負荷容量回路により加えられるディレイ値は追加のディレイ発生段が直列に接続されるときに加わるディレイ値以上であることを特徴とする請求項１０に記載のディジタルＰＬＬ回路。
- 出力クロック信号を分周し、分周出力クロック信号を発生する第１の分周回路と、
基準クロック信号を分周し、分周基準クロック信号を発生する第２の分周回路と、
前記分周出力クロック信号の周波数と前記分周基準クロック信号の周波数とを比較し、周波数比較情報を発生する周波数比較回路と、
前記分周出力クロック信号の位相と前記分周基準クロック信号の位相とを比較し、位相比較情報を発生する位相比較回路と、
前記出力クロック信号の周波数についての前記周波数比較情報と、前記出力クロック信号の位相についての前記位相比較情報に基づいて、ディレイ可変用ディジタル信号を発生するディレイ制御回路と、
前記出力クロック信号を発生する可変周波数発振器を備え、
前記出力クロック信号の周波数および位相の制御は前記周波数比較情報と前記位相比較情報に基づいて行われ、前記可変周波数発振器は出力クロック信号を基準クロック信号の周波数のN／M倍(ただし、Mは前記第２の分周回路における基準クロック信号に対する周波数分割比、Nは前記第１の分周回路におけるディレイ可変回路の出力信号に対する周波数分割比であって、いずれも自然数)の周波数に位相ロックして出力し、
前記位相比較情報によるディレイ変化量は、前記周波数比較情報により決定したディレイ制御情報に対して単位ディレイ量を増加もしくは減少させるものであることを特徴とするディジタルＰＬＬ回路。 - 前記可変周波数発振器は可変負荷容量回路を備え、
前記ディレイ制御回路は
前記周波数比較回路からの周波数比較情報と位相比較回路からの位相比較情報に基づいて、ディレイ量に対応する負荷容量制御情報を発生する負荷容量制御回路を備えたことを特徴とする請求項１２に記載のディジタルＰＬＬ回路。 - 前記可変周波数発振器はディレイ段数可変回路を備え、
前記ディレイ制御回路は
前記周波数比較回路により発生された周波数比較情報に基づいてディレイ段制御情報を発生するディレイ段数制御回路を備えたことを特徴とする請求項１２に記載のディジタルＰＬＬ回路。 - 前記可変周波数発振器は負荷容量回路をさらに備え、
前記ディレイ制御回路は
前記周波数比較情報および前記位相比較情報に基づいて負荷容量制御情報を発生する負荷容量制御回路をさらに備えたことを特徴とする請求項１４に記載のディジタルＰＬＬ回路。 - 前記可変周波数発振器は、可変ディレイ値を発生するディレイ可変回路と、入力が前記ディレイ可変回路の出力に接続され、出力が前記ディレイ可変回路の入力に接続されたインバータとを含み、出力信号を発生するリング発振器を備えたことを特徴とする請求項１５に記載のディジタルＰＬＬ回路。
- 前記負荷容量制御回路は、前記周波数比較回路からの周波数比較情報に基づいて中間情報を発生する第１の回路と、前記位相比較回路からの位相比較情報に応答して負荷容量制御情報を発生させるために前記中間情報を選択的に変更する第２の回路とを備えたことを特徴とする請求項１６に記載のディジタルＰＬＬ回路。
- 前記第２の回路は前記位相比較回路からの位相比較情報に応答して、負荷容量制御情報を発生するために、前記中間情報に対し「1」の加算あるいは減算を実行する加算/減算回路を備えたことを特徴とする請求項１７に記載のディジタルＰＬＬ回路。
- 前記ディレイ可変回路は、複数のディレイ発生段を有し、前記ディレイ段制御情報に応答して直列に接続される段の数が選択的に変更できるようになっており、前記ディレイ可変回路の負荷容量を変更するために、負荷容量制御情報に応答して直列に接続されるディレイ発生段に接続される複数の負荷容量回路とを備えたことを特徴とする請求項１６に記載のディジタルＰＬＬ回路。
- 前記複数のディレイ発生段は、２つのインバータでなり、接続段にかかわらず直列接続される第１のディレイ発生段と、それぞれ２つのインバータでなり、選択的に前記第１のディレイ発生段と接続される第２〜第ｎのディレイ発生段とを含み、前記負荷容量回路は容量を含み、前記負荷容量回路は前記第１のディレイ発生段に独立して選択的に接続されることを特徴とする請求項１９に記載のディジタルＰＬＬ回路。
- 前記負荷容量回路が全部接続されるときに前記負荷容量回路により加えられるディレイ値は追加のディレイ発生段が直列に接続されるときに加わるディレイ値以上であることを特徴とする請求項２０記載のディジタルＰＬＬ回路。
- 前記周波数比較回路は第１および第２のカウンタを含む周波数比較器と、これら第１及び第２のカウンタにより出力されたカウント値を比較する比較器を含むことを特徴とする請求項１２に記載のディジタルＰＬＬ回路。
- 前記周波数比較回路は第１および第２のカウンタを含む周波数比較器と、これら第１および第２のカウンタにより出力されたカウント値を比較する比較器を含むことを特徴とする請求項１２に記載のディジタルＰＬＬ回路。
- 基準クロックと出力クロックを比較する比較手段と、
前記比較手段からの比較情報をもとに負荷容量制御情報を発生させる負荷容量制御回路と、
前記負荷容量制御回路からの負荷容量制御情報をもとにディレイ値可変なディレイ可変回路を含み、所望の出力クロック信号を出力するクロック信号発生回路とを備え、
前記ディレイ可変回路は前記負荷容量制御回路からの負荷容量制御情報をＭＯＳトランジスタのソースもしくはドレインに接続し、前記ＭＯＳトランジスタのゲートを前記ディレイ可変回路の一端に接続した負荷容量可変回路を有することを特徴とするディジタルＰＬＬ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/772,008 US5923715A (en) | 1996-12-19 | 1996-12-19 | Digital phase-locked loop circuit |
| JP35106296A JP3607026B2 (ja) | 1995-12-28 | 1996-12-27 | ディジタルｐｌｌ回路 |
| KR1019960072717A KR100245579B1 (ko) | 1995-12-28 | 1996-12-27 | 디지탈 pll회로 |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34316795 | 1995-12-28 | ||
| JP7-343167 | 1995-12-28 | ||
| US08/772,008 US5923715A (en) | 1996-12-19 | 1996-12-19 | Digital phase-locked loop circuit |
| JP35106296A JP3607026B2 (ja) | 1995-12-28 | 1996-12-27 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09238072A JPH09238072A (ja) | 1997-09-09 |
| JP3607026B2 true JP3607026B2 (ja) | 2005-01-05 |
Family
ID=27341079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35106296A Expired - Fee Related JP3607026B2 (ja) | 1995-12-28 | 1996-12-27 | ディジタルｐｌｌ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP3607026B2 (ja) |
| KR (1) | KR100245579B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3540589B2 (ja) | 1998-02-02 | 2004-07-07 | 株式会社東芝 | クロック逓倍回路 |
| CN100563108C (zh) | 2003-03-06 | 2009-11-25 | 富士通微电子株式会社 | 数字pll电路 |
| DE102004006996B4 (de) * | 2004-02-12 | 2006-09-28 | Infineon Technologies Ag | Digitaler Phasenregelkreis mit schnellem Einschwingverhalten |
| JP5198166B2 (ja) | 2008-06-27 | 2013-05-15 | 富士通セミコンダクター株式会社 | デジタルｄｌｌ回路及び半導体装置 |
-
1996
- 1996-12-27 KR KR1019960072717A patent/KR100245579B1/ko not_active Expired - Fee Related
- 1996-12-27 JP JP35106296A patent/JP3607026B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100245579B1 (ko) | 2000-02-15 |
| KR970055560A (ko) | 1997-07-31 |
| JPH09238072A (ja) | 1997-09-09 |
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