DE102004006996B4 - Digitaler Phasenregelkreis mit schnellem Einschwingverhalten - Google Patents

Digitaler Phasenregelkreis mit schnellem Einschwingverhalten Download PDF

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Abstract

Digitaler Phasenregelkreis, mit
– einem digital gesteuerten Oszillator (4) zur Erzeugung einer Ausgangsfrequenz,
– einem digitalen binären oder ternären Phasendetektor (1) zum Erfassen der Phasendifferenz zwischen einer Eingangsfrequenz und einer von der Ausgangsfrequenz des Oszillators (4) abhängigen rückgeführten Frequenz, und
– einer zwischen dem Ausgang des binären oder ternären Phasendetektors (1) und dem Eingang des digital gesteuerten Oszillators angeordneten Übertragungsschaltung (12, 13, 14, 5, 2, 15, 16), welche das von dem Phasendetektor (1) ausgegebene binäre oder ternäre Signal in ein digitales Steuersignal zur Ansteuerung des digital gesteuerten Oszillators (4) umsetzt,
gekennzeichnet durch
eine Rückkoppelschleife (20, 20') mit einem digitalen Zählmittel (21), welches die Differenz von in der rückgeführten Frequenz auftretenden Signalflanken und in der Eingangsfrequenz auftretenden Signalflanken ermittelt, wobei diese Differenz das digitale Steuersignal beeinflusst.

Description

  • Die Erfindung betrifft einen digitalen Phasenregelkreis zur Erzeugung einer Ausgangsfrequenz mit Hilfe eines digital gesteuerten Oszillators.
  • Digitale Phasenregelkreise, sogenannte PLL (Phase-Locked Loop), kommen in einer Vielzahl von integrierten Schaltungen zum Einsatz. PLL dienen als Takt- bzw. Frequenzsynthesizer, -generatoren und -multiplizierer, sie kommen in Zeit-, Daten- und Taktrückgewinnungsschaltungen zum Einsatz und werden ferner in Empfangs- und Sendeschaltkreisen von phasen- oder frequenzmodulierten Systemen verwendet.
  • Bisherige Anwendungen verwenden zumeist analoge PLL, welche einen Phasen/Frequenz-Detektor (PFD: Phase/Frequency Detector) umfassen, der die Ausgangsfrequenz eines spannungsgesteuerten Oszillators (VCO: Voltage Controlled Oscillator) mit einer Referenzfrequenz vergleicht und als Ausgangssignal eine Spannung erzeugt, welche die Information der Phasen- und Frequenzdifferenz zwischen der Ausgangsfrequenz des spannungsgesteuerten Oszillators und der Referenzfrequenz enthält. Das Spannungssignal wird einer Ladungspumpe (CP: Charge Pump) zugeführt, welche das Spannungssignal in ein entsprechendes Stromsignal umsetzt. Dieses Stromsignal wird einem Schleifenfilter (LF: Loop Filter) zugeführt, dessen Ausgangssignal den spannungsgesteuerten Oszillator ansteuert. Im Rückkopplungspfad zwischen dem spannungsgesteuerten Oszillator und dem Phasen/Frequenz-Detektor kann ein Frequenzteiler mit einem Teilerfaktor N angeordnet sein. Im eingeregelten Zustand des PLL entspricht die Ausgangsfrequenz des spannungsgesteuerten Oszillators der N-fachen Referenzfrequenz.
  • In jüngster Zeit wird der Entwurf und die Implementierung von vollständig integrierten PLL angestrebt. Dabei liegen bei der Verwendung moderner CMOS Technologien Bedingungen (beispielsweise verminderte Spannungs- und Leistungsversorgung, Gate-Leckströme, reduziertes gm·r Produkt (Verstärkung)) vor, die für analoge Schaltungskreise weniger günstig als für digitale Schaltkreise sind. Zukünftige CMOS Technologien werden schnellere nMOS und pMOS Transistoren zur Verfügung stellen, die für digitale Schaltkreise exzellent geeignet sind. Darüber hinaus werden mehr als acht Metall-Lagen realisierbar sein, die spiralförmige Induktor-Strukturen ermöglichen, und es besteht die Möglichkeit, MOS-Varaktor-Felder zu realisieren. Dadurch wird die Realisierung von digital gesteuerten VCO, sogenannte DCO (Digital Controlled Oscillator), im Vergleich zu analogen Oszillatoren begünstigt.
  • In Hochgeschwindigkeitssender/Empfängerschaltungen mit integrierten PLL werden häufig binär oder ternär quantisierende Phasendetektoren eingesetzt. Derartige Sender/Empfängerschaltungen (Transceiver) werden in vielfältigen Anwendungen, wie beispielsweise bei optischen Kommunikationsverbindungen, Chip-zu-Chip Verbindungen usw., eingesetzt. Typischerweise wird in solchen Empfänger/Senderschaltungen der Takt den Daten nicht mitgeliefert. Infolgedessen muss das Taktsignal für einen synchronen Betrieb aus dem Datensignal gewonnen werden. Darüber hinaus muss das Datensignal zeitlich neu eingestellt werden, um den während der Übertragung akkumulierten Jitter zu entfernen. Moderne Takt- und Datenrückgewinnungsschaltungen (CDR: Clock and Data Recovery) verwenden PLL-Techniken, welche entweder im linearen oder im nicht-linearen Betrieb arbeiten. Der Vorteil nicht-linearer Phasendetektoren (z. B. der binär oder ternär quantisierenden Phasendetektoren) besteht darin, dass sie eine sehr einfache Signalverarbeitung digitaler Werte mit einer inhärenten Abtastphasenanpassung zeigen, wodurch der Betrieb der PLL mit einer sehr hohen Geschwindigkeit durchgeführt werden kann, die lediglich durch die Arbeitsgeschwindigkeit eines Flipflops begrenzt ist. Weitere Vorteile einer (nicht-linearen) PLL mit einem binären Phasendetektor sind die exzellenten Jitter-Toleranz-, Jitter- Übertragungs- und Jitter-Erzeugungscharakteristiken. Ein weiterer Vorteil besteht darin, dass der Jitter in PLL mit binären Phasendetektoren lediglich mit der Wurzel des Eingangs-Jitters wächst, während bei linearen PLL ein lineares Jitter-Wachstum beobachtet wird. PLL mit binären Phasendetektoren sind auch als Bang-Bang PLL bekannt und beispielsweise in dem Artikel "Designing Bang-Bang PLLs for Clock and Data Recovery in Serial Data Transmission Systems", R.C. Walker, http://www.omnisterra.com/walker/pubs.html, beschrieben.
  • Eine Schwierigkeit bei solchen digitalen PLL besteht darin, dass der digital gesteuerte Oszillator weiterhin ein analoger Schaltkreis ist und daher die typischen Probleme eines solchen Schaltkreises zeigt. Dies wird im Folgenden anhand 1 näher erläutert. In 1 ist die Ausgangsfrequenz eines DCO in Abhängigkeit von dem digitalen Eingangs-Steuerwort dargestellt. Die Ausgangsfrequenz des DCO ist durch die Gleichung Fout = F0 + KF·DCO input (1)gegeben. Dabei bezeichnen F0 die Freilauffrequenz, KF den Verstärkungsfaktor für den Frequenzabstimmbereich und DCO_input das digitale Eingangs-Steuerwort. Die Freilauffrequenz F0 ist die Ausgangsfrequenz des DCO, wenn das digitale Eingangssteuersignal DCO_input gleich Null ist. Die maximale Ausgangsfrequenz fmax am Ausgang des DCO wird bei Eingabe des größten digitalen Steuerwortes (1-LSB) als DCO_input-Wert erreicht, wobei LSB das geringwertigste Bit bezeichnet. Die minimale Ausgangsfrequenz Fmin am Ausgang des DCO ergibt sich bei Eingabe des kleinsten digitalen Steuerwortes –1.
  • Sofern die PLL als Frequenzmultiplizierer (Synthesizer) verwendet wird, ergibt sich die gewünschte Zielfrequenz am Ausgang des DCO gemäß Fgoal = N·Fref, (2) wobei Fgoal die Zielfrequenz angibt, N den Faktor der Frequenzmultiplikation bezeichnet (welcher in bekannter Weise als Teilerfaktor im Rückkoppelzweig des PLL realisiert ist) und Fref den Wert der Referenzfrequenz bezeichnet. Der digitale Eingabewert k erzeugt die gewünschte Ausgangsfrequenz Fgoal
  • Typischerweise sind die Werte KF (Verstärkungsfaktor) und F0 (Freilauffrequenz) eines DCO unbekannt, da sie aufgrund unterschiedlicher Herstellungsverfahren und unterschiedlicher Betriebsparameter wie Spannung, Leistung, Temperatur, variieren. Infolgedessen ist der Wert k zur Einstellung der gewünschten Zielfrequenz Fgoal unbekannt. Wenn der Fangbereich der PLL für die praktische Anwendung ausreichend groß ist und wenn eine ausreichend lange Akquisitionszeit (Einschwingzeit) zur Verfügung steht, ist die Tatsache, dass k unbekannt ist, unproblematisch. Bei vielen praktischen Anwendungen werden jedoch kurze Akquisitionszeiten bei einem weiten Fangbereichen gefordert.
  • Eine erste Möglichkeit, um die genannten Probleme (kleiner Fangbereich, lange Akquisitionszeiten) zu umgehen, besteht darin, die Freilauffrequenz F0 und den Verstärkungsfaktor KF eines DCO nach dessen Herstellung zu messen. Dadurch kann ein geeigneter digitaler Startwert in der Nähe des Wertes k berechnet werden, welcher sicher im Fangbereich des PLL liegt und ein schnelles Einschwingen (d.h. eine kurze Akquisitionszeit) garantiert. Nachteilig bei dieser Vorgehensweise ist jedoch der erhebliche Zusatzaufwand, der durch die Messung erforderlich wird. Hinzu kommt, dass für eine gezielte Veränderung der Parameter KF und F0 Schmelzsicherungen in der Schaltung vorgesehen werden müssen, welche die Kosten der Schaltung erhöhen. Darüber hinaus stellt diese Vorgehensweise keine Lösung für die durch Alterung oder Temperatureffekte auftretenden Veränderungen der Oszillatoreigenschaften dar.
  • Eine zweite Möglichkeit besteht darin, durch schaltungstechnische Maßnahmen die genannten Anforderungen (schnelles Einschwingen bei ausreichend großem Fangbereich) zu gewährleisten. In dem Artikel "Challenges in the Design of High-Speed Clock and Data Recovery Circuits", B. Razavi, IEEE Communications Magazine, Seiten 94 bis 101, August 2002, wird vorgeschlagen, den Steuerdateneingang des digital gesteuerten Oszillators in zwei Eingänge, einer für feine Verstellungen und der andere für grobe Verstellungen, aufzuspalten. Der Eingang für grobe Verstellungen wird lediglich während des Einschwingvorgangs benötigt und verbleibt im Regelschleifenbetrieb ruhig. Bei dieser Vorgehensweise ist jedoch nachteilig, dass zwei spannungsgesteuerte Oszillatoren benötigt werden, wodurch Frequenz-Fehlanpassungen auftreten. Ferner werden bei den in dieser Schrift offenbarten Schaltungen teilweise Ladungspumpen mit analogen, integrierten oder externen Kondensatoren verwendet. Dies widerspricht dem generellen Ziel einer möglichst vollständigen Digitalisierung eines PLL.
  • 2 zeigt ein Schaltbild eines aus dem genannten Artikel von R.C. Walker bekannten Bang-Bang PLL. Der Phasendetektor ist in Form eines D-Flipflops 1 ausgeführt, dem an seinem D-Eingang ein Eingangssignal Fref zugeleitet wird. Der Q-Ausgang des Flipflops 1 steht über zwei parallele Pfade, welche in einem Addierer 2 zusammengeführt werden, mit dem Eingang 3 des digital gesteuerten Oszillators (DCO) 4 in Verbindung. Der Ausgang des digital gesteuerten Oszillators 4 wird dem Takt-Eingang des Flipflops 1 zurückgekoppelt.
  • Im ersten Pfad ist ein Multiplizierer 5 vorgesehen, welcher das Ausgangssignal des Flipflops 1 mit einem festen Wert β multipliziert. Dieser Pfad wird auch als proportionaler Pfad oder Bang-Bang Pfad bezeichnet. Darüber hinaus weist der PLL einen zweiten Pfad auf, in welchem ein Integrierer 6 angeordnet ist. Der Integrierer 6 nimmt eine Mittelung des von dem Flipflop 1 erhaltenen Signals α vor.
  • PLL, die lediglich den proportionalen Pfad aufweisen, werden auch als Schleifen erster Ordnung bezeichnet. Der proportionale Pfad (allein) garantiert exzellente Jitter-Erzeugungs- und Jitter-Toleranz-Eigenschaften. Wie in der Schrift von R.C. Walker ausgeführt, werden diese Eigenschaften lediglich durch einen Parameter fbb = β·KF (3)kontrolliert. β wird dabei auch als Bang-Bang Verstärkungsfaktor des proportionalen Pfades bezeichnet.
  • Um den Fangbereich des PLL zu vergrößern, muss zusätzlich zu dem proportionalen Pfad 5 der integrale Pfad 6 verwendet werden. Der Integrierer 6 folgt nicht nur den Phasendifferenzen sondern auch dem Frequenzfehler zwischen der Referenzfrequenz Fref und dem Ausgangssignal des DCO. Damit übernimmt der zweite, integrale Pfad die Aufgabe, den PLL im Einschwingvorgang auf die Zielfrequenz Fgoal (welche in 2 der Referenzfrequenz Fref entspricht) zu steuern. Erst wenn der Frequenzfehler in den Fangbereich des proportionalen Pfads 5 gelangt (d.h. wenn der Frequenzfehler kleiner als ±fbb ist), übernimmt der proportionale Pfad 5 den restlichen Einschwingvorgang der Schleife.
  • Bei dem in 2 dargestellten PLL zweiter Ordnung ist vorteilhaft, dass durch den weiteren Freiheitsgrad (Parameter α) die Jitter-Toleranz- und Jitter-Erzeugungs-Eigenschaften im Schleifenbetrieb von der Größe des Fangbereichs entkoppelt werden können. Eine voneinander unabhängige Einstellung der Parameter α und β ist jedoch nicht möglich. Denn einerseits muss die Bandbreite des integralen Pfads 6 aus Stabilitätsgründen sehr viel kleiner als die Bandbreite des proportionalen Pfades sein. Andererseits muss die Bang-Bang-Verstärkung β ebenfalls klein sein, um die Jitter-Erzeugung gering zu halten. Diese beiden Anforderungen machen es erforderlich, dass der Faktor α sehr klein gewählt werden muss. Dies be wirkt, dass bei einem Einschalten des PLL lange Einschwing-Zeitdauern hingenommen werden müssen. Dabei hängt die Länge der auftretenden Einschwing-Zeitdauer noch von den analogen Parametern des DCO (Verstärkungsfaktor KF und Freilauffrequenz F0) ab, welche, wie bereits erläutert, in hohem Maß von den Herstellungs- und Betriebsbedingungen des PLL abhängig sind.
  • Die den nächstliegenden Stand der Technik bildende Schrift US 6,018,556 offenbart einen digitalen Phasenregelkreis, dessen Aufbau im Wesentlichen dem in 2 dargestellten Phasenregelkreis entspricht.
  • Aus der Schrift US 5,511,100 ist ein weiterer digitaler Phasenregelkreis bekannt. Der Frequenzdetektor dieses Phasenregelkreises ist mit einer Synchronisationsschaltung ausgestattet, welche das von einem Referenztakt-Zähler ausgegebene Zählergebnis entgegennimmt und mit einem Vergleichswert vergleicht. Je nachdem, ob das Zählergebnis über oder unter dem Vergleichswert liegt, wird ein Steuersignal ausgegeben, welches einen Steuerwert für den digitalen Oszillator inkrementiert oder dekrementiert.
  • Die Schrift US 5,363,419 beschreibt einen Phasenregelkreis mit einer Rückkoppelschleife, in welcher die Referenzfrequenz und die von dem Oszillator erzeugte Frequenz in Beziehung zueinander ausgewertet werden und das Auswerteergebnis das Steuersignal für den Oszillator beeinflusst.
  • In der Veröffentlichung "The Design of an All-Digital Phase-Locked Loop with Small DCO Hardware and Fast Phase Lock", J.-S. Chiang et al., IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS II, ANALOG AND DIGITAL SIGNAL PROCESSING, Bd. 46, Nr. 7, Juli 1999, Seiten 945–950, ist ein digitaler Phasenregelkreis mit einem Phasendetektor, einer Steuereinheit und einem digital gesteuerten Oszillator beschrieben. Um ein schnelleres Einrasten des Phasenregelkreises zu erreichen, ist eine zusätzliche Rückkopplungsschleife mit einem Frequenzkomparator vorgesehen. Sofern eine Signalflanke des digitalen Oszillatorsignals früher als eine Flanke des Referenztaktsignals auftritt, gibt der Frequenzkomparator ein Ausgangssignal SLOW aus, andernfalls das Ausgangssignal FAST. Diese Ausgangssignale werden der Steuereinheit eingegeben, welche das Steuersignal für den digitalen Oszillator berechnet.
    •
  • Der Erfindung liegt die Aufgabe zugrunde, einen digitalen Phasenregelkreis mit einem binären oder ternären Phasendetektor anzugeben, wobei der Phasenregelkreis einen hohen Digitalisierungsgrad aufweisen und ein schnelles Einschwingverhalten über einen weiten Fangbereich zeigen soll.
  • Die der Erfindung zugrunde liegende Aufgabenstellung wird durch die Merkmale des Anspruchs 1 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
  • Gemäß Anspruch 1 weist der erfindungsgemäße digitale Regelkreis einen digital gesteuerten Oszillator zur Erzeugung einer Ausgangsfrequenz auf. Ferner umfasst der Regelkreis einen digitalen binären oder ternären Phasendetektor zum Erfassen der Phasendifferenz zwischen einer Eingangsfrequenz und einer von der Ausgangsfrequenz des Oszillators abhängigen rückgeführten Frequenz. Zwischen dem Ausgang des binären oder ternären Phasendetektors und dem Eingang des digital gesteuerten Oszillators ist eine Übertragungsschaltung angeordnet, welche das von dem Phasendetektor ausgegebene binäre oder ternäre Signal in ein digitales Steuersignal zur Ansteuerung des digital gesteuerten Oszillators umsetzt. Ferner umfasst der digitale Regelkreis eine (weitere) Rückkoppelschleife mit einem digitalen Zählmittel, welches die Differenz der Anzahl von in der rückgeführten Frequenz auftretenden Signalflanken und in der Eingangsfrequenz auftretenden Signalflanken ermittelt, wobei diese Differenz das digitale Steuersignal beeinflusst.
  • Durch die in der Rückkoppelschleife vorgenommene differentielle Flankenzählung wird ein Signal gebildet, das das digitale Steuersignal in die Richtung zu dem eingeschwungenen Zustand hin (d.h. in Richtung zu dem a-priori unbekannten Wert k) steuert. Die erfindungsgemäße Rückkoppelschleife garantiert somit einen erweiterten Frequenz- und Phasenakquisitionsbereich und gewährleistet ein schnelles Einschwingen trotz Prozess- oder Temperaturvariationen der Freilauffrequenz F0 und des Verstärkungsfaktors KF des digital gesteuerten Oszillators. Dabei ist die erfindungsgemäße Rückkoppelschleife vollständig digital aufgebaut, d.h. es sind beispielsweise keine (analogen) Kapazitäten in dieser Schleife erforderlich, wie dies bei herkömmlichen Ladungspumpen-Schaltkreisen der Fall ist.
  • Vorzugsweise umfasst die Übertragungsschaltung einen ersten proportionalen Zweig, in welchem das binäre oder ternäre Signal mit einem Faktor multipliziert wird, und einen zweiten integralen Pfad, in welchem das binäre oder ternäre Signal akkumuliert wird. D.h., die Übertragungsschaltung ist als Schleife zweiter Ordnung realisiert, wie sie grundsätzlich aus der eingangs genannten Schrift von R.C. Walker bereits bekannt ist. In diesem Fall kennzeichnet sich eine besonders vorteilhafte Ausführungsform der Erfindung dadurch, dass die Akkumulation des binären oder ternären Signals im integralen Pfad mittels eines digitalen Integrierers durchgeführt wird. Erfindungsgemäß weist somit auch der integrale Pfad keine analogen Elemente, insbesondere Kapazitäten, auf.
  • Bei der Erfindung muss darauf geachtet werden, dass keine gravierenden Wechselwirkungen zwischen der Rückkoppelschleife und der Übertragungsschaltung in dem PLL auftreten. Solche unerwünschten Wechselwirkungen können dazu führen, dass der PLL nicht einschwingt. Eine Möglichkeit zur Vermeidung von Wechselwirkungen besteht darin, die Bandbreite der Rückkoppelschleife klein zu halten. Dies würde jedoch dem Ziel der Erfindung, eine schnelle Akquisitionszeit zu erreichen, zuwi derlaufen. Eine vorteilhafte Maßnahme zur Vermeidung von Wechselwirkungen zwischen der Rückkoppelschleife und der Übertragungsschaltung besteht darin, dass der digitale binäre oder ternäre Phasendetektor jeweils auf einen anderen Flankentyp (ansteigend/abfallend) der Signalflanken der rückgeführten Frequenz anspricht als das (in der Rückkoppelschleife enthaltene) digitale Zählmittel in Bezug auf die Signalflanken der rückgeführten Frequenz. Dadurch wird erreicht, dass die erfindungsgemäße Rückkoppelschleife "ruhig" bleibt (d.h., dass sich die Differenz zwischen den in der rückgeführten Frequenz auftretenden Signalflanken und den in der Eingangsfrequenz auftretenden Signalflanken nicht mehr ändert), sobald der PLL im eingeschwungenen Zustand ist.
  • Eine andere Möglichkeit besteht darin, diese Differenz nach einer vorgegebenen Zeitdauer gezielt konstant zu halten. Dies kann beispielsweise mittels eines Zählmittels erfolgen, welches nach einer vorgegebenen Anzahl von Zähltakten seinen Zählausgang (an welchem die Differenz bereitsteht) einfriert. Insbesondere dann, wenn die Eingangsfrequenz stark rauschbehaftet ist und die Zeitdauer zwischen ansteigenden und abfallenden Flanken nicht ausreicht, um die erfindungsgemäße Rückkoppelschleife nach dem zuvor beschriebenen Verfahren (Verwendung unterschiedlicher Flankentypen beim Phasendetektor und beim Zählmittel) konstant zu halten, kann diese Maßnahme von Vorteil sein.
  • Vorzugsweise umfasst die Rückkoppelschleife eine Skaliereinheit zur Skalierung der Differenz. Auf diese Weise kann der Einfluss der Rückkoppelschleife auf das Gesamtverhalten des PLL geeignet justiert werden.
  • Ferner ist vorteilhaft, wenn die Rückkoppelschleife ein digitales Filter zur Filterung der Differenz aufweist. Dadurch wird ein weiterer Freiheitsgrad zur Verbesserung des Einschwingverhaltens des PLL geschaffen.
    •
  • Die Erfindung wird nachfolgend anhand von zwei Ausführungsformen unter Bezugnahme auf die Zeichnungen erläutert; in diesen zeigt:
  • 1 ein Schaubild, in welchem die Ausgangsfrequenz eines digital gesteuerten Oszillators über dem digitalen Eingangssignal dargestellt ist;
  • 2 ein Schaltbild eines bekannten PLL zweiter Ordnung mit einem binären Phasendetektor;
  • 3 die grundlegende Architektur eines erfindungsgemäßen digitalen PLL unter Verwendung eines digital gesteuerten Oszillators;
  • 4 ein Schaltbild einer ersten Ausführungsform eines erfindungsgemäßen PLL mit einem binären Phasendetektor;
  • 5 ein Schaltbild einer zweiten Ausführungsform eines erfindungsgemäßen PLL mit einem binären Phasendetektor;
  • 6 zwei Schaubilder, in denen die Ausgangsfrequenz des in 5 gezeigten Phasenregelkreises ohne die erfindungsgemäße lineare Rückkoppelschleife über der Zeit für eine Abweichung von ±10 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist;
  • 7 zwei Schaubilder, in denen die Ausgangsfrequenz des in 5 gezeigten Phasenregelkreises ohne die erfindungsgemäße lineare Rückkoppelschleife über der Zeit für eine Abweichung von ±20 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist;
  • 8 zwei Schaubilder, in denen die Ausgangsfrequenz des in 5 gezeigten Phasenregelkreises ohne die erfindungsgemäße lineare Rückkoppelschleife über der Zeit für eine Abweichung von ±30 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist;
  • 9 zwei Schaubilder, in denen die Ausgangsfrequenz des in 5 gezeigten Phasenregelkreises ohne die erfindungsgemäße lineare Rückkoppelschleife über der Zeit für eine Abweichung von ±100 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist;
  • 10 ein Schaubild, in welchem die Ausgangsfrequenz der in den 4 und 5 gezeigten Phasenregelkreise mit der erfindungsgemäßen linearen Rückkoppelschleife über der Zeit für Abweichungen von ±300 MHz, ±200 MHz und ±100 MHz zwischen der Zielfrequenz und den Startfrequenzen dargestellt ist; und
  • 11 ein Schaubild, in welchem die Ausgangswerte des integrierenden Pfads des PLL zweiter Ordnung und die Ausgangswerte des Aufwärts/Abwärts-Zählers in der erfindungsgemäßen linearen Rückkoppelschleife über der Zeit dargestellt sind.
  • 3 zeigt den generellen Aufbau einer erfindungsgemäßen digitalen PLL. Dieselben Bauelemente wie in 2 werden mit denselben Bezugszeichen bezeichnet. Der digitale PLL umfasst einen digitalen Prozessor 100, welcher über einen digitalen Steuerbus 101 mit dem Eingang 3 eines digital gesteuerten Oszillators (DCO) 4 in Verbindung steht. Am Ausgang 7 des digital gesteuerten Oszillators 4 wird ein analoges Frequenzsignal ausgegeben. Dieses wird über eine elektrische Verbindung 8 (gegebenenfalls nach einer Frequenzteilung) einem ersten Eingang 9 des digitalen Prozessors 100 zugeleitet. An einem zweiten Eingang 10 des digitalen Prozessors 100 liegt ein Eingangssignal mit einer Referenzfrequenz bzw. einem Referenztakt Fref an.
  • Der Prozessor 100 oder gegebenenfalls auch der gesamte in 3 dargestellte Schaltkreis kann in vollständig integrierter Form ausgeführt sein.
  • Nach 4 basiert ein erstes Ausführungsbeispiel der vorliegenden Erfindung auf einem Phasenregelkreis mit einer Bang-Bang Schleife zweiter Ordnung, wie sie in dem gestrichelt gezeichneten Kasten 11 dargestellt ist. Dieselben Bauelemente wie in den vorhergehenden Figuren werden wiederum mit denselben Bezugszeichen gekennzeichnet. Der in dem Kasten 11 dargestellte Phasenregelkreis unterscheidet sich von dem in 2 dargestellten Phasenregelkreis dadurch, dass der Integrierer 6' als digitaler Integrierer bestehend aus einem Akkumulator (Addierer 12, Verzögerungsglied 13) und einem Multiplizierer 14 ausgeführt ist. Der Multiplizierer 14 multipliziert den Ausgang des Akkumulators 12, 13 mit einem Faktor α. In dem Addierer 2 werden die Signalwerte des proportionalen und des integralen Pfads addiert. Das Additionsergebnis wird einem Quantisierer 15 zugeleitet, welcher in Abhängigkeit von den einlaufenden digitalen Signalwerten geeignete digitale Steuersignalwerte für den digital gesteuerten Oszillator 4 erzeugt, welche der Eingangswortbreite des digitalen Oszillators 4 angepasst sind. In dem in 4 dargestellten Beispiel ist eine Teilerschaltung 17 zwischen dem Ausgang des digital gesteuerten Oszillators 4 und dem Takt-Eingang des Flipflops 1 vorgesehen. Die Teilerschaltung 17 nimmt eine Frequenzteilung durch den Teilerfaktor N vor. Wie bereits erwähnt, beträgt die Frequenz am Ausgang des digital gesteuerten Oszillators Fgoal = N·Fref
  • Die Funktionsweise der in dem Kasten 11 dargestellten Schaltung ist bekannt: Wird mit θν(tn) die Phase des von der Teilerschaltung 17 ausgegebenen rückgeführten Frequenzsignals und mit θd(tn) die Phase des Eingangssignals mit der Frequenz Fref bezeichnet, gibt der binäre Phasendetektor 1 ein binäres Signal εn = sign[θe(tn)] aus, welches die Werte {–1, +1} annimmt. Dabei bezeichnet θe(tn) die Phasendifferenz zwischen dem Eingangssignal und dem rückgeführten Frequenzsignal zum n-ten Abtastzeitpunkt tn eines idealen Taktes, d.h. θe(tn) = θd(tn) – θν(tn). Das Ausgangssignal des Flipflops 1 stellt somit eine binäre Näherung der Phasendifferenz zwischen dem Eingangssignal Fref und dem rückgeführten Frequenzsignal dar.
  • Im Falle eines ternären Phasendetektors kann εn auch den Wert 0 annehmen, und zwar dann, wenn es nicht möglich ist, einen Phasenfehler zwischen dem Eingangssignal und dem rückgeführten Frequenzsignal festzustellen.
  • Diese binäre bzw. ternäre Näherung der Phasendifferenz wird dann in dem proportionalen Pfad 5 und dem integralen Pfad 12, 13, 14 unterschiedlich verarbeitet und für die Ermittlung des Steuersignals des digital gesteuerten Oszillators 4 eingesetzt.
  • Der Bang-Bang PLL zweiter Ordnung (Kasten 11) wird erfindungsgemäß durch eine Rückkoppelschleife ergänzt, die in dem gestrichelten Kasten 20 dargestellt ist. Die Rückkoppelschleife umfasst einen Aufwärts/Abwärts-Zähler 21, einen Multiplizierer 22 sowie ein (optionales) digitales Filter 23.
  • Dem Aufwärts/Abwärts-Zähler 21 wird an seinem Aufwärts-Zähleingang das rückgeführte Frequenzsignal von der Teilerschaltung 17 zugeleitet. An dem Abwärts-Zähleingang des Aufwärts/Abwärts-Zählers 21 liegt das Eingangssignal der Frequenz Fref an. Der Aufwärts/Abwärts-Zähler 21 zählt unabhängig voneinander die Flanken des rückgeführten Frequenzsignals und die Flanken des Eingangssignals und bildet dadurch die Differenz der jeweiligen Anzahl von Flankenereignissen. Diese Differenz wird in dem digitalen Multiplizierer 22 mit dem konstanten Verstärkungsfaktor Slin gewichtet und in dem digitalen Filter 23 gefiltert. Das gefilterte Digitalsignal wird dem Addierer 2 an einem dritten Addierereingang zugeleitet und bewirkt, dass das dem digital gesteuerten Oszillator 4 zugeführte Steuersignal in Richtung auf den (unbekannten und je nach den Parametern KF und F0 unterschiedlichen) Zielwert k (welcher die durch N und Fref vorgegebene Ausgangsfrequenz Fgoal hervorruft) zusteuert.
  • Um eine Entkopplung zwischen der linearen Rückkoppelschleife 20 und den beiden Pfaden 5 bzw. 12, 13, 14 der Bang-Bang PLL zweiter Ordnung zu schaffen, wird dafür gesorgt, dass der Phasendetektor (Flipflop 1) und die Register in dem Schleifenfilter 23 auf eine ansteigende Flanke des den Takt bildenden rückgeführten Frequenzsignals ansprechen, während der Aufwärts/Abwärts-Zähler 21 den Differenzwert an seinem Ausgang zu Zeitpunkten von abfallenden Flanken seiner einlaufenden Signale aktualisiert.
  • 5 zeigt ein zweites Ausführungsbeispiel der vorliegenden Erfindung, welches sich von dem ersten, in 4 dargestellten Ausführungsbeispiel lediglich durch eine Erweiterung der linearen Rückkoppelschleife 20 durch eine Warmstart-Funktionalität unterscheidet. Die erweiterte lineare Rückkoppelschleife 20 weist zusätzlich einen Multiplexer 24 auf, welcher es ermöglicht, entweder das von dem digitalen Filter 23 ausgegebene Signal oder einen in einem Register 25 bereitgehaltenen Signalwert dem Addierer 2 zuzuleiten. Der Steuereingang des Multiplexers 24 ist mit WS (Warmstart) bezeichnet. Um einen Warmstart zu ermöglichen, wird bei dem vorhergehenden Abschaltvorgang der von dem digitalen Filter 23 ausgegebene, konstante Signalwert in das Register 25 gelesen und in einem nicht-flüchtigen Speicher 26 abgelegt. Bei einem Neustart der PLL wird dieser abgelegte Signalwert in das Register 25 hochgeladen und (sofern die Warmstart-Funktionalität über WS aktiviert ist) über den Multiplexer 24 dem Addierer 2 zugeleitet. Dadurch kann die Akquisitionszeit beim Neustart deutlich reduziert werden.
  • Schließlich wird darauf hingewiesen, dass durch eine geringfügige Schaltungserweiterung (nicht dargestellt) ein voll ständig digitaler Selbst-Test der in den 4 und 5 dargestellten Schaltungen während des Herstellungsprozesses durchgeführt werden kann. Sofern die lineare Rückkoppelschleife 20 einwandfrei arbeitet, muss die Ungleichung Fmin < Fgoal < Fmax (4)erfüllt sein. Die Hinzufügung von zwei Komparatoren und einem Selbsttest-Multiplexer zu den in den 4 und 5 dargestellten Schaltkreisen ermöglicht es, dem Eingang des digital gesteuerten Oszillators 4 das kleinste (–1) und das größte (1-LSB) Digitalwort zuzuführen. Durch Messen der von dem digital gesteuerten Oszillator 4 erzeugten Frequenzen Fmin und Fmax (siehe 1) und durch Vergleichen dieser Werte mit dem im Betrieb der Schaltung gemessenen Ausgangs-Frequenzwert Fgoal lässt sich leicht entscheiden, ob die obige Ungleichung erfüllt ist oder nicht.
  • Nachfolgend wird das Einschwingverhalten der in den 4 und 5 dargestellten Schaltungen anhand eines Beispiels verdeutlicht und mit dem Einschwingverhalten der entsprechenden Schaltungen ohne die erfindungsgemäße lineare Rückkoppelschleife 20, 20' verglichen. Für das Beispiel werden die folgenden Entwurfs-Parameter vorausgesetzt:
    Fref = 400 MHz; KF = 400 MHz; N = 12; β = 1/1024; α = 1/16384; Q = 14 Bits.
  • Daraus folgt:
    Fgoal = 4.8 GHz (= 400 MHz·12) und
    fbb = ±390.625 kHz (= 400 MHz/1024).
  • Dabei bezeichnet Q die Wortbreite des Steuersignals für den digital gesteuerten Oszillator 4, welche durch den Quantisierer 15 realisiert wird.
  • Die folgenden Figuren zeigen Simulationsergebnisse der Frequenz/Phasenakquisitionszeit bei unterschiedlichen Startwerten für die Frequenz. Dabei wurde bei dem D-Flipflop 1 ein Implementationsfehler mit einer Hysterese von 2 ps und ein Vergleichs-Jitter von 5.4 ps (RMS-Wert) angenommen.
  • 6 zeigt die Situation bei einer Startfrequenz von 4.81 GHz (obere Darstellung) und 4.79 GHz (untere Darstellung) bei der Schaltung nach den 4 und 5 ohne lineare Rückkoppelschleife 20, 20'. In diesem Fall wird eine akzeptable Akquisitionszeit von 15 μs beobachtet.
  • In den 7 und 8 sind entsprechende Darstellungen für Startfrequenzen von 4.82 GHz (oberer Teil der 7) und 4.78 GHz (unterer Teil der 7) sowie 4.83 GHz (oberer Teil der 8) und 4.77 GHz (unterer Teil der 8) dargestellt. Es wird deutlich, dass eine sehr rasche Verschlechterung der Akquisitionszeit von 60 μs (7) auf 140 μqs (8) eintritt.
  • Bei einer Abweichung der Startfrequenzen von ±60 MHz von der Zielfrequenz Fgoal = 4.80 GHz beträgt die Akquisitionsdauer bereits 300 μs (nicht dargestellt). 9 zeigt schließlich die Situation bei einer Abweichung von ±100 MHz zwischen den Startfrequenzen und der Zielfrequenz Fgoal. Hier bricht der Einschwingvorgang nach einiger Zeit ab, d.h. der eingeschwungene Zustand wird nicht erreicht.
  • Es wird darauf hingewiesen, dass der Abstimmbereich in praktischen Anwendungen bis zu 700 MHz betragen kann, wobei unter Berücksichtigung von Prozess- und Temperaturvariationen ein Abstimmbereich von 800 MHz gewährleistet sein muss. Die 6 bis 9 machen deutlich, dass ein derartiger Abstimmbereich bei konventionellen Lösungen (Bang-Bang PLL zweiter Ordnung) nicht erreichbar ist.
  • Die 10 und 11 zeigen Simulationsergebnisse, die unter Verwendung der oben angegebenen Parameter für den Bang-Bang PLL zweiter Ordnung bei aktivierter erfindungsgemäßer Rückkoppelschleife 20, 20' erhalten wurden. Als lineare Verstärkung wurde Slin = 1/64 gewählt. Ein digitales Schleifenfilter 23 wurde nicht verwendet, stattdessen wurde ein einzelnes Verzögerungsglied zwischen dem Multiplizierer 22 und dem Addierer 2 vorgesehen.
  • 10 zeigt den Einschwingvorgang für Startfrequenzen von 5.1 GHz zu 4.5 GHz mit einer Schrittweite von 100 MHz. Es wird deutlich, dass sich über den gesamten Abstimmbereich zwischen 5.1 GHz und 4.5 GHZ eine perfekte Frequenz-Akquisition ergibt, wobei die Akquisitionszeit stets kleiner als 30 μs ist. Ferner zeigt sich, dass die lineare Rückkoppelschleife ruhig bleibt, sobald der PLL sich im eingeschwungenen Zustand befindet.
  • Zur Verdeutlichung der Funktionsweise der erfindungsgemäßen Schaltungen sind in 11 die (durch Simulation ermittelten) Ausgangswerte des integralen Pfads 12, 13, 14 (Kurve K1) und des Aufwärts/Abwärts-Zählers 21 (Kurve K2) dargestellt. Es wird deutlich, dass der Ausgangswert des Aufwärts/Abwärts-Zählers 21 nach 5 μs stabil ist. In der Folgezeit verbleibt der von dem Aufwärts/Abwärts-Zähler 21 ausgegebene Wert konstant ("ruhig"), während der integrale Pfad 12, 13, 14 die Aufgabe übernimmt, die Frequenzabweichung innerhalb von 20 μs zu verkleinern. Der konstante Wert des Aufwärts/Abwärts-Zählers 21 im eingeschwungenen Zustand beträgt 16, d.h. korrespondiert mit 4096 = 265·16 Integrationsschritten (Slin/α 16384/64 = 256). Der Ausgang des integralen Pfads schwankt zwischen 80 und 93 LSB, mit einem Mittelwert 86 (in diesem Fall wird das LSB in der Größe α gemessen). Folglich würde der mittlere Wert des integralen Pfads im eingeschwungenen Zustand 4182 LSB (= 4096 + 86) betragen, falls die erfindungsgemäße lineare Rückkoppelschleife nicht vorhanden wäre. In diesem Fall wäre die Akquisitionszeit natürlich beträcht lich länger, wie dies aus den 6 bis 9 ja auch hervorgeht.
  • Zusammenfassend ist festzustellen, dass die Erfindung es ermöglicht, einen digitalen Phasenregelkreis mit geringen Produktionskosten, weitem Fangbereich und kurzer Akquisitionszeit zu realisieren, welcher optimal für die Fertigung in CMOS-Technologien mit geringen Strukturweiten geeignet ist.

Claims (14)

  1. Digitaler Phasenregelkreis, mit – einem digital gesteuerten Oszillator (4) zur Erzeugung einer Ausgangsfrequenz, – einem digitalen binären oder ternären Phasendetektor (1) zum Erfassen der Phasendifferenz zwischen einer Eingangsfrequenz und einer von der Ausgangsfrequenz des Oszillators (4) abhängigen rückgeführten Frequenz, und – einer zwischen dem Ausgang des binären oder ternären Phasendetektors (1) und dem Eingang des digital gesteuerten Oszillators angeordneten Übertragungsschaltung (12, 13, 14, 5, 2, 15, 16), welche das von dem Phasendetektor (1) ausgegebene binäre oder ternäre Signal in ein digitales Steuersignal zur Ansteuerung des digital gesteuerten Oszillators (4) umsetzt, gekennzeichnet durch eine Rückkoppelschleife (20, 20') mit einem digitalen Zählmittel (21), welches die Differenz von in der rückgeführten Frequenz auftretenden Signalflanken und in der Eingangsfrequenz auftretenden Signalflanken ermittelt, wobei diese Differenz das digitale Steuersignal beeinflusst.
  2. Digitaler Phasenregelkreis nach Anspruch 1, dadurch gekennzeichnet, dass die Übertragungsschaltung (12, 13, 14, 5, 2, 15, 16) – einen ersten proportionalen Pfad, in welchem das binäre oder ternäre Signal mit einem Faktor β multipliziert wird, und – einen zweiten integralen Pfad (12, 13, 14), in welchem das binäre oder ternäre Signal akkumuliert wird, umfasst.
  3. Digitaler Phasenregelkreis nach Anspruch 2, dadurch gekennzeichnet, dass der integrale Pfad (12, 13, 14) einen digitalen Integrierer (12, 13) aufweist.
  4. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, – dass der digitale binäre oder ternäre Phasendetektor (1) auf ansteigende Signalflanken der rückgeführten Frequenz anspricht, und – dass das digitale Zählmittel (21) auf fallende Signalflanken der rückgeführten Frequenz und des Eingangssignals anspricht, oder – dass der digitale binäre oder ternäre Phasendetektor (1) auf fallende Signalflanken der rückgeführten Frequenz anspricht, und – dass das digitale Zählmittel (21) auf ansteigende Signalflanken der rückgeführten Frequenz und des Eingangssignals anspricht.
  5. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Differenz nach einer vorgegebenen Zeitdauer konstant gehalten wird.
  6. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Rückkoppelschleife (20, 20') eine Skaliereinheit (22) zur Skalierung der Differenz umfasst.
  7. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die Rückkoppelschleife (20, 20') ein digitales Filter (23) zur Filterung der Differenz umfasst.
  8. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, gekennzeichnet durch ein nicht-flüchtiges Speichermittel (26) zur Abspeicherung der im Betrieb des digitalen Phasenregelkreises auftretenden Differenz, welches bei einem Neustart des digitalen Phasenregelkreises die abgespeicherte Differenz zur Verfügung stellt.
  9. Digitaler Phasenregelkreis nach Anspruch 8, gekennzeichnet durch ein Auswahlmittel (24) zum Auswählen, ob bei einem Neustart des Phasenregelkreises die abgespeicherte Differenz oder die in der Rückkoppelschleife (20') berechnete Differenz zur Beeinflussung des digitalen Steuersignals herangezogen wird.
  10. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass das digitale Zählmittel (21) ein Aufwärts/Abwärts-Zähler ist.
  11. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der digitale binäre oder ternäre Phasendetektor ein D-Flipflop (1) ist.
  12. Digitaler Phasenregelkreis nach einem der Ansprüche 2 bis 11, gekennzeichnet durch einen digitalen Addierer (2), welcher die Differenz oder ein von dieser abhängiges Signal, ein im ersten proportionalen Pfad (5) erzeugtes Proportionalsignal und ein im zweiten integralen Pfad (12, 13, 14) erzeugtes Integralsignal addiert.
  13. Digitaler Phasenregelkreis nach Anspruch 12, gekennzeichnet durch einen dem Addierer (2) nachgeschalteten Quantisierer (15), welcher eine Neu-Quantisierung des Additionsergebnisses auf Ausgangswerte mit an den digital gesteuerten Oszillator (4) angepasster Wortbreite vornimmt.
  14. Digitaler Phasenregelkreis nach einem der vorhergehenden Ansprüche, gekennzeichnet durch einen Frequenzteiler (17), welcher die Ausgangsfrequenz des Oszillators (4) entgegennimmt und die rückgeführte Frequenz durch Frequenzteilung erzeugt.
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