KR100245579B1

KR100245579B1 - 디지탈 pll회로

Info

Publication number: KR100245579B1
Application number: KR1019960072717A
Authority: KR
Inventors: 마사요시 오노
Original assignee: 니시무로 타이죠; 가부시끼가이샤 도시바
Priority date: 1995-12-28
Filing date: 1996-12-27
Publication date: 2000-02-15
Also published as: JP3607026B2; KR970055560A; JPH09238072A

Abstract

본 발명은 복잡한 알고리즘이 불필요하며, 설계 및 제어가 용이하고, 지터가 작은 높은 정밀도의 디지탈 PLL을 제공하는 것을 과제로 한다.

본 발명은 지연 가변회로(16)의 지연단수 제어를 위상 비교회로(14)로부터의 위상비교 출력정보가 아니라, 주파수 비교회로(11)로부터의 주파수 비교 출력정보에 기초하여 행하며, 또한 지연 가변회로(16)의 부하용량 가변회로의 제어도 주파수 비교 출력정보를 주로 하고, 위상 비교 출력정보를 보조로서 이용함으로써 행한다.

이로써 복잡한 제어용 알고리즘이 불필요하며 설계 및 제어가 용이하고 지터가 작은 높은 정밀도의 디지탈 PLL회로를 구성할 수 있다.

Description

디지탈 ＰＬＬ 회로{DIGITAL PLL CIRCUIT}

본 발명은 디지탈 위상 동기 회로(phase lock loop: PLL)에 관한 것으로서, 특히 지터(jitter)의 감소화 및 설계의 용이화에 적합한 것이다.

PLL 회로는 AM·FM 라디오, 텔레비전, 무선 통신 등의 각종 신호 회로, 주파수 합성기, 다중화기·스테레오 복조 회로 등의 고주파 회로의 집적화에 적합한 분야에 이용되고 있으며, 매우 용도가 넓은 IC이다. 이 PLL 회로는 주파수 변조된 반송파 중에서 베이스 밴드 신호를 복조하기 위해서 이용되는 피드백·루프이며, 위상 비교 회로와 전압 제어 발진기를 구비하고 있다. 변조된 입력 신호와 전압 제어 발진기의 출력이 위상 비교 회로에서 비교되어, 이 위상 비교 회로의 출력에 의해서 전압 제어 발진기의 주파수가 제어된다.

도 7은 종래의 디지탈 PLL 회로의 블록 구성도이다. 기준 클록 신호가 입력되는 위상 비교기(74)와, 이 위상 비교기(74)의 출력측에 접속된 지연 제어 회로(73)와, 이 지연 제어 회로(73)의 출력측에 접속된 지연 가변 회로(76)와, 이 지연 가변 회로(76)의 출력측에 접속된 인버터(77)를 구비하고 있으며, 지연 가변 회로(76) 및 인버터(77)에 의해서 링·발진기가 구성된다.

링·발진기의 출력 신호는 출력 클록 신호로서 이용되는 한편, 위상 비교기(74)로 입력되어, 기준 클록 신호와 위상이 비교된다. 위상 비교기(74)로부터의 위상 비교 출력을 기초로 하여, 지연 제어 회로(73)는 기준 클록 신호의 위상과 출력 클록 신호의 위상이 일치하도록 지연 가변 회로(76)를 제어한다.

지연 가변 회로(76)는 통상, 인버터로 구성되어 있으며, 그 접속 단수를 변경함으로써 지연값을 변경한다. 그러나, 인버터의 접속 단수의 변경만으로 지연값을 제어하면, 제어가 가능한 지연값의 정확도가 떨어지게 된다. 그래서, 지연 가변 회로의 접속 단수 변경에 관계되지 않은 부분에 배치된 인버터의 출력측에 커패시터를 포함하는 복수 개의 부하 용량 가변 회로를 배치하여, 인버터에 접속되는 커패시터의 수를 변경함으로써 인버터의 출력 부하 용량을 변경하고, 지연값을 높은 정밀도로 제어함으로써, 보다 정밀도가 높은 디지탈 PLL 회로를 구성할 수 있다. 이 경우, 지연 제어 회로(73)는 위상 비교기(74)로부터의 위상 비교 출력을 기초로 지연 가변 회로(76)의 인버터의 접속 단수 및 출력 부하 용량을 제어하게 된다.

그러나, 전술한 종래의 디지탈 PLL 회로에서는 지연 가변 회로(76)의 출력 부하 용량에 의한 보다 높은 정밀도의 제어를 행한 경우라도, 지연 제어 회로(73)의 제어를 위상 비교 출력에 의해서 행하고 있기 때문에, PLL로서 동기되도록 지연 제어 회로(73)를 설계하기가 매우 곤란하다고 하는 문제점이 있다.

예컨대, 링·발진기의 출력 클록 신호의 주파수가 기준 클록 신호의 주파수와 일치하고 있는 경우라도 링·발진기의 출력 클록 신호의 위상이 기준 클록 신호의 위상보다 지연되고 있었을 때에는 위상 비교 출력에 기초하여 지연 제어 회로(73)는 지연 가변 회로(76)의 지연값을 감소시키도록 동작한다. 위상을 일치시키기 위해서 이 동작을 몇 번이나 반복한 뒤에는 주파수가 일치하지 않는 경우가 많다. 따라서, 지연 제어 회로(73)가 이번에는 주파수를 일치시키도록 동작하지만 이상의 동작이 반복되어, 주파수와 위상이 함께 일치할 때까지는 많은 낭비적인 동작이 포함되어 소요 시간도 길어져서 효율이 나쁘게 된다.

전술한 바와 같이, 종래의 디지탈 PLL 회로의 구성에서 출력 클록 신호와 기준 클록 신호의 위상 및 주파수가 일치되는 설계는 곤란하며, 특히 지연 제어 회로(73)의 설계는 대단히 곤란하고, 복잡한 구성으로 되는 결점이 있다. 그 결과, 지연 제어 회로(73)의 제어용 알고리즘도 매우 복잡하게 된다고 하는 문제가 있다.

또한, PLL이 한 번 동기된 뒤에도 위상이 조금만 벗어나도, 지연 제어 회로(73)는 지연 가변 회로(76)의 지연값을 변경하도록 동작하고, 그 결과 출력 클록 신호의 주파수도 변경되기 때문에, 지터가 커진다고 하는 문제도 있다.

본 발명은 상기 문제점을 해결하기 위한 것으로서, 그 목적은 복잡한 제어용 알고리즘이 불필요하고 설계 및 제어가 용이하며 지터가 작은 높은 정밀도의 디지탈 PLL 회로를 제공하는 것이다.

도 1은 본 발명에 따른 디지탈 PLL 회로의 제1 실시 형태의 블록 구성도.

도 2는 지연 가변 회로의 블록 구성도.

도 3은 지연 가변 회로의 인버터의 접속단 수와 인버터에 접속되는 출력 부하 용량을 변경했을 때의 지연 값의 변화를 나타내는 그래프.

도 4는 주파수 비교 회로의 블록 구성도.

도 5는 본 발명에 따른 디지탈 PLL 회로의 제2 실시 형태의 블록 구성도.

도 6은 본 발명에 따른 디지탈 PLL 회로의 제3 실시 형태의 블록 구성도.

도 7은 종래의 디지탈 PLL 회로의 블록 구성도.

＆lt; 도면의 주요 부분에 대한 부호의 설명 ＆gt;

11 : 주파수 비교 회로

12 : 부하 용량 제어 회로

13 : 지연 단수 제어 회로

14 : 위상 비교 회로

15 : 가산/감산 회로

16 : 지연 가변 회로

17 : 인버터

본 발명에 따른 디지탈 PLL 회로에 의하면, 비교 대칭 클록 신호의 주파수와 기준 클록 신호의 주파수를 비교하여, 주파수 비교 출력 정보를 발생하는 주파수 비교 회로와,

주파수 비교 회로로부터의 주파수 비교 출력 정보에 기초하여, 소정의 디지탈 정보 신호를 발생하는 지연 제어 회로와,

비교 대칭 클록 신호를 발생하여, 소정의 디지탈 정보 신호에 따라서 비교 대칭 클록 신호의 발신 주파수를 변경할 수 있는 클록 신호 발생 회로를 구비한 것을 특징으로 하며,

지연 제어 회로를 주파수 비교 출력 정보에 기초하여 제어하기 때문에, 복잡한 제어용 알고리즘이 불필요하고 설계 및 제어가 용이하며 지터가 작은 높은 정밀도의 디지탈 PLL 회로를 구성할 수 있다.

비교 대칭 클록 신호를 분주하여, 분주 비교 대칭 클록 신호를 발생하는 분주 회로와,

분주 비교 대칭 클록 신호의 주파수와 기준 클록 신호의 주파수를 비교하여, 주파수 비교 출력 정보를 발생하는 주파수 비교 회로와,

클록 신호 발생 회로는 소정의 디지탈 정보 신호에 따라서 지연값을 변경할 수 있는 지연 가변 회로와 인버터로 구성되는 링·발진기인 것이 좋다.

비교 대칭 클록 신호의 주파수와 기준 클록 신호의 주파수를 비교하여, 주파수 비교 출력 정보를 발생하는 주파수 비교 회로와,

비교 대칭 클록 신호의 위상과 기준 클록 신호의 위상을 비교하여, 위상 비교 출력 정보를 발생하는 위상 비교 회로와,

주파수 비교 회로로부터의 주파수 비교 출력 정보에 기초하여, 지연 단수 제어 출력 정보를 발생하는 지연 단수 제어 회로와,

주파수 비교 회로로부터의 주파수 비교 출력 정보에 기초하여, 부하 용량 제어 출력 정보를 발생하는 부하 용량 제어 회로와,

위상 비교 회로로부터의 위상 비교 출력 정보에 기초하여, 부하 용량 제어 출력 정보에 대하여「+1」 가산 동작 또는 「-1」 감산 동작을 행하여, 부하 용량 가산/감산 제어 출력 정보를 발생하는 가산/감산 회로와,

복수 개의 지연 발생단을 포함하며, 지연 단수 제어 출력 정보에 기초하여, 복수 개의 지연 발생단의 일부에 있어서 종렬 접속 단수를 변경할 수 있는 지연 발생 회로 및 지연 발생단의 종렬 접속 단수 변경에 관계되는 부분 이외의 부분에 복수개 배치되어, 부하 용량 가산/감산 제어 출력 정보에 기초하여 지연 발생단에 부가하는 부하 용량을 변경하기 위해서 접속/개방되는 부하 용량 가변 회로를 가지며, 발생하는 지연값을 변경할 수 있는 지연 가변 회로와, 지연 가변 회로의 출력을 입력으로 하여, 지연 가변 회로에의 입력을 출력하는 인버터로 구성되고, 비교 대칭 클록 신호를 발생하는 링·발진기를 구비하는 것을 특징으로 하며,

지연 발생 회로의 종렬 접속 단수 변경의 제어, 부하 용량 가변 회로의 접속/개방의 제어는 주로 주파수 비교 출력 정보, 보조로서 위상 비교 출력 정보에 기초하여 행하는 것으로 하였기 때문에, 복잡한 제어용 알고리즘이 불필요하고 설계 및 제어가 용이한 지터가 작은 높은 정밀도의 디지탈 PLL 회로를 구성할 수 있다.

비교 대칭 클록 신호를 분주하여, 분주 비교 대칭 클록 신호를 발생하는 제1 분주 회로와,

기준 클록 신호를 분주하여, 분주 기준 클록 신호를 발생하는 제2 분주 회로와,

분주 비교 대칭 클록 신호의 주파수와 분주 기준 클록 신호의 주파수를 비교하여, 주파수 비교 출력 정보를 발생하는 주파수 비교 회로와,

분주 비교 대칭 클록 신호의 위상과 분주 기준 클록 신호의 위상을 비교하여, 위상 비교 출력 정보를 발생하는 위상 비교 회로와,

주파수 비교 회로로부터의 주파수 비교 출력 정보에 기초하고, 지연 단수 제어 출력 정보를 발생하는 지연 단수 제어 회로와,

위상 비교 회로로부터의 위상 비교 출력 정보에 기초하여, 부하 용량 제어 출력 정보에 대하여 「+1」 가산 동작 또는 「-1」 감산 동작을 행하여, 부하 용량 가산/감산 제어 출력 정보를 발생하는 가산/감산 회로와,

복수 개의 지연 발생단을 포함하며, 지연 단수 제어 출력 정보에 기초하여, 복수 개의 지연 발생단의 일부에 있어서 종렬 접속 단수를 변경할 수 있는 지연 발생 회로 및 지연 발생단의 종렬 접속 단수 변경에 관계되는 부분 이외의 부분에 복수개 배치되어, 부하 용량 가산/감산 제어 출력 정보에 기초하여, 지연 발생단에 부가하는 부하 용량을 변경하기 위해서 접속/개방되는 부하 용량 가변 회로를 가지며, 발생하는 지연값을 변경할 수 있는 지연 가변 회로와, 지연 가변 회로의 출력을 입력으로 하여, 지연 가변 회로에의 입력을 출력하는 인버터로 구성되어, 비교 대칭 클록 신호를 발생하는 링·발진기를 구비한 것을 특징으로 하며,

지연 발생 회로의 종렬 접속 단수 변경의 제어, 부하 용량 가변 회로의 접속/개방의 제어는 주로 주파수 비교 출력 정보, 보조로서 위상 비교 출력 정보에 기초하여 행하기 때문에, 복잡한 제어용 알고리즘이 불필요하고 설계 및 제어가 용이한 지터가 작은 높은 정밀도의 디지탈 PLL 회로를 구성할 수 있다.

복수 개의 지연 발생단은 종렬 접속 단수 변경 부분 이외의 부분을 구성하는 제1 및 제2 인버터와, 종렬 접속 단수 변경 부분을 구성하는 복수 개의 2단 인버터로 이루어지며, 부하 용량 가변 회로는 제1 또는 제2 인버터의 출력측에 배치되어, 각각 독립적으로 접속/개방되는 복수 개의 캐패시터이기 때문에, 지연 가변 회로에 의해 발생되는 지연값을 높은 정밀도로 제어할 수 있다.

제1 및 제2 인버터의 출력측에 배치된 캐패시터가 전부 접속될 때의 부하 용량에 의해 발생하는 지연값은 1조의 2단 인버터에 의해서 발생하는 지연값 이상인 것으로 하였기 때문에, 지연 가변 회로에 의해 발생되는 지연값을 높은 정밀도로 또한 연속적으로 제어할 수 있다.

주파수 비교 회로는 제1 및 제2 카운터와, 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것으로 하면 좋다.

이하, 본 발명에 따른 PLL의 실시 형태에 대해 도면을 참조하여 설명한다

도 1은 본 발명에 따른 디지탈 PLL 회로의 제1 실시 형태의 블록 구성도이다. 기준 클록 신호의 주파수와 디지탈 PLL 회로 출력 클록 신호의 주파수를 비교하여, 위상 비교 출력 정보를 발생하는 주파수 비교 회로(11)와, 주파수 비교 회로(11)의 출력측에 접속되어, 주파수 비교 출력 정보에 기초하여, 지연 가변 회로(16)의 부하 용량을 제어하는 부하 용량 제어 출력 정보를 발생하는 부하 용량 제어 회로(12)와, 주파수 비교 회로(11)의 출력측에 접속되어, 주파수 비교 회로(11)로부터의 주파수 비교 출력 정보에 기초하여, 지연 가변 회로(16)의 지연 단수(지연값을 발생하는 인버터의 접속단 수)를 제어하는 지연 단수 제어 출력 정보를 발생하는 지연 단수 제어 회로(13)와, 기준 클록 신호의 위상과 디지탈 PLL 회로 출력 클록 신호의 위상을 비교하여, 위상 비교 출력 정보를 발생하는 위상 비교 회로(14)와, 위상 비교 회로(14)의 출력측 및 부하 용량 제어 회로(12)의 출력측에 각각 접속되어, 위상 비교 회로(14)로부터의 위상 비교 출력 정보에 기초하여, 부하 용량 제어 회로(12)로부터의 부하 용량 제어 출력 정보에 대하여 가산 또는 감산하여, 부하 용량 가산/감산 제어 출력 정보를 발생하는 가산/감산 회로(15)와, 지연 단수 제어 회로(13)의 출력측 및 가산/감산 회로(15)의 출력측에 각각 접속되어, 지연 단수 제어 회로(13)로부터의 지연 단수 제어 출력 정보에 기초하여 지연 단수를 제어하며, 가산/감산 회로(15)로부터의 부하 용량 가산/감산 제어 출력 정보에 기초하여, 부하 용량의 가산/감산 제어을 행하는 지연 가변 회로(16)와, 지연 가변 회로(16)로부터의 디지탈 PLL 회로 출력 클록 신호가 입력되고, 지연 가변 회로(16)의 입력측에 접속되어, 지연 가변 회로(16)와 동시에 링·발진기를 구성하는 인버터(17)를 구비한 디지탈 PLL 회로이다.

본 발명의 주된 특징은 지연 가변 회로(16)의 지연 단수 제어를 위상 비교 출력 정보가 아니라 주파수 비교 출력 정보에 기초하여 행하고, 또한 지연 가변 회로(16)의 부하 용량 가변 회로의 제어도 주파수 비교 출력 정보를 주로 하고, 위상 비교 출력 정보를 보조로서 이용하여 행하는 데에 있다. 이로써, 후술하는 것과 같이 복잡한 제어용 알고리즘이 불필요하고 설계 및 제어가 용이하며 지터가 작은 높은 정밀도의 디지탈 PLL 회로를 구성할 수 있다. 또한, 지연 가변 회로(16)는 지연값을 보다 높은 정밀도로 제어할 수 있게 하기 때문에, 접속단 수의 변경이 가능한 복수 개의 인버터와, 접속단 수의 변경에 관계되지 않는 소정 인버터의 출력측에 배치되며, 캐패시터를 포함하는 복수 개의 부하 용량 가변 회로를 구비하여, 인버터의 접속 단수 및 출력 부하 용량을 제어함으로써, 지연값을 보다 높은 정밀도로 제어할 수 있다.

도 2는 본 발명에 따른 디지탈 PLL 회로를 구성하는 지연 가변 회로의 블록 구성도이다.

이 지연 가변 회로는 종렬 접속되며, 접속단 수의 변경에 관계되지 않은 인버터(21 및 22)와, 인버터(22)의 출력측에 종렬 접속되며, 접속단 수의 변경에 관계되는 합계 21-1단의 각 2단의 인버터(23, ..., 24)와, 이들 2+21-1단의 인버터의 출력측에 접속되며, 그 접속단 수의 변경을 제어하는 멀티플렉서(20)와, 인버터(21, 22)의 출력측에 각각 접속되며, 각 인버터의 출력 부하 용량이 되는 캐패시터를 포함하는 부하 용량 가변 회로(Cn1~Cnm)와 부하 용량 가변 회로(Cnm+1~Cnn)를 구비하고 있다. 인버터의 접속단 수와 인버터의 출력 부하 용량을 변경함으로써, 지연값을 보다 높은 정밀도로 제어할 수 있도록 한 것이다.

멀티플렉서(20)에는 지연 단수 제어 회로(13)로부터의 지연 단수 제어 출력 정보인 지연 단수 제어 신호(E11~E11)가 입력되고, 이들 지연 단수 제어 신호(E11~E11)의 디지탈값을 제어함으로써, 멀티플렉서의 입력 단자(0~21-1) 중에서 어느 것이 선택된다. 멀티플렉서의 입력에는 전술한 바와 같이, 종렬 접속된 2+21-1단의 인버터의 출력이 접속되어 있기 때문에, 선택된 입력 단자에 따른 단수의 인버터가 접속되어, 소정의 지연값을 발생한다. 따라서, 지연 단수 제어 신호(E11~E11)에 근거하는 인버터의 접속 단수 변경에 의해서, 인버터 2단이 발생하는 지연값을 1 단위로 하여 지연 가변 회로의 지연값을 제어할 수 있다.

그리고, 지연값을 높은 정밀도로 제어하기 위해서 전술한 바와 같이, 접속 단수 변경에 관계되지 않은 인버터(21 및 22)의 출력측에는 각 인버터의 출력 부하 용량이 되는 캐패시터를 포함하는 부하 용량 가변 회로(Cn1~Cnm)와 부하 용량 가변 회로(Cnm+1~Cnn)가 각각 접속되어 있다. 각 부하 용량 가변 회로는 그 구성의 일례가 부하 용량 가변 회로(Cn1)로서 나타내어지는 것과 같이, 캐패시터(25)와 아날로그 스위치로 구성되어 있다.

이들 부하 용량 가변 회로(Cn1~Cnm 및 Cnm+1~Cnn)는 부하 용량 제어 회로(12)로부터 출력된 부하 용량 제어 출력 정보가 가산/감산 회로(15)를 경유한 부하 용량 가산/감산 제어 출력 정보인 부하 용량 가감 제어 신호(En1~Enm 및 Enm+1~Enn)의 디지탈값의 변경에 의해, 아날로그 스위치의 접속/개방이 제어된다. 즉, 부하 용량 가감 제어 신호(En1~Enm, Enm+1~Enn)의 값이 「1」일 때에는 당해 신호가 입력되는 부하 용량 가변 회로의 아날로그 스위치가 접속되고, 인버터의 출력에 당해 부하 용량 가변 회로의 캐패시터가 접속된다. 반대로, 부하 용량 가감 제어 신호(En1~Enm, Enm1~Enn)의 값이 「0」일 때에는 당해 신호가 입력되는 부하 용량 가변 회로의 아날로그 스위치가 개방되고, 인버터의 출력에는 당해 부하 용량 가변 회로의 캐패시터는 접속되지 않는다. 따라서, 부하 용량 가감 제어 신호(En1~Enm, Emm+1~Enn)에 근거하는 인버터의 출력 부하 용량의 가감에 의해서, 보다 높은 정밀도의 지연값을 제어할 수 있다.

도 3은 지연 가변 회로의 인버터의 접속단 수와 인버터에 접속되는 출력 부하 용량을 변경했을 때의 지연값의 변화를 나타내는 그래프이다. 그래프(0P2, OP4, OP6)는 각각 인버터의 단수가 2단, 4단, 6단일 때의 지연 가변 회로의 출력 신호의 지연값이다. 각각 단조 증가(엄밀하게는 작은 계단 형상)의 그래프로 되어있는 것은 접속단 수의 변경에 관계되지 않은 2개의 인버터의 출력측에 배치된 복수 개의 부하 용량 가변 회로에 의한 지연값의 높은 정밀도의 제어에 의한 것이다.

인버터의 접속단 수의 변경에 의한 지연값의 제어는 인버터 2단마다의 제어이며, 또한 복수 개의 부하 용량 가변 회로에 의한 지연값 제어의 폭은 인버터 2단분의 지연값의 폭 이상으로 함으로써, 연속된 지연값의 높은 정밀도의 제어가 가능하게 된다. 즉, 그래프(OP2)의 우단과 그래프(0P4)의 좌단, 그래프(0P4)의 우단과 그래프(0P6)의 좌단은 각각 지연값이 연속, 또는 일부 중복하도록 되어 있다. 이상의 지연 가변 회로의 구성에 의해서, 수 ps(피코초) 단위의 지연값의 제어도 가능하게 된다.

이하, 도 1의 디지탈 PLL 회로 전체의 동작에 대해서 설명한다.

먼저, 주파수 동기 동작에 관해서 설명한다.

도 4는 도 1에 있어서의 주파수 비교 회로(11)의 일례의 블록 구성도이다. 도 4에 도시된 바와 같이 2개의 10 비트 카운터(41 및 42)와, 이들 카운터값이 입력되는 10 비트 비교기(43)로 구성되어 있다.

2개의 10 비트 카운터(41 및 42)를 이용하여, 기준 클록 신호(F1)의 클록수와 디지탈 PLL 회로 출력 클록 신호(F2)의 클록수를 각각 카운트하여, 어느 카운터가 10 비트를 풀 카운트한 순간에 양쪽의 10 비트 카운터를 정지시킨다. 그런 다음, 정지한 2개의 10 비트 카운터의 카운터값을 10 비트 비교기에 의해 비교하여, 그 비교 결과를 주파수 비교 출력 정보로서 출력한다.

도 1에 있어서의 부하 용량 제어 회로(12)(예컨대, 도 2에 나타낸 부하 용량 제어 회로)에 있어서는 주파수 비교 출력 정보에 기초하여, 디지탈 PLL 회로 출력 클록 신호의 주파수가 기준 클록 신호의 주파수보다 높을 때에는 부하 용량 가산/감산 제어 출력 정보의 토대가 되는 부하 용량 제어 출력 정보인 부하 용량 제어 출력 신호 E'nl~Enm, E'nm+1~Enn, 즉 E'n1~Enn 중 「1」의 상태에 있는 신호의 개수를 1개 증가시킨다. 이로써, 인버터에 접속되는 캐패시터가 한 개 증가하고 인버터의 출력 부하 용량이 약간 증가하여, 디지탈 PLL 회로 출력 클록 신호의 주파수가 약간 저하하는 방향으로 작용한다. 캐패시터를 1개 접속하더라도 또 디지탈 PLL 회로 출력 클록 신호의 주파수가 기준 클록 신호의 주파수보다 높을 때에는 그후의 주파수 비교시에 전술한 바와 같이 부하 용량 제어 출력 신호(E'n1~Enn) 중「1」의 상태에 있는 신호의 개수를 또 1개 증가시킨다. 이 동작은 디지탈 PLL 회로 출력 클록 신호와 기준 클록 신호의 주파수가 같아질 때까지 되풀이된다.

부하 용량 제어 출력 신호(E'n1~Enn)의 전부가 「1」이 된 뒤라도 디지탈 PLL 회로 출력 클록 신호의 주파수가 기준 클록 신호의 주파수보다 높을 때에는 이후의 주파수 비교시에 부하 용량 제어 출력 신호(E'n1~Enn)를 전부 리셋하여「0」으로 하고, 동시에 이 리셋 정보를 지연 단수 제어 회로(13)에 대해 출력한다.

지연 단수 제어 회로(13)에 있어서는 부하 용량 제어 회로(12)로부터의 리셋 정보에 기초하여, 지연 단수 제어 출력 정보인 지연 단수 제어 신호(E11~E11)를 증가시킨다. 이로써, 지연 가변 회로(16)의 인버터의 접속단 수는 2단 증가한다. 전술한 바와 같이, 복수 개의 부하 용량 가변 회로에 의한 지연값 제어의 폭은 통상, 인버터 2단분의 지연값의 폭 이상으로 되어 있기 때문에, 연속된 지연값의 높은 정밀도의 제어가 가능하게 된다.

이상과 같이, 인버터의 접속단 수와 인버터의 출력 부하 용량을 순차적으로 증가시킴으로써, 디지탈 PLL 회로 출력 클록 신호의 주파수는 서서히 저하하여, 기준 클록 신호의 주파수와 같은 주파수로 된 바, 주파수에 대해서는 안정된 상태로 된다.

디지탈 PLL 회로 출력 클록 신호의 주파수가 기준 클록 신호의 주파수보다 높은 경우는 이상과 같은 동작이 이루어지는데, 디지탈 PLL 회로 출력 클록 신호의 주파수가 기준 클록 신호의 주파수보다 낮은 경우는 이와는 반대의 동작을 행한다. 즉, 주파수 비교 출력 정보에 기초하여, 디지탈 PLL 회로 출력 클록 신호의 주파수가 기준 클록 신호의 주파수보다 낮을 때에는 부하 용량 가산/감산 제어 출력 정보의 토대가 되는 부하 용량 제어 출력 정보인 부하 용량 제어 출력 신호(E'n1~Enn) 중 「1」의 상태에 있는 신호의 개수를 1개 감소시켜, 「0」의 상태에 있는 신호의 개수를 1개 증가시킨다. 이로써, 인버터에 접속되는 캐패시터가 한 개 감소하여 인버터의 출력 부하 용량이 약간 감소하고, 디지탈 PLL 회로 출력 클록 신호의 주파수가 약간 상승하는 방향으로 작용한다. 접속되는 캐패시터를 1개 감소시키더라도 또 디지탈 PLL 회로 출력 클록 신호의 주파수가 기준 클록 신호의 주파수보다 낮을 때에는 그후의 주파수 비교시에 상술한 바와 같이 부하 용량 제어 출력 신호(E'n1~Enn) 중 「1」의 상태에 있는 신호의 개수를 또 1개 감소시키고, 「0」의 상태에 있는 신호의 개수를 1개 증가시킨다. 이 동작은 디지탈 PLL 회로 출력 클록 신호와 기준 클록 신호의 주파수가 같아질 때까지 되풀이된다.

부하 용량 제어 출력 신호(E'n1~Enn)의 전부가 「0」으로 된 뒤라도 디지탈 PLL 회로 출력 클록 신호의 주파수가 기준 클록 신호의 주파수보다 낮을 때에는 그후의 주파수 비교시에 부하 용량 제어 출력 신호(E'n1~Enn)를 전부 리셋하여 「1」로 하고, 동시에 이 리셋 정보를 지연 단수 제어 회로(13)에 대해 출력한다.

지연 단수 제어 회로(13)에 있어서는 부하 용량 제어 회로(12)로부터의 리셋 정보에 기초하여, 지연 단수 제어 출력 정보인 지연 단수 제어 신호(E11~E11)를 감소시킨다. 이로써, 지연 가변 회로(16)의 인버터의 접속단 수는 2단 감소한다.

이상과 같이, 인버터의 접속단 수와 인버터의 출력 부하 용량을 순차로 감소시킴으로써, 디지탈 PLL 회로 출력 클록 신호의 주파수는 서서히 상승하여, 기준 클록 신호의 주파수와 같은 주파수가 되어 주파수에 대해서는 안정된 상태가 된다.

지연 가변 회로(16)와 인버터(17)로 구성되는 링·발진기의 발신 주파수 즉, 디지탈 PLL 회로 출력 클록 신호의 주파수는 인버터의 단수와 인버터에 접속되는 출력 부하 용량에 의해서 결정되기 때문에, 한번 디지탈 PLL 회로가 동기되었을 때에는 매우 높은 정밀도의 발신 주파수를 얻을 수 있다.

이어서, 위상 동기 동작에 관해서 설명한다.

도 1에 있어서의 위상 비교 회로(14)와 가산/감산 회로(15)는 위상을 동기시키기 위한 구성 요소이다. 디지탈 PLL 회로 출력 클록 신호의 위상과 기준 클록 신호의 위상을 비교한 결과, 디지탈 PLL 회로 출력 클록 신호의 위상이 기준 클록 신호의 위상에 대해 지연되고 있었을 때에는 위상 비교 회로(14)로부터의 위상 비교 출력 정보에 기초하여, 가산/감산 회로(15)는 「-1」의 감산 동작을 행한다. 이로써, 부하 용량 제어 회로(12)로부터의 부하 용량 제어 출력 정보에 대하여 감산 동작이 이루어지고, 부하 용량 가산/감산 제어 출력 정보로서 지연 가변 회로(16)에 대하여 출력되어, 지연 가변 회로(16)의 인버터에 접속되어 있는 캐패시터가 1개 감소하고, 디지탈 PLL 회로 출력 클록 신호의 위상이 기준 클록 신호의 위상에 대하여 약간 진행하는 방향으로 변위한다.

반대로, 디지탈 PLL 회로 출력 클록 신호의 위상과 기준 클록 신호의 위상을 비교한 결과, 디지탈 PLL 회로 출력 클록 신호의 위상이 기준 클록 신호의 위상에 대하여 진행하고 있었을 때에는 위상 비교 회로(14)로부터의 위상 비교 출력 정보에 기초하여, 가산/감산 회로(15)는 「+1」의 가산 동작을 행한다. 이로써, 부하 용량 제어 회로(12)로부터의 부하 용량 제어 출력 정보에 대하여 가산 동작이 이루어지고, 부하 용량 가산/감산 제어 출력 정보로서 지연 가변 회로(16)에 대하여 출력되며, 지연 가변 회로(16)의 인버터에 접속되어 있는 커패시터가 1개 증가하여, 디지탈 PLL 회로 출력 클록 신호의 위상이 기준 클록 신호의 위상에 대하여 약간 지연되는 방향으로 변위한다.

가산/감산 회로(15)는 최초의 위상 비교의 결과에 기초하여, 단지 부하 용량 제어 회로(12)로부터의 부하 용량 제어 출력 정보에 대하여 「+1」의 가산 동작 또는 「-1」의 감산 동작을 반복할 뿐이다. 따라서, 가산 동작 또는 감산 동작을 행한 결과에 기초하여 그 후의 위상 비교를 행하고, 부하 용량 제어 출력 정보에 대하여「+1」의 가산 또는 「-1」의 감산을 한 결과의 정보에 대하여 또 가산 동작 또는 감산 동작을 행하는 일은 없다.

또한, 디지탈 PLL 회로 출력 클록 신호의 위상과 기준 클록 신호의 위상이 일치했을 때에는 최초의 위상 비교 결과에 근거하는 가산 동작 또는 감산 동작은 이루어지지 않게 되고, 인버터의 단수, 부하 용량 모두 주파수가 동기되었을 때와 동일하기 때문에, 링·발진기의 발신 주파수도 기준 클록 신호의 주파수와 일치한다. 위상을 맞출 때에는 약간 주파수를 변경시키기 때문에, 다음의 주파수 비교의 결과에 근거하여 부하 용량 출력 정보에 대하여 「+1」 가산 또는 「-1」 감산을 행하지만, 주파수 비교가 1024회(10 비트이므로)에 1회인데 대하여, 위상 비교는 매회 행하여지기 때문에, 이로 인한 부하 용량 출력 정보의 변화는 위상 비교 회로와 가감산 회로에 의해 보정된다.

이상의 동작에 의해서, 주파수 및 위상이 기준 클록 신호와 일치한 디지탈 PLL 회로 출력 클록 신호를 얻을 수 있다. 즉, 본 발명에 따른 디지탈 PLL 회로에 의하면, 복잡한 제어용 알고리즘이 불필요하고 설계 및 제어가 용이하며 지터가 작은 높은 정밀도의 디지탈 PLL 회로를 구성할 수 있다.

도 5는 본 발명에 따른 디지탈 PLL 회로의 제2 실시 형태의 블록 구성도이다. 도 1의 제1 실시 형태의 디지탈 PLL 회로의 구성에 대하여, 기준 클록 신호 입력 단자와 주파수 비교 회로(51)의 입력측 사이에 1/M 분할기(58)가 삽입 접속되고, 디지탈 PLL 회로 출력 클록 신호 출력 단자와 위상 비교 회로(54)의 입력측과의 사이에 1/N 분할기(59)가 삽입 접속된 것이다. 따라서, 제1 실시 형태의 디지탈 PLL 회로와 같은 동작에 의해서, 기준 클록 신호의 주파수의 1/M배의 주파수 신호와 위상이 일치하며, 또한 기준 클록 신호의 주파수의 N/M 배의 주파수의 디지탈 PLL 회로 출력 클록 신호를 얻을 수 있다.

도 6은 본 발명에 따른 디지탈 PLL 회로의 제3 실시 형태의 블록 구성도이다. 도 5의 제2 실시 형태의 디지탈 PLL 회로의 구성에서, 위상 비교 회로 및 가산/감산 회로를 제거한 구성으로 되어 있다. 또, 도 6의 제3 실시 형태의 디지탈 PLL 회로의 구성에 있어서의 지연 제어 회로(63)는 부하 용량 제어 회로 및 지연 단수 제어 회로를 포함하는 것으로 하면 좋다.

제3 실시 형태의 디지탈 PLL 회로의 구성에 있어서는 디지탈 PLL 회로 출력 클록 신호로서 기준 클록 신호의 주파수의 N/M배의 주파수인 것만이 요구되며, 특히 위상을 맞출 필요가 없는 용도, 예컨대 고주파 대역에서 동작하는 LSI의 내부클록 등에 적합한 구성이다.

이상 설명한 바와 같이, 본 발명에 따른 디지탈 PLL 회로에 의하면, 지연 제어 회로를 주파수 비교 출력 정보에 기초하여 제어하는 것으로 하였기 때문에, 복잡한 제어용 알고리즘이 불필요하고 설계 및 제어가 용이하며 지터가 작은 높은 정밀도의 디지탈 PLL 회로를 구성할 수 있다.

지연 발생 회로의 종렬 접속 단수 변경의 제어, 부하 용량 가변 회로의 접속/개방의 제어는 주로 주파수 비교 출력 정보, 보조로서 위상 비교 출력 정보에 기초하여 행하는 것으로 하였기 때문에, 복잡한 제어용 알고리즘이 불필요하고 설계 및 제어가 용이하며 지터가 작은 높은 정밀도의 디지탈 PLL 회로를 구성할 수 있다.

복수 개의 지연 발생단은 종렬 접속 단수 변경 부분 이외의 부분을 구성하는 제1 및 제2 인버터와, 종렬 접속 단수 변경 부분을 구성하는 복수 개의 2단 인버터로 이루어지며, 부하 용량 가변 회로는 제1 또는 제2 인버터의 출력측에 배치되어, 각각 독립적으로 접속/개방되는 복수 개의 캐패시터인 것으로 하였기 때문에, 지연 가변 회로에 의해 발생되는 지연값을 높은 정밀도로 제어할 수 있다.

제1 및 제2 인버터의 출력측에 배치된 캐패시터가 전부 접속된 때의 부하 용량에 의해 발생하는 지연값은 1조의 2단 인버터에 의해서 발생하는 지연값 이상인 것이기 때문에, 지연 가변 회로에 의해 발생되는 지연값을 높은 정밀도로 연속적으로 제어할 수 있다.

Claims

비교 대칭 클록 신호의 주파수와 기준 클록 신호의 주파수를 비교하여, 주파수 비교 출력 정보를 발생하는 주파수 비교 회로와,

상기 주파수 비교 회로로부터의 상기 주파수 비교 출력 정보에 기초하여, 소정의 디지탈 정보 신호를 발생하는 지연 제어 회로와,

상기 비교 대칭 클록 신호를 발생하여, 상기 소정 디지탈 정보 신호에 따라서 상기 비교 대칭 클록 신호의 발신 주파수를 변경할 수 있는 클록 신호 발생 회로

를 구비하고,

상기 클록 신호 발생 회로는 상기 소정의 디지탈 정보 신호에 따라서 지연치를 변경할 수 있는 지연 가변 회로와 인버터로 구성되는 링·발진기인 것을 특징으로 하는 디지탈 PLL 회로.
비교 대칭 클록 신호를 분주하여, 분주 비교 대칭 클록 신호를 발생하는 분주 회로와,

상기 분주 비교 대칭 클록 신호의 주파수와 기준 클록 신호의 주파수를 비교하여, 주파수 비교 출력 정보를 발생하는 주파수 비교 회로와,

상기 주파수 비교 회로로부터의 상기 주파수 비교 출력 정보에 기초하여, 소정의 디지탈 정보 신호를 발생하는 지연 제어 회로와,

상기 비교 대칭 클록 신호를 발생하여, 상기 소정의 디지탈 정보 신호에 따라서 상기 비교 대칭 클록 신호의 발신 주파수를 변경할 수 있는 클록 신호 발생 회로

를 구비하고,

상기 클록 신호 발생 회로는 상기 소정의 디지탈 정보 신호에 따라서 지연치를 변경할 수 있는 지연 가변 회로와 인버터로 구성되는 링·발진기인 것을 특징으로 하는 디지탈 PLL 회로.
비교 대칭 클록 신호의 주파수와 기준 클록 신호의 주파수를 비교하여, 주파수 비교 출력 정보를 발생하는 주파수 비교 회로와,

상기 비교 대칭 클록 신호의 위상과 상기 기준 클록 신호의 위상을 비교하여, 위상 비교 출력 정보를 발생하는 위상 비교 회로와,

상기 주파수 비교 회로로부터의 상기 주파수 비교 출력 정보에 기초하여, 지연 단수 제어 출력 정보를 발생하는 지연 단수 제어 회로와,

상기 주파수 비교 회로로터의 상기 주파수 비교 출력 정보에 기초하여, 부하 용량 제어 출력 정보를 발생하는 부하 용량 제어 회로와,

상기 위상 비교 회로로부터의 상기 위상 비교 출력 정보에 기초하여, 상기 부하 용량 제어 출력 정보에 대하여「+1」 가산 동작 또는 「－1」 감산 동작을 행하여, 부하 용량 가산/감산 제어 출력 정보를 발생하는 가산/감산 회로와,

복수 개의 지연 발생단을 포함하며, 지연 단수 제어 출력 정보에 기초하여, 상기 복수 개의 지연 발생단의 일부에 종렬 접속 단수를 변경할 수 있는 지연 발생 회로 및 상기 지연 발생단의 종렬 접속 단수의 변경에 관계되는 부분 이외의 부분에 복수개 배치되고, 상기 부하 용량 가산/감산 제어 출력 정보에 기초하고, 상기 지연 발생단에 부가하는 부하 용량을 변경하기 위해서 접속/개방되는 부하 용량 가변 회로를 가지며, 발생하는 지연값을 변경할 수 있는 지연 가변 회로와, 상기 지연 가변 회로의 출력을 입력으로 하여, 상기 지연 가변 회로로의 입력을 출력하는 인버터로 구성되어, 상기 비교 대칭 클록 신호를 발생하는 링·발진기를 구비하는 것을 특징으로 하는 디지탈 PLL 회로.
비교 대칭 클록 신호를 분주하여, 분주 비교 대칭 클록 신호를 발생하는 제1 분주 회로와,

기준 클록 신호를 분주하여, 분주 기준 클록 신호를 발생하는 제2 분주 회로와,

상기 분주 비교 대칭 클록 신호의 주파수와 상기 분주 기준 클록 신호의 주파수를 비교하여, 주파수 비교 출력 정보를 발생하는 주파수 비교 회로와,

상기 분주 비교 대칭 클록 신호의 위상과 상기 분주 기준 클록 신호의 위상을 비교하여, 위상 비교 출력 정보를 발생하는 위상 비교 회로와,

상기 주파수 비교 회로로부터의 상기 주파수 비교 출력 정보에 기초하여, 지연 단수 제어 출력 정보를 발생하는 지연 단수 제어 회로와,

상기 주파수 비교 회로로부터의 상기 주파수 비교 출력 정보에 기초하여, 부하 용량 제어 출력 정보를 발생하는 부하 용량 제어 회로와,

상기 위상 비교 회로로부터의 상기 위상 비교 출력 정보에 기초하여, 상기 부하 용량 제어 출력 정보에 대하여「+1」 가산 동작 또는 「-1」 감산 동작을 행하여, 부하 용량 가산/감산 제어 출력 정보를 발생하는 가산/감산 회로와,

복수 개의 지연 발생단을 포함하며, 지연 단수 제어 출력 정보에 기초하여, 상기 복수 개의 지연 발생단의 일부에 있어서 종렬 접속 단수를 변경할 수 있는 지연 발생 회로, 및 상기 지연 발생단의 종렬 접속 단수 변경에 관계되는 부분 이외의 부분에 복수개 배치되어, 상기 부하 용량 가산/감산 제어 출력 정보에 기초하여, 상기 지연 발생단에 부가하는 부하 용량을 변경하기 위해서 접속/개방되는 부하 용량 가변 회로를 가지고, 발생하는 지연값을 변경할 수 있는 지연 가변 회로와, 상기 지연 가변 회로의 출력을 입력으로 하고, 상기 지연 가변 회로에의 입력을 출력하는 인버터로 구성되며, 상기 비교 대칭 클록 신호를 발생하는 링·발진기를 구비한 것을 특징으로 하는 디지탈 PLL 회로.
제3항에 있어서, 상기 복수 개의 지연 발생단은 종렬 접속 단수 변경 부분 이외의 부분을 구성하는 제1 및 제2 인버터와, 종렬 접속 단수 변경 부분을 구성하는 복수 개의 2단 인버터로 이루어지며, 상기 부하 용량 가변 회로는 상기 제1 또는 제2 인버터의 출력측에 배치되어, 각각 독립적으로 접속/개방되는 복수 개의 캐퍼시터인 것을 특징으로 하는 디지탈 PLL 회로.
제4항에 있어서, 상기 복수 개의 지연 발생단은 종렬 접속 단수 변경 부분 이외의 부분을 구성하는 제1 및 제2 인버터와, 종렬 접속 단수 변경 부분을 구성하는 복수 개의 2단 인버터로 이루어지며, 상기 부하 용량 가변 회로는 상기 제1 또는 제2 인버터의 출력측에 배치되어, 각각 독립적으로 접속/개방되는 복수 개의 캐퍼시터인 것을 특징으로 하는 디지탈 PLL 회로.
제5항에 있어서, 상기 제1 및 제2 인버터의 출력측에 배치된 상기 커패시터가 전부 접속될 때의 부하 용량에 의해 발생하는 지연값은 1조의 상기 2단 인버터에 의해서 발생하는 지연값 이상인 것을 특징으로 하는 디지탈 PLL 회로.
제6항에 있어서, 상기 제1 및 제2 인버터의 출력측에 배치된 상기 커패시터가 전부 접속될 때의 부하 용량에 의해 발생하는 지연값은 1조의 상기 2단 인버터에 의해서 발생하는 지연값 이상인 것을 특징으로 하는 디지탈 PLL 회로.
제1항에 있어서, 상기 주파수 비교 회로는 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것을 특징으로 하는 디지탈 PLL 회로.
제2항에 있어서, 상기 주파수 비교 회로는 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것을 특징으로 하는 디지탈 PLL 회로.
제3항에 있어서, 상기 주파수 비교 회로는 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것을 특징으로 하는 디지탈 PLL 회로.
제4항에 있어서, 상기 주파수 비교 회로는 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것을 특징으로 하는 디지탈 PLL 회로.
제5항에 있어서, 상기 주파수 비교 회로는 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것을 특징으로 하는 디지탈 PLL 회로.
제6항에 있어서, 상기 주파수 비교 회로는 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것을 특징으로 하는 디지탈 PLL 회로.
제7항에 있어서, 상기 주파수 비교 회로는 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것을 특징으로 하는 디지탈 PLL 회로.
제8항에 있어서, 상기 주파수 비교 회로는 제1 및 제2 카운터와, 상기 제1 및 제2 카운터의 카운터값을 비교하는 비교기로 이루어지는 주파수 비교기인 것을 특징으로 하는 디지탈 PLL 회로.