CN100563108C - 数字pll电路 - Google Patents

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Abstract

频率比较器比较基准时钟和输出时钟的频率，并输出频率比较信号。频率可变电路由延迟电路和第一选择电路构成，其中延迟电路具有多个被串联连接的反相电路。第一选择电路按照频率比较信号来选择从奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到延迟电路的输入中。相位比较器比较基准时钟和输出时钟的相位，并输出相位比较信号。第二选择电路按照相位比较信号来选择奇数输出信号中的任一个，并作为输出时钟进行输出。通过调整构成反馈环的反相电路的连接级数，频率可变电路可作为改变输出时钟的频率的可变振荡器来发挥功能。延迟电路可通用于输出时钟的频率调整以及相位调整这两方面。因此，可降低电路规模。

Description

数字PLL电路
技术领域
本发明涉及在频率合成器或FM解调器等中所使用的数字PLL(PhaseLocked Loop，锁相环路)电路。
背景技术
当对磁带或光盘等记录媒体上记录的数字数据进行再现时，为了从自记录媒体读出的信息提取再现数据，需要再现时钟。为了生成与这样的读出信息同步的时钟，例如使用了PLL电路。
当PLL电路被形成为模拟电路时，会相对于半导体元件的制造偏差或工作条件(温度、电压等)的变动而产生不能进行稳定工作的问题。此外，由于模拟电路比数字电路规模大，因此增大了PLL电路的电路规模。所以近年来PLL电路被形成为数字电路。这种类型的数字PLL电路例如已在日本专利文献特开平8-274629号公报等当中被公开。
图1示出了被日本专利文献特开平8-274629号公报公开的数字PLL电路。
数字PLL电路9包括相位比较器1、译码器2、输出时钟选择电路3、振荡器4、时钟产生电路5、可变分频器6、环路滤波器7以及频率比较器8。
频率比较器8对基准时钟Sin和输出时钟Sout的频率误差进行检测，并输出频率误差信号。为了防止跟踪频率的微小变动，环路滤波器7对频率误差信号进行积分，并输出对可变分频器6的控制信号。可变分频器6以对应于控制信号的分频比来对振荡器4输出的主时钟进行分频，并输出分频主时钟。时钟产生电路5以分频主时钟为基础，输出等相位偏离的多个时钟。相位比较器1对基准时钟Sin和输出时钟Sout的相位误差进行检测，并输出相位误差信号。译码器2对相位误差信号进行译码，并把输出时钟选择信号输出。输出时钟选择电路3按照输出时钟选择信号，从时钟产生电路5所输出的多个时钟中选择最合适的时钟，并作为输出时钟Sout进行输出，使得基准时钟Sin和输出时钟Sout的相位误差最小。
通过以上结构，对输出时钟Sout的频率和相位进行调整，以使之接近基准时钟Sin的频率和相位。
在数字PLL电路9中，通过对振荡器4所产生的主时钟进行适当的分频来产生输出时钟Sout。因此，振荡器4必须对应输出时钟Sout的频率来产生足够高的频率的主时钟。此外，由于在数字PLL电路9中分开形成振荡器4以及对由振荡器4输出的主时钟的频率进行改变的可变分频器6，因此增大了电路规模。
下面列出与本发明有关的在先技术文献。
(专利文献)
(1)日本专利文献特开平8-274629号公报(图1～3、段落[0015]～[0025])。
发明内容
本发明的目的在于提供一种小规模且具有低抖动特性的数字PLL电路。
本发明的另一目的在于可在短时间内使数字PLL电路的输出时钟的频率以及相位分别与基准时钟的频率以及相位相一致。
本发明的另一目的在于可分别独立且容易地对数字PLL电路的输出时钟的频率以及相位进行调整。
本发明的另一目的在于防止在数字PLL电路的输出时钟中产生冒险等。
本发明的另一目的在于可易于对数字PLL电路的输出时钟进行分频或倍频。
在本发明的数字PLL电路的一种方式中，频率比较器对基准时钟以及按照所述基准时钟而产生的输出时钟的频率进行比较，并输出表示比较结果的频率比较信号。频率可变电路包括延迟电路和第一选择电路。延迟电路具有多个被串联连接的反相电路。第一选择电路按照频率比较信号来选择从奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到延迟电路的输入中。因此，可按照频率比较器的比较结果来改变反馈信号的频率。相位比较器对基准时钟以及输出时钟的相位进行比较，并输出表示比较结果的相位比较信号。第二选择电路按照相位比较信号来选择奇数输出信号中的任一个，并作为输出时钟进行输出。因此，可按照相位比较器的结果来改变输出时钟的相位。
通过对构成反馈环的反相电路的连接级数进行调整，频率可变电路作为改变输出时钟的频率的可变振荡器来发挥功能。因此，不需要分别形成振荡器以及对从振荡器输出的时钟的频率进行改变的电路，从而可降低电路规模。另外，由于可将延迟电路通用于输出时钟的频率调整以及相位调整这两方面中，因此可降低电路规模。
在本发明的数字PLL电路的另一方式中，当基准时钟与输出时钟的频率差在预定范围内时，频率比较器判断两个时钟的频率一致，并输出频率一致信号。在频率一致信号的输出过程中，相位比较器对基准时钟以及输出时钟的相位进行比较。
在输出时钟的频率与基准时钟的频率相一致后，对输出时钟的相位进行调整。由于对输出时钟的频率以及相位分别单独进行调整，因此一方的调整不会影响另一方的调整。所以，可分别对输出时钟的频率以及相位进行稳定得调整。其结果是，可易于在短时间内使输出时钟的频率和相位分别与基准时钟的频率和相位达到一致。
在本发明的数字PLL电路的另一方式中，第一基准分频器以预定的分频比对基准时钟进行分频，并作为第一分频基准时钟进行输出。频率比较器包括第一计数器、第二计数器以及大小比较器。第一计数器对基准时钟进行计数，并将计算出的数值作为第一计数值信号进行输出。第二计数器对输出时钟进行计数，并将计算出的数值作为第二计数值信号进行输出。响应第一分频基准时钟来对第一以及第二计数器进行复位。大小比较器对第一计数值信号所表示的第一计数器的第一计数值和第二计数值信号所表示的第二计数器的第二计数值进行比较，并将比较结果作为频率比较信号进行输出。
因此，仅通过分别对基准时钟和输出时钟的时钟数进行计数，并比较计算出的数值，即可容易地检测出基准时钟和输出时钟的频率差。
在本发明的数字PLL电路的另一方式中，当第一和第二计数值相一致时，大小比较器输出频率一致信号。在频率一致信号的输出过程中，相位比较器比较基准时钟和输出时钟的相位。
在输出时钟的频率与基准时钟的频率相一致后，对输出时钟的相位进行调整。由于对输出时钟的频率以及相位分别单独进行调整，因此一方的调整不会影响另一方的调整。所以，可分别对输出时钟的频率以及相位进行稳定得调整。其结果是，可易于在短时间内使输出时钟的频率和相位分别与基准时钟的频率和相位达到一致。
在本发明的数字PLL电路的另一方式中，每当第一以及第二计数值相一致时，大小比较器就输出频率一致信号。第一基准分频器以预定的分频比对基准时钟进行分频，并作为第一分频基准时钟进行输出。第一基准分频器作为可变分频器进行动作，其中可变分频器响应频率一致信号，从而顺次加大第一分频基准时钟的周期。
因此，每当第一以及第二计数值相一致，第一以及第二计数值的复位周期就会加大。由于每当第一以及第二计数值相一致，第一以及第二计数值的增加部分就会加大，因此可提高频率比较的精度。通过将基准时钟和输出时钟的频率的比较时间(计数时间)依次从短时间改变为长时间，从而可阶段性的提高频率比较的精度。其结果是，与不改变频率比较精度的情况相比，可使输出时钟的频率在短时间内与基准时钟的频率相一致。
在本发明的数字PLL电路的另一方式中，第一控制电路具有第一升降计数器。第一升降计数器同步于第一分频基准时钟，按照从大小比较器中输出的频率比较信号来进行上升计数或下降计数，并将计算出的数值作为第一选择信号进行输出。第一选择信号表示对第一选择电路所选择的奇数输出信号进行反相的反相电路。第一选择电路将第一选择信号作为频率比较信号进行接收。
第一升降计数器的计数值表示对第一选择电路所选择的奇数输出信号进行输出的反相电路。因此，通过第一升降计数器按照大小比较器的比较结果进行计数操作，可容易地调整输出时钟的频率。
在本发明的数字PLL电路的另一方式中，在频率比较器开始比较基准时钟与输出时钟的频率之前，将第一升降计数器设定为一计数值，该计数值表示奇数编号的反相电路中的后级一侧的反相电路。
因此，在频率比较器开始频率比较之前，频率可变电路的反馈环比较长，且输出时钟的频率为可振荡频率中的最低频率。此外，在通过频率调整而改变的反相电路的连接级数的延迟时间大于频率调整前的输出时钟的半周期的情况下，当对第一选择电路所选择的奇数输出信号进行切换时，容易在输出时钟中产生狭脉冲。因此，通过增大频率调整前的输出时钟的周期，可降低伴随频率的调整而在输出时钟中产生狭脉冲的可能性。
在本发明的数字PLL电路的另一方式中，频率比较器具有第一加法器。第一加法器将预定数值加到第二计数值上，并将加法计算的结果作为加法计算数值信号进行输出。大小比较器将加法计算数值信号作为第二计数值信号进行接收。
大小比较器所识别的第二计数值大于从第二计数器实际输出的第二计数值。因此，当大小比较器判断第一和第二计数值相一致时，输出时钟的频率低于基准时钟的频率。其结果是，当基准时钟的周期没有被延迟电路中的每一级反相电路的延迟时间所分割时，可以防止输出时钟的频率交差基准时钟的频率进行振动。其结果是，可减少伴随频率的调整而产生的输出时钟的抖动。
在本发明的数字PLL电路的另一方式中，第二基准分频器以预定的分频比对基准时钟进行分频，并作为第二分频基准时钟进行输出。相位比较器具有第一分频器和第二分频器。第一分频器以预定的分频比对基准时钟进行分频，并作为第一分频时钟进行输出。第二分频器以与第一分频器相同的分频比对输出时钟进行分频，并作为第二分频时钟进行输出。相位比较器对第一以及第二分频时钟的相位进行比较，并将比较结果作为相位比较信号进行输出。第二控制电路具有下降计数器。下降计数器同步于第二分频基准时钟，按照相位比较信号来进行下降计数，并将计算出的数值作为第二选择信号进行输出。第二选择信号表示对第二选择电路所选择的奇数输出信号进行输出的反相电路。在相位比较器开始比较基准时钟与输出时钟的相位之前，将下降计数器设定为一计数值，该计数值表示奇数编号的反相电路中的后级一侧的反相电路。第二选择电路将第二选择信号作为相位比较信号进行接收。
由于对第一分频时钟与第二分频时钟的相位进行比较，所以相位比较电路可降低相位比较的频率。从而减少了伴随相位的调整而产生的输出时钟的抖动。此外，下降计数器的计数值表示输出第二选择电路所选择的奇数输出信号的反相电路。因此，通过下降计数器按照相位比较器的比较结果来进行计数操作，可容易地调整输出时钟的相位。
另外，由于输出时钟的周期大于基准时钟的周期，因此当输出时钟的相位与基准时钟的相位相一致后，输出时钟的相位必定从基准时钟的相位向延迟方向偏离。因此，在输出时钟的相位调整中，通过推进输出时钟的相位，可使之与基准时钟的相位相一致。由于不需要进行使输出时钟的相位延迟的调整，因此可使用使相位前移的简易的下降计数器来进行调整。其结果是，可降低电路规模。
在本发明的数字PLL电路的另一方式中，频率比较器具有第一减法器。第一减法器从第一计数值中减去预定数值，并将减法计算的结果作为减法计算数值信号进行输出。大小比较器将减法计算数值信号作为第一计数值信号进行接收。
大小比较器所识别的第一计数值小于从第一计数器实际输出的第一计数值。因此，当大小比较器判断第一和第二计数值相一致时，输出时钟的频率低于基准时钟的频率。其结果是，当基准时钟的周期没有被延迟电路中的每一级反相电路的延迟时间所分割时，可以通过频率调整来防止输出时钟的频率交差基准时钟的频率进行振动。即，可减少伴随频率的调整而产生的输出时钟的抖动。
在本发明的数字PLL电路的另一方式中，第一基准分频器以预定的分频比对基准时钟进行分频，并作为第一分频基准时钟进行输出。分频比较器具有第一计数器、第二计数器以及第二加法器。第一计数器对基准时钟进行计数，并将计算出的数值作为第一计数值信号进行输出。第二计数器对输出时钟进行计数，并将计算出的数值作为第二计数值信号进行输出。响应第一分频基准时钟来对第一以及第二计数器进行复位。第二减法器求得第一计数值信号所表示的第一计数器的第一计数值和第二计数值信号所表示的第二计数器的第二计数值的差，并将所求结果作为频率比较信号进行输出。
因此，仅通过分别对基准时钟和输出时钟的时钟数进行计数，并求出计算出的数值的差，即可容易地检测出基准时钟和输出时钟的频率差。
在本发明的数字PLL电路的另一方式中，当第一和第二计数值相一致时，第二减法器输出频率一致信号。在频率一致信号的输出过程中，相位比较器对基准时钟和输出时钟的相位进行比较。
在输出时钟的频率与基准时钟的频率相一致后，对输出时钟的相位进行调整。由于对输出时钟的频率以及相位分别单独进行调整，因此一方的调整不会影响另一方的调整。所以，可分别对输出时钟的频率以及相位进行稳定得调整。其结果是，可易于在短时间内使输出时钟的频率和相位分别与基准时钟的频率和相位达到一致。
在本发明的数字PLL电路的另一方式中，每当第一和第二计数值相一致时，第二减法器就输出频率一致信号。第一基准分频器以预定的分频比对基准时钟进行分频，并作为第一分频基准时钟进行输出。第一基准分频器作为可变分频器进行动作，其中可变分频器响应频率一致信号，从而顺次加大第一分频基准时钟的周期。
因此，每当第一以及第二计数值相一致，第一以及第二计数值的复位周期就会加大。由于每当第一以及第二计数值相一致，第一以及第二计数值的增加部分就会加大，因此可提高频率比较的精度。通过将基准时钟和输出时钟的频率的比较时间(计数时间)依次从短时间改变为长时间，从而可阶段性的提高频率比较的精度。其结果是，与不改变频率比较精度的情况相比，可使输出时钟的频率在短时间内与基准时钟的频率相一致。
在本发明的数字PLL电路的另一方式中，第一控制电路具有第二加法器和存储电路。第二加法器接收从第二减法器输出的频率比较信号以及第一选择信号，并将频率比较信号所表示的数值和第一选择信号所表示的数值相加，将加法计算结果作为更新数值信号进行输出。存储电路同步于第一分频基准时钟来接收更新数值信号，并将接收的数值作为第一选择信号进行输出。第一选择信号表示输出第一选择电路所选择的奇数输出信号的反相电路。第一选择电路将第一选择信号作为频率比较信号进行接收。
存储电路的数值表示输出第一选择电路所选择的奇数输出信号的反相电路。因此，通过更新存储电路的数值，可容易地调整输出时钟的频率。另外，由于存储电路的数值被更新为在存储电路的数值上加上第一与第二计数值的差而得到的数值，因此可一次对第一选择电路所选择的奇数输出信号同时进行多级切换。其结果是，可在短时间内使输出时钟的频率与基准时钟的频率达到一致。
在本发明的数字PLL电路的另一方式中，在频率比较器开始比较基准时钟与输出时钟的频率之前，将存储电路设定为一数值，该数值表示奇数编号的反相电路中的后级一侧的反相电路。
因此，在频率比较器开始频率比较之前，频率可变电路的反馈环比较长，且输出时钟的频率为可振荡频率中的较低一侧的频率。此外，在通过频率调整而改变的反相电路的连接级数的延迟时间大于频率调整前的输出时钟的半周期的情况下，当对第一选择电路所选择的奇数输出信号进行切换时，容易在输出时钟中产生狭脉冲。因此，通过增大频率调整前的输出时钟的周期，可降低伴随频率的调整而在输出时钟中产生狭脉冲的可能性。
在本发明的数字PLL电路的另一方式中，频率比较器具有第一加法器。第一加法器将预定数值加到第二计数值上，并将加法计算的结果作为加法计算数值信号进行输出。第二减法器将加法计算数值信号作为第二计数值信号进行接收。
第二减法器所识别的第二计数值小于从第二计数器实际输出的第二计数值。因此，当第二减法器判断第一和第二计数值相一致时，输出时钟的频率低于基准时钟的频率。其结果是，当基准时钟的周期没有被延迟电路中的每一级反相电路的延迟时间所分割时，可以通过频率调整来防止输出时钟的频率交差基准时钟的频率进行振动。即，可减少伴随频率的调整而产生的输出时钟的抖动。
在本发明的数字PLL电路的另一方式中，频率比较器具有第一减法器。第一减法器从第一计数值中减去预定数值，并将减法计算的结果作为减法计算数值信号进行输出。第二减法器将减法计算数值信号作为第一计数值信号进行接收。
第二减法器所识别的第一计数值小于从第一计数器实际输出的第一计数值。因此，当第二减法器判断第一和第二计数值相一致时，输出时钟的频率低于基准时钟的频率。其结果是，当基准时钟的周期没有被延迟电路中的每一级反相电路的延迟时间所分割时，可以通过频率调整来防止输出时钟的频率交差基准时钟的频率进行振动。即，可减少伴随频率的调整而产生的输出时钟的抖动。
在本发明的数字PLL电路的另一方式中，第二基准分频器以预定的分频比对基准时钟进行分频，并作为第二分频基准时钟进行输出。第二控制电路具有第二升降计数器。第二升降计数器同步于第二分频基准时钟，按照相位比较信号来进行上升计数或下降计数，并将计算出的数值作为第二选择信号进行输出。第二选择信号表示对第二选择电路所选择的奇数输出信号进行输出的反相电路。第二选择电路将第二选择信号作为相位比较信号进行接收。
第二升降计数器的计数值表示输出第二选择电路所选择的奇数输出信号的反相电路。因此，通过第二升降计数器按照相位比较器的比较结果来进行计数操作，可容易地调整输出时钟的相位。
在本发明的数字PLL电路的另一方式中，当第二选择信号所表示的第二升降计数器的计数值通过计数操作从最大值变化到最小值以及从最小值变化到最大值时，第三控制电路输出逻辑电平反相的第三选择信号。第三选择电路响应第三选择信号的转换边沿，交替输出输出时钟被反相了的反相输出时钟以及输出时钟。频率比较器以及相位比较器将从第三选择电路输出的时钟作为输出时钟进行接收。
输出时钟的相位响应第三选择信号的转换边沿来进行反相。因此，当第二升降计数器的计数值从最大值变化到最小值时，通过对输出时钟的相位进行反相，可使输出时钟的相位迟于与第二升降计数器的计数值的最大值相对应的相位。此外，当第二升降计数器的计数值从最小值变化到最大值时，通过对输出时钟的相位进行反相，可使输出时钟的相位早于与第二升降计数器的计数值的最小值相对应的相位。其结果是，可在较宽的范围内对输出时钟的相位进行调整。
在本发明的数字PLL电路的另一方式中，第一控制电路按照频率比较信号来输出由多位组成的第一选择信号，所述第一选择信号表示对第一选择电路所选择的奇数输出信号进行输出的反相电路。第二控制电路按照相位比较信号来输出由多位组成的第二选择信号，所述第二选择信号表示对第二选择电路所选择的奇数输出信号进行输出的反相电路。第一转换检测器在第一选择信号的转换过程中输出第一转换信号。第二转换检测器在第二选择信号的转换过程中输出第二转换信号。第一禁止电路被配置在第一选择电路的输出和延迟电路的输入之间，并禁止第一选择电路的输出在第一转换信号的输出过程中传输给延迟电路。第二禁止电路被配置在第二选择电路的输出和频率比较器以及相位比较器的输入之间，并禁止第二选择电路的输出在第二转换信号的输出过程中传输给频率比较器以及相位比较器。第一选择电路将第一选择信号作为频率比较信号进行接收。第二选择电路将第二选择信号作为相位比较信号进行接收。
由于第一禁止电路禁止第一选择电路的输出在第一选择信号的转换过程中传输给延迟电路，因此通过第一选择信号的转换可防止在输出时钟中产生冒险等。由于第二禁止电路禁止第二选择电路的输出在第二选择信号的转换过程中传输给频率比较器以及相位比较器，因此通过第二选择信号的转换可防止在输出时钟中产生冒险等。
在本发明的数字PLL电路的另一方式中，第三基准分频器以预定的分频比对基准时钟进行分频，并作为第三分频基准时钟进行输出。第一输出分频器以预定的分频比对从第二选择电路输出的输出时钟进行分频，并作为第一分频输出时钟进行输出。频率比较器以及相位比较器将第三分频基准时钟作为基准时钟进行接收，并将第一分频输出时钟作为输出时钟进行接收。
例如，若将第三基准分频器和第一输出分频器的分频比分别设为1/K、1/L，则当L＜K成立时，可用任意数值对输出时钟进行分频。当L＞K成立时，可用任意数值对输出时钟进行倍频。此外，当L＝K成立时，即使基准时钟的频率高于频率比较器和相位比较器的可进行比较的频率上限，也可使输出时钟的频率和相位分别与基准时钟的频率和相位相一致。
在本发明的数字PLL电路的另一方式中，第二输出分频器以预定的分频比对从第二选择电路中输出的输出时钟进行分频，并作为第二分频输出时钟进行输出。第三输出分频器以预定的分频比对第二分频输出时钟进行分频，并作为输出时钟进行输出。第一输出分频器将第二分频输出时钟作为输出时钟进行接收。
由此，由于增加了可调整输出时钟的频率的分频器，因此，例如，若将第二以及第三输出分频器的分频比分别设为1/M、1/N，则当L·M＜K·N成立时，可以较高的精度对输出时钟进行分频。当L·M＞K·N成立时，可以较高的精度对输出时钟进行倍频。此外，当L·M＝K·N成立时，即使基准时钟的频率高于频率比较器和相位比较器的可进行比较的频率上限，也可使输出时钟的频率和相位分别与基准时钟的频率和相位相一致。
在本发明的数字PLL电路的另一方式中，频率比较器对基准时钟以及按照基准时钟而产生的输出时钟的频率进行比较，并输出表示比较结果的频率比较信号。频率可变电路具有延迟电路和第一选择电路。延迟电路具有多个被串联连接的反相电路。第一选择电路按照频率比较信号来选择从奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到延迟电路的输入中。因此，可按照频率比较器的比较结果对反馈信号的频率进行修改。相位比较器对基准时钟以及输出时钟的相位进行比较，并输出表示比较结果的相位比较信号。第二升降计数器同步于基准时钟，按照相位比较信号来进行上升计数或下降计数，并将计算出的数值作为第二选择信号进行输出。当第二选择信号所表示的第二升降计数器的计数值通过计数操作从最大值变化到最小值以及从最小值变化到最大值时，第三控制电路输出逻辑电平反相的第三选择信号。第四选择电路接收从偶数编号的反相电路中输出的偶数输出信号以及所述奇数输出信号，并在第三选择信号为第一逻辑电平期间，按照第二选择信号来选择奇数输出信号中的任一个，并作为输出时钟进行输出，而在第三选择信号为第二逻辑电平期间，按照第二选择信号来选择偶数输出信号中的任一个，并作为输出时钟进行输出。因此，可按照相位比较器的比较结果来改变输出时钟的相位。
通过调整构成反馈环的反相电路的连接级数，频率可变电路可作为改变输出时钟的频率的可变振荡器来发挥功能。因此，不需要单独形成振荡器以及对由振荡器输出的时钟的频率进行改变的电路，从而可降低电路规模。另外，由于延迟电路可通用于输出时钟的频率调整以及相位调整这两方面中，因此可降低电路规模。
输出时钟的相位响应第三选择信号的转换边沿来进行反相。因此，当第二升降计数器的计数值从最大值变化到最小值时，通过对输出时钟的相位进行反相，可使输出时钟的相位迟于与第二升降计数器的计数值的最大值相对应的相位。此外，当第二升降计数器的计数值从最小值变化到最大值时，通过对输出时钟的相位进行反相，可使输出时钟的相位早于与第二升降计数器的计数值的最小值相对应的相位。其结果是，可在较宽的范围内对输出时钟的相位进行调整。
附图说明
图1是示出以往的数字PLL电路的框图；
图2是示出本发明的数字PLL电路的第一实施方式的框图；
图3是详细示出第一实施方式中的频率比较器和第一控制电路的框图；
图4是详细示出第一实施方式中的相位比较器和第二控制电路的框图；
图5是示出第一实施方式中的第一以及第二选择电路的一个示例的框图；
图6是示出本发明的数字PLL电路的第二实施方式的框图；
图7是详细示出第二实施方式中的频率比较器以及第一控制电路的框图；
图8是示出本发明的数字PLL电路的第三实施方式的框图；
图9是示出本发明的数字PLL电路的第四实施方式的框图；
图10是示出本发明的数字PLL电路的第五实施方式的框图；
图11是示出本发明的数字PLL电路的第六实施方式的框图；
图12是详细示出第六实施方式中的频率比较器的框图；
图13是详细示出第六实施方式中的相位比较器以及第二控制电路的框图；
图14是示出本发明的数字PLL电路的第七实施方式的框图；
图15是详细示出第七实施方式中的频率比较器的框图；
图16是示出本发明的数字PLL电路的第八实施方式的框图；
图17是详细示出第八实施方式中的频率比较器的框图；
图18是示出本发明的数字PLL电路的第九实施方式的框图；
图19是详细示出第九实施方式中的频率比较器的框图；
图20是示出本发明的数字PLL电路的第十实施方式的框图；
图21是示出本发明的数字PLL电路的第十一实施方式的框图；
图22是示出本发明的数字PLL电路的第十二实施方式的框图。
具体实施方式
下面利用附图对本发明的实施方式进行说明。图中粗线表示的信号由多位构成。
图2示出了本发明的数字PLL电路的第一实施方式。
数字PLL电路100包括：频率比较器110、第一控制电路112、环形振荡器114(频率可变电路)、相位比较器120、第二控制电路122、第二选择电路128、第一基准分频器150以及第二基准分频器152。
频率比较器110将基准时钟CKB以及按照基准时钟CKB从第二选择电路128输出的输出时钟CKO的频率与第一分频基准时钟CKDB1进行同步比较，并输出表示比较结果的频率比较信号UP1、DN1。当基准时钟CKB与输出时钟CKO的频率差在预定范围内时，频率比较器110判定两个时钟的频率一致，并输出频率一致信号MATCH。
第一控制电路112按照频率比较信号UP1、DN1与第一分频基准时钟CKDB1同步输出多位的第一选择信号SEL1。第一选择信号SEL1表示输出第一选择电路118所选择的奇数输出信号ODD(ODD0～ODDn)的缓冲器BUF(BUF0～BUFn)。在图3中详细地对频率比较器110以及第一控制电路112进行说明。
环形振荡器114具有延迟电路116以及第一选择电路118。延迟电路116由反相器INVF(反相电路)和缓冲器BUF(BUF0～BUFn)串联连接而成。各缓冲器BUF由两个反相器串联构成。第一选择电路118按照第一选择信号SEL1来选择由缓冲器BUF输出的奇数输出信号ODD(ODD0～ODDn)中的任一信号，并作为反馈信号RT反馈到作为延迟电路116的输入的反相器INVF的输入。反馈环通常由奇数级的反相器列构成。据此，通过调整构成反馈环的缓冲器BUF的连接级数，环形振荡器114可作为对输出时钟CKO的频率进行改变的可变振荡器进行动作。因此，不需要单独形成振荡器以及对由振荡器输出的时钟的频率进行改变的电路，从而降低电路规模。
在频率一致信号MATCH的输出过程中，相位比较器120对基准时钟CKB以及输出时钟CKO的相位进行比较，并输出表示比较结果的相位比较信号UP2、DN2。
第二控制电路122按照相位比较信号UP2、DN2与第二分频基准时钟CKDB2同步输出多位的第二选择信号SEL2。第二选择信号SEL2表示输出第二选择电路128所选择的奇数输出信号ODD(ODD0～ODDn)的缓冲器BUF(BUF0～BUFn)。在图4中详细地对相位比较器120以及第二控制电路122进行说明。
第二选择电路128按照第二选择信号SEL2来选择奇数输出信号ODD(ODD0～ODDn)中的任一信号，并作为输出时钟CKO进行输出。在图5中详细地对第一选择电路118以及第二选择电路128进行说明。
第一基准分频器150以预定的分频比对基准时钟CKB进行分频，并作为第一分频基准时钟CKDB1进行输出。
第二基准分频器152以预定的分频比对基准时钟CKB进行分频，并作为第二分频基准时钟CKDB2进行输出。
图3详细示出了第一实施方式中的频率比较器110以及第一控制电路112。
频率比较器110具有第一计数器C1、第二计数器C2、复位生成器RSTG以及大小比较器MC。
第一计数器C1对基准时钟CKB的时钟数进行计数，并将计得的数值作为多位的第一计数值信号CNT1进行输出。
第二计数器C2对输出时钟CKO的时钟数进行计数，并将计得的数值作为多位的第二计数值信号CNT2进行输出。
复位生成器RSTG对第一分频基准时钟CKDB 1的上升沿进行检测，并输出作为脉冲信号的复位信号RST。第一计数器C1以及第二计数器C2响应复位信号RST进行复位。例如，第一计数器C1以及第二计数器C2响应复位信号RST，从而所有的位复位为“0”。
大小比较器MC将第一计数值信号CNT1所表示的第一计数器C1的第一计数值与第二计数值信号CNT2所表示的第二计数器C2的第二计数值进行比较，并将比较结果作为频率比较信号UP1、DN1进行输出。例如，当第一计数值小于第二计数值时，频率比较信号UP1、DN1被分别固定为“逻辑1”、“逻辑0”。当第一计数值大于第二计数值时，频率比较信号UP1、DN1被分别固定为“逻辑0”、“逻辑1”。当第一计数值与第二计数值一致时，频率比较信号UP1、DN1同被固定为“逻辑0”。
当第一计数值与第二计数值相一致时，大小比较器MC输出频率一致信号MATCH。例如通过使频率比较信号UP1、DN1的逻辑或的非信号与第一分频基准时钟CKDB1的上升沿同步来产生频率一致信号MATCH。当第一计数值与第二计数值相一致时，频率一致信号MATCH被固定为“逻辑1”。当第一计数值与第二计数值不一致时，频率一致信号MATCH被固定为“逻辑0”。
第一控制电路112具有第一升降计数器UDC1。第一升降计数器UDC1同步于第一分频基准时钟CKDB1，按照频率比较信号UP1、DN1进行上升计数或下降计数，并将计得的数值作为第一选择信号SEL1进行输出。例如，当频率比较信号UP1为“逻辑1”时，第一升降计数器UDC1同步于第一分频基准时钟CKDB1的上升沿来进行上升计数。当频率比较信号DN1为“逻辑1”时，第一升降计数器UDC1同步于第一分频基准时钟CKDB1的上升沿来进行下降计数。当频率比较信号UP1、DN1同为“逻辑0”时，第一升降计数器UDC1不进行计数操作。
由此，第一选择电路118按照频率比较器110的比较结果，对所选择的奇数输出信号ODD一级级地进行切换。具体来说，当输出时钟CKO的频率高于基准时钟CKB的频率时，第一上升下降计数器UDC1进行上升计数。由此，第一选择信号SEL1所表示的数值增大1。即，第一选择电路118将所选择的奇数输出信号ODD向后级方向(图2的延迟电路116的左方向)切换一级。当输出时钟CKO的频率低于基准时钟CKB的频率时，第一上升下降计数器UDC1进行下降计数。由此，第一选择信号SEL1所表示的数值减小1。即，第一选择电路118将选择的奇数输出信号ODD向前级方向切换一级。
此外，在频率比较器110对基准时钟CKB和输出时钟CKO的频率开始进行比较之前(例如数字PLL电路100电源接通时)，将第一上升下降计数器UDC1设定为与图2所示的末级的缓冲器BUFn相对应的数值，并预先输出表示缓冲器BUFn的第一选择信号SEL1。即，第一选择电路118预先选择奇数输出信号ODDn。因此，输出时钟CKO的频率被预先设定为可振荡的频率中的最低频率。
图4详细示出了第一实施方式中的相位比较器120以及第二控制电路122。
相位比较器120包括第一分频器DV1、第二分频器DV2以及相位比较电路PC。
第一分频器DV1以预定的分频比对基准时钟CKB进行分频，并作为第一分频时钟CKD1进行输出。
第二分频器DV2以与第一分频器DV1相同的分频比对输出时钟CKO进行分频，并作为第二分频时钟CKD2进行输出。
在频率一致信号MATCH的输出过程中(例如，当频率一致信号MATCH为“逻辑1”时)，相位比较电路PC对第一分频时钟CKD1与第二分频时钟CKD2的相位进行比较，并将比较结果作为相位比较信号UP2、DN2进行输出。例如，当第二分频时钟CKD2的相位早于第一分频时钟CKD1的相位时，相位比较信号UP2、DN2被分别固定为“逻辑1”、“逻辑0”。当第二分频时钟CKD2的相位迟于第一分频时钟CKD1的相位时，相位比较信号UP2、DN2被分别固定为“逻辑0”、“逻辑1”。当第一分频时钟CKD1与第二分频时钟CKD2的相位相一致时，相位比较信号UP2、DN2被共同固定为“逻辑0”。由于对第一分频时钟与第二分频时钟的相位进行比较，所以相位比较电路PC降低了相位比较的频率。从而减少了伴随相位的调整而产生的输出时钟CKO的抖动。此外，通过降低相位比较的频率可以减少安装了数字PLL电路100的半导体集成电路的耗电量。
第二控制电路122具有第二升降计数器UDC2。第二升降计数器UDC2同步于第二分频基准时钟CKDB2来响应相位比较信号UP2、DN2进行上升计数或下降计数，并将计算出的数值作为第二选择信号SEL2进行输出。例如，当相位比较信号UP2为“逻辑1”时，第二升降计数器UDC2同步于第二分频基准时钟CKDB2的上升沿来进行上升计数。当相位比较信号DN2为“逻辑1”时，第二升降计数器UDC2同步于第二分频基准时钟CKDB2的上升沿来进行下降计数。当相位比较信号UP2、DN2同为“逻辑0”时，第二升降计数器UDC2不进行计数操作。
由此，第二选择电路128按照相位比较器120的比较结果对所选择的奇数输出信号ODD一级级地进行切换。具体来说，当输出时钟CKO的相位早于基准时钟CKB的相位时，第二升降计数器UDC2进行上升计数。由此，第二选择信号SEL2所表示的数值增大1。即，第二选择电路128将所选择的奇数输出信号ODD向后级方向切换一级。当输出时钟CKO的相位迟于基准时钟CKB的相位时，第二升降计数器UDC2行下降计数。由此，第二选择信号SEL2表示的数值减小1。即，第二选择电路128将所选择的奇数输出信号ODD向前级方向切换一级。
图5示出了第一实施方式中的第一选择电路118以及第二选择电路128的一个示例。
第一选择电路118包括第一译码器DEC1、逻辑与电路ANDF(ANDF0～ANDFn)以及逻辑或电路ORF。
第一译码器DEC1对从图2所示的第一控制电路112输出的第一选择信号SEL1进行译码，并输出n位的译码信号FD(FD0～FDn)。例如，在译码信号FD中，与第一选择信号SEL1所示的值相对应的位被固定为“逻辑1”。在译码信号FD中，除与第一选择信号SEL1所示的值相对应的位的以外的位被固定为“逻辑0”。
各逻辑与电路ANDF对译码信号FD以及奇数输出信号ODD所对应的每一位进行逻辑与，并输出计算结果。逻辑或电路ORF对分别从逻辑与电路ANDF输出的逻辑与结果进行逻辑或，并将运算结果作为反馈信号RT进行输出。由此，第一选择电路118按照第一选择信号SEL1对选择的奇数输出信号ODD进行切换。因此，按照第一选择信号SEL1来控制环形振荡器114中的反馈环所包含的缓冲器BUF的级数。即，按照频率比较器110的比较结果来调整反馈信号RT的频率。
第二选择电路128具有第二译码器DEC2、逻辑与电路ANDP(ANDP0～ANDPn)以及逻辑或电路ORP。
第二译码器DEC1对从第二控制电路122输出的第二选择信号SEL2进行译码，并输出n位的译码信号PD(PD0～PDn)。例如，在译码信号PD中，与第二选择信号SEL2所示的值相对应的位被固定为“逻辑1”。在译码信号FD中，除了与第二选择信号SEL2所示的值相对应的位以外的位被固定为“逻辑0”。
各逻辑与电路ANDP对译码信号PD以及奇数输出信号ODD所对应的每一位进行逻辑与，并输出计算结果。逻辑或电路ORP对分别从逻辑与电路ANDP输出的逻辑与的结果进行逻辑或，并将运算结果作为输出时钟CKO进行输出。由此，第二选择电路128按照第二选择信号SEL2对所选择的奇数输出信号ODD进行切换。因此，按照第二选择信号SEL2来控制从第一选择电路118的输出到第二选择电路128的输入的路径所包含的缓冲器BUF的级数。即，按照相位比较器120的比较结果来调整输出时钟CKO的相位。此外，由于没有包含在环形振荡器114的反馈环中的缓冲器BUF也被用于输出时钟CKO的相位调整，因此可有效利用延迟电路116中的缓冲器BUF。
通过以上结构，可将延迟电路116通用于输出时钟CKO的频率调整以及相位调整这两方面中，因此可降低数字PLL电路100的电路规模。
在这里，利用具体示例对第一实施方式的操作进行说明。
例如，基准时钟CKB和输出时钟CKO的频率分别设为100MHz(周期：10ns)、50MHz(周期：20ns)。第一基准分频器150的分频比设为1/16。即，对基准时钟CKB和输出时钟CKO的频率进行比较的周期为160ns。第二基准分频器152、第一分频器DV1以及第二分频器DV2的分频比同为1/16。即，对基准时钟CKB和输出时钟CKO的相位进行比较的周期为160ns。缓冲器BUF的每一级的延迟时间为0.1ns。第一选择电路118设为选择第x个奇数输出信号ODDx。第二选择电路128设为选择第y个奇数输出信号ODDy。
首先，为了使输出时钟CKO的频率与基准时钟CKB的频率相一致而对输出时钟CKO的频率进行调整。
在频率比较器110中，第一计数器C1和第二计数器C2响应复位信号RST将所有的位复位为“0”。之后，第一计数器C1在再次复位之前对基准时钟CKB进行16次计数操作。因此，第一计数值被计数到“16”。此外，第二计数器C2在再次复位之前对输出时钟CKO进行8次计数操作。第二计数值被计数到“8”。此时，大小比较器MC判定第一计数值大于第二计数值，并将频率输出信号UP1、DN1分别固定为“逻辑0”、“逻辑1”。此外，由于第一和第二计数值不一致，因此频率一致信号MATCH被固定为“逻辑0”。
由于频率比较信号DN1为“逻辑1”，因此第一升降计数器UDC1同步于第一分频基准时钟CKDB1的上升沿来进行计数。因此，第一升降计数器UDC1的计数值从x改变为x-1。即，第一选择信号SEL1所示的值从x改变为x-1。
第一选择电路118将选择的奇数输出信号ODD从奇数输出信号ODDx切换为奇数输出信号ODDx-1。由此，输出时钟CKO的周期减小为19.8ns。即，输出时钟CKO的频率升高到大约50.51MHz。
由于基准时钟CKB与输出时钟CKO的周期差(频率差)为10ns，因而通过实施50次上述的频率调整来使第一和第二计数值相一致。因此，输出时钟CKO的频率与基准时钟CKB的频率一致。即，输出时钟CKO的频率被锁定。此时，频率一致信号MATCH被固定为“逻辑1”。
在输出时钟CKO的频率与基准时钟CKB的频率相一致后，为了使输出时钟CKO的相位与基准时钟CKB的相位相一致而对输出时钟CKO的相位进行调整。另外在这里，输出时钟CKO的频率与基准时钟CKB的频率相一致时，输出时钟CKO的相位要迟于基准时钟CKB的相位。
在相位比较器120中，相位比较电路PC判断第二分频时钟CKD2的相位迟于第一分频时钟CKD1的相位，并将相位比较信号UP2、DN2分别固定为“逻辑0”、“逻辑1”。
由于相位比较信号DN2为“逻辑1”，因此第二升降计数器UDC2同步于第二分频基准时钟CKDB2的上升沿来进行计数。因此，第二升降计数器UDC2的计数值从y改变为y-1。即，第二选择信号SEL2所示的值从y改变为y-1。
第二选择电路128将选择的奇数输出信号ODD从奇数输出信号ODDy切换为奇数输出信号ODDy-1。由此，输出时钟CKO的相位早了0.1ns。通过使输出时钟CKO的相位前进0.1ns，将基准时钟CKB和输出时钟CKO的相位差减小0.1ns。
由于基准时钟CKB的频率为100MHz，所以基准时钟CKB和输出时钟CKO的相位差最高为10ns(1周期)。因此，通过实施最高100次上述的相位调整来使输出时钟CKO的相位与基准时钟CKB的相位相一致。
并且，在输出时钟CKO的频率与基准时钟CKB的频率相一致后(包括相位调整过程中)还继续实施频率调整。因此，当输出时钟CKO的频率错开基准时钟CKB的频率时，再次实施所述的输出时钟CKO的频率调整。此时，频率一致信号MATCH从“逻辑1”转变为表示频率不一致的“逻辑0”。此外，在输出时钟CKO的相位与基准时钟CKB的相位相一致后还继续实施相位调整。因此，当输出时钟CKO的相位错开基准时钟CKB的相位时，再次实施所述的输出时钟CKO的相位调整。
在第一实施方式中可得到下面的效果。
通过对构成反馈环的缓冲器BUF的连接级数进行调整，环形振荡器114可作为对输出时钟CKO的频率进行改变的可变振荡器来发挥功能。此外，可将延迟电路116通用于输出时钟CKO的频率调整以及相位调整这两方面中。因此可降低电路规模。
在输出时钟CKO的频率与基准时钟CKB的频率相一致后，对输出时钟CKO的相位进行调整。由于对输出时钟CKO的频率和相位分别单独进行调整，因此一方的调整不会影响到另一方的调整。因此，可分别对输出时钟CKO的频率和相位稳定地进行调整。其结果是，可易于在短时间内使输出时钟CKO的频率和相位分别与基准时钟CKB的频率和相位达到一致。
由于将输出时钟CKO的频率预先设定为可振荡频率中的最低频率，因此可以增大频率调整前的输出时钟CKO的周期。此外，在通过频率调整而改变的缓冲器BUF的连接级数的延迟时间大于频率调整前的输出时钟CKO的半周期的情况下，当对第一选择电路118所选择的奇数输出信号ODD进行切换时，在输出时钟CKO中易于产生狭脉冲(glitch)。因此，通过增大频率调整前的输出时钟CKO的周期，可降低伴随频率的调整而在输出时钟CKO中产生狭脉冲的可能性。
为了对第一分频时钟CKD1与第二分频时钟CKD2的相位进行比较，相位比较器120降低了相位比较的频率。因此，减少了伴随相位的调整而产生的输出时钟CKO的抖动。此外，通过降低相位比较的频率可以减少安装数字PLL电路100的半导体集成电路的耗电量。
图6示出了本发明的数字PLL电路的第二实施方式。对于与在第一实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路200具有替代第一实施方式的频率比较器110和第一控制电路112的频率比较器210和第一控制电路212。其它结构与第一实施方式相同。
频率比较器210将基准时钟CKB以及按照基准时钟CKB从第二选择电路128输出的输出时钟CKO的频率与第一分频基准时钟CKDB1进行同步比较，并输出表示比较结果的多位的频率比较信号DIFF。当基准时钟CKB与输出时钟CKO的频率差在预定范围内时，频率比较器210判断两个时钟的频率一致，并输出频率一致信号MATCH。
第一控制电路212按照频率比较信号DIFF与第一分频基准时钟CKDB1同步输出多位的第一选择信号SEL1。
图7详细示出了第二实施方式中的频率比较器210以及第一控制电路212。
频率比较器210具有代替第一实施方式的大小比较器MC的第二减法器S2。其它结构与第一实施方式相同。
第二减法器S2求出第一与第二计数值的差，并将所求得的差作为频率比较信号DIFF进行输出。
当第一计数值与第二计数值相一致时，第二减法器S2输出频率一致信号MATCH。例如通过使频率比较信号DIFF的所有位的逻辑或的非信号与第一分频基准时钟CKDB1的上升沿同步来产生频率一致信号MATCH。与第一实施方式相同，当第一计数值与第二计数值相一致时，频率一致信号MATCH被固定为“逻辑1”。当第一计数值与第二计数值不一致时，频率一致信号MATCH被固定为“逻辑0”。
第一控制电路212具有第二加法器A2和寄存器REG(存储电路)。
第二加法器A2接收频率比较信号DIFF以及第一选择信号SEL1，将频率比较信号DIFF所示的值加到第一选择信号SEL1所示的值上，并将该加法计算的结果作为更新值信号RN进行输出。
寄存器REG与第一分频基准时钟CKDB1同步，从而接收更新值信号RN，并将接收到的数值作为第一选择信号SEL1进行输出。由此，图5所示的第一选择电路118按照频率比较器210的比较结果，一次对所选择的奇数输出信号ODD进行多级切换。
此外，在频率比较器210对基准时钟CKB和输出时钟CKO的频率开始进行比较之前，将寄存器REG设定为与末级的缓冲器BUFn相对应的数值，并预先输出表示缓冲器BUFn的第一选择信号SEL1。即，第一选择电路118预先选择奇数输出信号ODDn。因此，输出时钟CKO的频率被预先设定为可振荡频率中的最低频率。
在这里，利用具体示例对第二实施方式的操作进行简要说明。
例如，基准时钟CKB和输出时钟CKO的频率分别设为100MHz(周期：10ns)、50MHz(周期：20ns)。第一基准分频器150的分频比设为1/16。即，对基准时钟CKB和输出时钟CKO的频率进行比较的周期为160ns。缓冲器BUF的每一级的延迟时间为0.1ns。第一选择电路118设为选择第x个奇数输出信号ODDx。
首先，为了使输出时钟CKO的频率与基准时钟CKB的频率相一致而实施输出时钟CKO的频率调整。
与第一实施方式相同，在频率比较器210中，第一计数器C1和第二计数器C2按照复位信号RST将所有的位复位为“0”。之后，第一计数器C1在再次复位之前对基准时钟CKB进行16次计数操作。因此，第一计数值被计数到“16”。此外，第二计数器C2在再次复位之前对输出时钟CKO进行8次计数操作。因此，第二计数值被计数到“8”。此时，第二减法器S2从第二计数值中减去第一计数值，并输出对应于减法计算结果(一8)的频率比较信号DIFF。此外，由于第一和第二计数值不一致，因此频率一致信号MATCH被固定为“逻辑0”。
在第一控制电路212中，第二加法器A2将表示频率比较信号DIFF的数值(-8)加到第一选择信号SEL1所表示的数值(x)上，并输出对应于加法计算结果(x-8)的更新值信号RN。寄存器REG同步于第一分频基准时钟CKDB1来接收更新值信号RN。即，第一选择信号SEL1所表示的数值从x改变为x-8。
第一选择电路118将所选择的奇数输出信号ODD从奇数输出信号ODDx切换为奇数输出信号ODDx-8。由此，输出时钟CKO的周期减小为18.4ns。即，输出时钟CKO的频率升高到约54.35MHz。
通过反复实施上述的频率调整来使第一和第二计数值相一致。因此，输出时钟CKO的频率与基准时钟CKB的频率相一致。即，输出时钟CKO的频率被锁定。此时，频率一致信号MATCH被固定为“逻辑1”。
与第一实施方式相同，在输出时钟CKO的频率与基准时钟CKB的频率相一致后，为了使输出时钟CKO的相位与基准时钟CKB的相位相一致而实施输出时钟CKO的相位调整。
并且与第一实施方式相同，在输出时钟CKO的频率与基准时钟CKB的频率相一致后(包括相位调整中)还继续实施频率调整。因此，当输出时钟CKO的频率错开基准时钟CKB的频率时，再次实施所述的输出时钟CKO的频率调整。此时，频率一致信号MATCH从“逻辑1”转变为“逻辑0”。
在上述的第二实施方式中也可以得到与第一实施方式相同的效果。另外，由于寄存器REG的数值被更新为在寄存器REG的数值上加上第一与第二计数值的差而得到的数值，因此不必一级级地，而是可以一次多级地对第一选择电路118所选择的奇数输出信号ODD进行多级切换。其结果是，可在短时间内使输出时钟CKO的频率与基准时钟CKB的频率达到一致。
图8示出了本发明的数字PLL电路的第三实施方式。对于与在第一实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路300具有用来替代第一实施方式中的第一基准分频器150的可变分频器350(第一基准分频器)。其它结构与第一实施方式相同。
与第一实施方式的第一基准分频器150相同，可变分频器350以预定的分频比对基准时钟CKB进行分频，并作为第一分频基准时钟CKDB1进行输出。此外，可变分频器350每接收一次频率一致信号MATCH(高电平)，第一分频基准时钟CKDB1的周期就依次增大。例如，可变分频器350分别同步于频率一致信号MATCH的上升沿来将分频比依次改变为1/4、1/8、1/16、…。
由于在输出时钟CKO的频率调整的初始阶段，基准时钟CKB和输出时钟CKO的频率差较大，因此可在短时间内(时钟数少)检测出频率比较器110中的第一和第二计数值的不一致。另一方面，若通过频率调整来减小基准时钟CKB和输出时钟CKO的频率差，则在检测第一和第二计数值的不一致时就会花费较长时间(时钟数多)。因此，通过将基准时钟CKB和输出时钟CKO的频率的比较时间(计数时间)依次从短时间改变为长时间，来阶段性的提高频率比较的精度。与如第一实施方式不改变频率比较精度的情况相比，通过在初始阶段降低频率比较的精度，可使输出时钟CKO的频率在短时间内与基准时钟CKB的频率相一致。
在上述的第三实施方式中也可以得到与第一实施方式相同的效果。另外，通过将基准时钟CKB和输出时钟CKO的频率的比较时间依次从短时间改变为长时间，可阶段性的提高频率比较的精度。因此，可在短时间内使输出时钟CKO的频率与基准时钟CKB的频率达到一致。
图9示出了本发明的数字PLL电路的第四实施方式。对于与在第一、第二以及第三实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路400具有替代第二实施方式的第一基准分频器150的可变分频器350(第一基准分频器)。其它结构与第二实施方式相同。
在上述的第四实施方式中也可以得到与第一、第二以及第三实施方式相同的效果。
图10示出了本发明的数字PLL电路的第五实施方式。对于与在第一实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路500被如下构成：在第一实施方式中加上反相器INVP、第三控制电路532以及第三选择电路538。其它结构与第一实施方式相同。
当第二选择信号SEL2表示的第二升降计数器UDC2(图4)的计数值通过计数操作从最大值变化到最小值以及从最小值变化到最大值时，第三控制电路532输出逻辑电平反相的第三选择信号SEL3。例如第二升降计数器UDC2的计数值的最大值以及最小值分别是“n”、“0”。例如第三选择信号SEL3预先被固定为“逻辑0”。
第三选择电路538响应第三选择信号SEL3的转换边沿(上升沿和下降沿)，将反相输出时钟/CKBO和基准输出时钟CKBO作为输出时钟CKO交替进行输出。通过反相器INVP，将从第二选择电路128输出的基准输出时钟CKBO进行反相来生成反相输出时钟/CKBO。例如，当第三选择信号SEL3是“逻辑1”时，第三选择电路538将基准输出时钟CKBO作为输出时钟CKO进行输出。当第三选择信号SEL3是“逻辑0”时，第三选择电路538将反相输出时钟/CKBO作为输出时钟CKO进行输出。由此，输出时钟CKO的相位与第三选择信号SEL3的转换边沿同步进行反相。
在第五实施方式中，当第二升降计数器UDC2的计数值从最大值变化到最小值时，通过对输出时钟CKO的相位进行反相，可使输出时钟CKO的相位迟于与第二升降计数器UDC2的计数值的最大值相对应的相位。此外，当第二升降计数器UDC2的计数值从最小值变化到最大值时，通过对输出时钟CKO的相位进行反相，可使输出时钟CKO的相位早于与第二升降计数器UDC2的计数值的最小值相对应的相位。
在上述的第五实施方式中可以得到与第一实施方式相同的效果。另外，通过响应第三选择信号SEL3的转换边沿将输出时钟CKO的相位进行反相，可在较宽的范围内对输出时钟CKO的相位进行调整。
图11示出了本发明的数字PLL电路的第六实施方式。对于与在第一实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路600具有替代第一实施方式中的频率比较器110以及第二控制电路122的频率比较器610以及第二控制电路622。其它结构与第一实施方式相同。
图12详细示出了第六实施方式中的频率比较器610。
频率比较器610被如下构成：在第一实施方式的频率比较器110上附加了第一加法器A1。其它结构与第一实施方式相同。
第一加法器A1将预定的数值(例如“1”)加到第二计数器C2的第二计数值上，并将加法计算的结果作为多位的加法计算数值信号ADD进行输出。
大小比较器MC接收加法计算数值信号ADD，而不是接收表示第二计数值的第二计数值信号CNT2。由此，当大小比较器MC判断第一和第二计数值相一致时，输出时钟CKO的频率低于基准时钟CKB的频率。从而，当输出时钟CKO的频率被锁定时，输出时钟CKO的频率不会高于基准时钟CKB的频率。因此，当基准时钟CKB的周期没有被缓冲器BUF的每一级的延迟时间所分割时，可以防止输出时钟CKO的频率交差基准时钟CKB的频率进行振动。其结果是，减少了伴随频率的调整而产生的输出时钟CKO的抖动。
图13详细示出了第六实施方式中的相位比较器120以及第二控制电路622。
第二控制电路622具有替代第一实施方式中的第二升降计数器UDC2的下降计数器DC。其它结构与第一实施方式相同。
下降计数器DC按照相位比较信号DN2与第二分频基准时钟CKDB2同步进行下降计数，并将计算出的数值作为第二选择信号SEL2进行输出。例如，当相位比较信号DN2为“逻辑1”时，下降计数器DC与第二分频基准时钟CKDB2的上升沿同步进行下降计数。当相位比较信号DN2为“逻辑0”时，下降计数器DC不进行计数操作。由此，按照相位比较器120的比较结果，第二选择电路128将所选择的奇数输出信号ODD逐级切换到前一级。
在相位比较器120开始比较基准时钟CKB和输出时钟CKO的相位之前(例如，当频率一致信号MATCH为“逻辑0”时)，将下降计数器DC设定为与末级缓冲器BUFn相对应的数值，并预先输出表示缓冲器BUFn的第二选择信号SEL2。即，第二选择电路128预先选择奇数输出信号ODDn。因此，输出时钟CKO的相位被预先设定为可调整相位中的最迟相位。
在以上结构的数字PLL电路600中，当输出时钟CKO的频率被锁定时，输出时钟CKO的周期必定大于基准时钟CKB的周期。即，在输出时钟CKO的频率被锁定的时刻，输出时钟CKO的相位按每一时钟周期逐渐地延迟。因此，在一旦输出时钟CKO的相位与基准时钟CKB的相位一致之后，输出时钟CKO的相位必定从基准时钟CKB的相位向延迟方向偏离。该结果是，只有通过对输出时钟CKO的相位进行前进调整，才可以使输出时钟CKO的相位与基准时钟CKB的相位一致。因此，可以使用比第一实施方式的第二升降计数器UCD2(图4)规模小的下降计数器DC来调整输出时钟CKO的相位。
在上述的第六实施方式中也可以得到与第一实施方式相同的效果。另外，在输出时钟CKO的频率高于基准时钟CKB的频率的状态下，可通过对频率的一致进行检测来减少伴随频率调整而产生的输出时钟CKO的抖动。此外，当输出时钟CKO的频率被锁定时，输出时钟CKO的周期必定大于基准时钟CKB的周期，因此只有通过对输出时钟CKO的相位进行前进调整，才可以使输出时钟CKO的相位与基准时钟CKB的相位一致。因此，可使用规模较小的下降计数器UC来调整输出时钟CKO的相位。其结果是，可降低电路规模。
图14示出了本发明的数字PLL电路的第七实施方式。对于与第一以及第六实施方式所说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路700中，替代了第一实施方式中的频率比较器110以及第二控制电路122，而具有频率比较器710以及第六实施方式的第二控制电路622。其它结构与第一实施方式相同。
图15详细示出了第七实施方式中的频率比较器710。
频率比较器710被如下构成：在第一实施方式的频率比较器110上附加了第一减法器S1。其它结构与第一实施方式相同。
第一减法器S1从第一计数器C1的第一计数值中减去预定的数值(例如“1”)，并将减法计算的结果作为多位的减法计算数值信号SUB进行输出。
大小比较器MC接收减法计算数值信号SUB，而不是接收表示第一计数值的第一计数值信号CNT1。由此，与第六实施方式相同，当大小比较器MC判断出第一和第二计数值相一致时，输出时钟CKO的频率低于基准时钟CKB的频率。从而，当输出时钟CKO的频率被锁定时，输出时钟CKO的频率不会高于基准时钟CKB的频率。因此，当基准时钟CKB的周期没有被缓冲器BUF的每一级的延迟时间所分割时，可以防止输出时钟CKO的频率交差基准时钟CKB的频率进行振动。其结果是，减少了伴随频率的调整而产生的输出时钟CKO的抖动。
在上述的第七实施方式中也可以得到与第一以及第六实施方式相同的效果。
图16示出了本发明的数字PLL电路的第八实施方式。对于与在第一、第二以及第六实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
在数字PLL电路800中，替代了第二实施方式中的频率比较器210以及第二控制电路122，而具有频率比较器810以及第六实施方式的第二控制电路622。其它结构与第二实施方式相同。
图17详细示出了第八实施方式中的频率比较器810。
频率比较器810被如下构成：在第二实施方式的频率比较器210上附加了第一加法器A1。其它结构与第二实施方式相同。
第一加法器A1将预定的数值(例如“1”)加到第二计数器C2的第二计数值中，并将加法计算的结果作为多位的加法计算数值信号ADD进行输出。
第二减法器S2接收加法计算数值信号ADD，而不是接收表示第二计数值的第二计数值信号CNT2。由此，当第二减法器S2判断出第一及第二计数值相一致时，输出时钟CKO的频率低于基准时钟CKB的频率。从而，当输出时钟CKO的频率被锁定时，输出时钟CKO的频率不会高于基准时钟CKB的频率。因此，当基准时钟CKB的周期没有被缓冲器BUF的每一级的延迟时间所分割时，可以防止输出时钟CKO的频率交差基准时钟CKB的频率进行振动。其结果是，减少了伴随频率的调整而产生的输出时钟CKO的抖动。
在上述的第八实施方式中也可以得到与第一、第二以及第六实施方式相同的效果。
图18示出了本发明的数字PLL电路的第九实施方式。对于与在第一、第二以及第六实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
在数字PLL电路900中，替代了第二实施方式中的频率比较器210以及第二控制电路122，而具有频率比较器910以及第六实施方式的第二控制电路622。其它结构与第二实施方式相同。
图19详细示出了第九实施方式中的频率比较器910。
频率比较器910被如下构成：在第二实施方式的频率比较器210上附加了第一减法器S1。其它结构与第二实施方式相同。
第一减法器S1从第一计数器C1的第一计数值中减去预定的数值(例如“1”)，并将减法计算的结果作为多位的减法计算数值信号SUB进行输出。
第二减法器S2接收减法计算数值信号SUB，而不是接收表示第一计数值的第一计数值信号CNT1。由此，与第八实施方式相同，当第二减法器S2判断出第一和第二计数值相一致时，输出时钟CKO的频率低于基准时钟CKB的频率。从而，当输出时钟CKO的频率被锁定时，输出时钟CKO的频率不会高于基准时钟CKB的频率。因此，当基准时钟CKB的周期没有被缓冲器BUF的每一级的延迟时间所分割时，可以防止输出时钟CKO的频率交差基准时钟CKB的频率进行振动。其结果是，减少了伴随频率的调整而产生的输出时钟CKO的抖动。
在上述的第九实施方式中也可以得到与第一、第二以及第六实施方式相同的效果。
图20示出了本发明的数字PLL电路的第十实施方式。对于与在第一实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路A00被如下构成：在第一实施方式中附加上第一转换检测器A60、第二转换检测器A62、第一禁止电路A70以及第二禁止电路A72。其它结构与第一实施方式相同。
第一转换检测器A60在第一选择信号SEL1的转换过程中输出第一转换信号TR1。例如，对基于频率调整的第一选择信号SEL1的各位的转换边沿进行检测，并在第一选择信号SEL1的转换期间将第一转换信号TR1固定为“逻辑1”。在第一选择信号SEL1确定了的期间，将第一转换信号TR1固定为“逻辑0”。
第二转换检测器A62在第二选择信号SEL2的转换过程中输出第二转换信号TR2。例如，对基于相位调整的第二选择信号SEL2的各位的转换边沿进行检测，并在第二选择信号SEL2的转换期间将第二转换信号TR2固定为“逻辑1”。在第二选择信号SEL2确定了的期间，将第二转换信号TR2固定为“逻辑0”。
第一禁止电路A70被配置在第一选择电路118的输出和延迟电路116的输入之间，禁止在第一转换信号TR1的输出过程中(第一转换信号TR1为“逻辑1”的期间)将从第一选择电路118输出的基准反馈信号RTB传输到延迟电路116。例如，第一禁止电路A70是同步于第一转换信号TR1的上升沿对基准反馈信号RTB进行锁存，并输出反馈信号RT的穿透锁存(through latch)。具体来说，在第一转移信号TR1为“逻辑0”的期间，第一禁止电路A70将基准反馈信号RTB作为反馈信号RT进行输出。在第一转换信号为“逻辑1”的期间，第一禁止电路A70继续将基准反馈信号RTB的逻辑电平作为反馈信号RT进行输出，其中所述基准反馈信号RTB是同步于第一转换信号TR1的上升沿而被锁存的。由此，即使由于第一选择信号SEL1的转换而在基准反馈信号RTB中产生冒险(hazard)，也不会传输到反馈信号RT中。该结果是，可防止在输出时钟CKO中产生冒险。
第二禁止电路A72被配置在第二选择电路128的输出和频率比较器110与相位比较器120的输入之间，禁止在第二转换信号TR2的输出过程中(第二转换信号TR2为“逻辑1”的期间)将从选择电路128输出的基准时钟CKBO传输到频率比较器110以及相位比较器120中。例如，第二禁止电路A72是同步于第二转换信号TR2的上升沿对基准输出时钟CKBO进行锁存，并对输出时钟CKO进行输出的穿透锁存。具体来说，在第二转换信号TR2为“逻辑0”的期间，第二禁止电路A72将基准输出时钟CKBO作为输出时钟CKO进行输出。在第二转换信号为“逻辑1”的期间，第二禁止电路A72继续将基准输出时钟CKBO的逻辑电平作为输出时钟CKO进行输出，其中所述基准输出时钟CKBO是同步于第二转换信号TR2的上升沿被锁存的。由此，即使通过第二选择信号SEL2的转换而在基准输出时钟CKBO中产生冒险，也不会传输到输出时钟CKO中。该结果是可防止在输出时钟CKO中产生冒险等。
在上述的第十实施方式中也能得到与第一实施方式相同的效果。另外，由于第一禁止电路A70禁止在第一选择信号SEL1的转换过程中第一选择电路118的输出传输给延迟电路116，因此可防止通过第一选择信号SEL1的转换而在输出时钟CKO中产生冒险等。由于第二禁止电路A72禁止在第二选择信号SEL2的转换过程中第二选择电路128的输出传输给频率比较器110以及相位比较器120，因此可防止通过第二选择信号SEL2的转换而在输出时钟CKO中产生冒险等。
图21示出了本发明的数字PLL电路的第十一实施方式。对于与在第一实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路B00被如下构成：在第一实施方式中附加了第三基准分频器B50、第一输出分频器B52、第二输出分频器B54以及第三输出分频器B56。其它结构与第一实施方式相同。
第三基准分频器B50以预定的分频比(例如1/K)对基准时钟CKB进行分频，并作为第三分频基准时钟CKDB3进行输出。
第二输出分频器B54以预定的分频比(例如1/M)对从第二选择电路128输出的基准输出时钟CKBO进行分频，并作为第二分频输出时钟CKDO2进行输出。
第一输出分频器B52以预定的分频比(例如1/L)对第二分频输出时钟CKDO2进行分频，并作为第一分频输出时钟CKDO1进行输出。
第三输出分频器B56以预定的分频比(例如1/N)对第二分频输出时钟CKDO2进行分频，并作为输出时钟CKO进行输出。
频率比较器110、相位比较器120、第一基准分频器150以及第二基准分频器152接收第三基准时钟CKDB3，而不是第一实施方式的基准时钟CKB。频率比较器110以及相位比较器120接收第一输出时钟CKDO1，而不是第一实施方式的输出时钟CKO。
例如，设基准时钟CKB的频率为f。在输出时钟CKO的频率被锁定的状态下(频率一致信号MATCH为“逻辑1”的情况下)，第三分频基准时钟CKDB3和第一分频输出时钟CKDO1的频率同为f/K。此时，基准输出时钟CKBO、第二输出分频时钟CKDO2以及输出时钟CKO分别为f·L/K、f·(L·M)/K以及f·(L·M)/(K·N)。因此，当L·M＜K·N成立时，输出时钟CKO被分频。当L·M＞K·N成立时，输出时钟CKO被倍频。
在上述的第十一实施方式中也可以得到与第一实施方式相同的效果。另外，通过在数字PLL电路B00中形成第三基准分频器B50、第一输出分频器B52、第二输出分频器B54以及第三输出分频器B56，可易于产生相对于基准时钟CKB为预定的分频比或倍频比的输出时钟CKO。此外，即使在基准时钟CKB的频率高于频率比较器110和相位比较器120的可进行比较的频率的上限的情况下，也可通过构成第三基准分频器B50、第一输出分频器B52、第二输出分频器B54以及第三输出分频器B56使得L·M＝K·N成立，从而使输出时钟CKO的频率和相位分别与基准时钟CKB的频率和相位一致。
图22示出了本发明的数字PLL电路的第十二实施方式。对于与在第一以及第五实施方式中说明的要素相同的要素标上相同的标号，省略其详细说明。
数字PLL电路C00如下构成：在第一实施方式中附加上第五实施方式的第三控制电路532，并替代第一实施方式中的第二选择电路128而具有第四选择电路C48。其它结构与第一实施方式相同。并且在图22中，延迟电路116的反相器INVE(INVE0～INVEn)、INVO(INVO0～INVOn)对应于第一实施方式的缓冲器BUF(BUF0～BUFn)。
第四选择电路C48接收从偶数编号的反相器INVE输出的偶数输出信号EVEN(EVEN0～EVENn)以及奇数输出信号ODD(ODD0～ODDn)。在第三选择信号SEL3为第一逻辑电平(例如“逻辑1”)期间，第四选择电路C48按照第二选择信号SEL2选择奇数输出信号ODD中的任一个，并作为输出时钟CKO进行输出。在第三选择信号SEL3为第二逻辑电平(例如“逻辑0”)的期间，第四选择电路C48按照第二选择信号SEL2选择偶数输出信号EVEN中的任一个，并作为输出时钟CKO进行输出。由此，输出时钟CKO的位相同步于第三选择信号SEL3的转换边沿进行反相。
在第十二实施方式中，当第二控制电路122中的第二升降计数器UDC2(图4)的计数值从最大值变化到最小值时，通过对输出时钟CKO的相位进行反相，可使输出时钟CKO的相位迟于与第二升降计数器UDC2的计数值的最大值相对应的相位。具体来说，当第二升降计数器的计数值通过计数操作从最大值变化到最小值时，第四选择电路C48将所选择的信号从奇数输出信号ODDn切换到偶数输出信号EVEN0(对应于第三选择信号SEL3的下降沿)或从偶数输出信号EVENn切换到奇数输出信号ODD0(对应于第三选择信号SEL3的上升沿)。
此外，在第十二实施方式中，当第二控制电路122中的第二升降计数器UDC2的计数值从最小值变化到最大值时，通过对输出时钟CKO的相位进行反相，可使输出时钟CKO的相位早于与第二升降计数器UDC2的计数值的最小值相对应的相位。具体来说，当第二升降计数器的计数值通过计数操作从最小值变化到最大值时，第四选择电路C48将所选择的信号从奇数输出信号ODD0切换到偶数输出信号EVENn(对应于第三选择信号SEL3的下降沿)或从偶数输出信号EVEN0切换到奇数输出信号ODDn(对应于第三选择信号SEL3的上升沿)。
在上述的第十二实施方式中也可以得到与第一以及第五实施方式相同的效果。另外，第四选择电路C48可将从偶数编号的反相器INVE中输出的偶数输出信号EVEN作为输出时钟CKO进行输出。因此，与第五实施方式相比，可用简易的电路结构来对输出时钟CKO的相位进行反相。其结果是，能够减小电路规模。
并且，在所述的第十实施方式中，对第一转换检测器A60产生第一转换信号TR1的示例进行了阐述。但本发明并不限定于所述实施方式。例如，当对第一选择信号SEL1进行脉冲调制时，也可使用脉冲调制信号来替代第一转换信号TR1。
在所述第十实施方式中，对第二转换检测器A62产生第二转换信号TR2的示例进行了阐述。但本发明并不限定于所述实施方式。例如，当对第二选择信号SEL2进行脉冲调制时，也可使用脉冲调制信号来替代第二转换信号TR2。
在所述的实施方式中，对与第一选择电路分开形成第一控制电路的示例进行了阐述。但本发明并不限定于所述实施方式。例如，也可在第一选择电路内形成第一控制电路。
在所述的实施方式中，对与第二选择电路分开形成第二控制电路的示例进行了阐述。但本发明并不限定于所述实施方式。例如，也可在第二选择电路内形成第二控制电路。
上面对本发明进行了详细的说明，但所述的实施方式及其变形例不过是发明的一个示例，本发明不限定于这些示例，其可在不脱离本发明的范围内进行变形。
工业实用性
在本发明的数字PLL电路中，通过对构成反馈环的反相电路的连接级数进行调整，频率可变电路可作为对输出时钟的频率进行改变的可变振荡器来发挥功能。此外，延迟电路可通用于输出时钟的频率调整以及相位调整两方面。因此，可减小电路规模。
在本发明的数字PLL电路中，当输出时钟的频率与基准时钟的频率相一致之后，对输出时钟的相位进行调整。由于对输出时钟的频率和相位分别单独进行调整，因此一方的调整不会影响另一方的调整。因此，可分别对输出时钟的频率和相位进行稳定的调整。其结果是，可在短时间内分别使输出时钟的频率和相位与基准时钟的频率和相位相一致。
在本发明的数字PLL电路中，在频率比较器开始频率比较之前，输出时钟的频率为可振荡频率中较低一侧的频率。此外，在通过频率调整而改变的反相电路的连接级数的延迟时间大于频率调整前的输出时钟的半周期的情况下，当第一选择电路对所选择的奇数输出信号进行切换时，容易在输出时钟内产生狭脉冲。因此，通过增大频率调整前的输出时钟的周期，可降低伴随频率的调整而在输出时钟中产生狭脉冲的可能性。
在本发明的数字PLL电路中，由于相位比较器对第一分频时钟和第二分频时钟的相位进行比较，因此可降低相位比较的频率。因此，可减少伴随相位的调整而产生的输出时钟的抖动。此外，通过降低相位比较的频率可以减少安装本发明的数字PLL电路的半导体集成电路的耗电量。
在本发明的数字PLL电路中，由于存储电路的数值被更新为在存储电路的数值上加上第一计和第二计数值的差而得到的数值，因此，可对第一选择电路所选择的奇数输出信号一次进行多级变换，而不必一级级地进行变换。其结果是，可在短时间内使输出时钟的频率与基准时钟的频率相一致。
在本发明的数字PLL电路中，通过将基准时钟和输出时钟的频率的比较时间(计数时间)依次从短时间改变为长时间，可阶段性的提高频率比较的精度。因此，可在短时间内使输出时钟的频率与基准时钟的频率相一致。
在本发明的数字PLL电路中，通过响应第三选择信号的沿来对输出时钟的相位进行反相，可在较宽的范围内对输出时钟的相位进行调整。
在本发明的数字PLL电路中，通过在输出时钟的频率高于基准时钟的频率的状态下对频率的一致性进行检测，可减少伴随频率调整而产生的输出时钟的抖动。另外，当输出时钟的频率被锁定时，输出时钟的周期必定大于基准时钟的周期，因此只有通过对输出时钟的相位进行前进调整，才可以使输出时钟的相位与基准时钟的相位一致。因此，可使用规模较小的下降计数器来调整输出时钟的相位。其结果是，可降低电路规模。
在本发明的数字PLL电路中，由于在第一选择信号的转换过程中第一禁止电路禁止第一选择电路的输出传输给延迟电路，因此可防止通过第一选择信号的转换而在输出时钟中产生冒险等。由于在第二选择信号的转换过程中第二禁止电路禁止第二选择电路的输出传输给频率比较器以及相位比较器，因此可防止通过第二选择信号的转换而在输出时钟中产生冒险等。
在本发明的数字PLL电路中，通过形成第三基准分频器、第一输出分频器、第二输出分频器以及第三输出分频器，可易于产生相对于基准时钟为预定的分频比或倍频比的输出时钟。此外，即使在基准时钟的频率高于频率比较器和相位比较器的可进行比较的频率的上限的情况下，也可使输出时钟的频率和相位分别与基准时钟的频率和相位相一致。

Claims (26)

1.一种数字PLL电路，其特征在于，包括：
频率比较器，用于对基准时钟以及按照所述基准时钟而产生的输出时钟的频率进行比较，并输出表示比较结果的频率比较信号；
频率可变电路，其包括延迟电路和第一选择电路，其中所述延迟电路具有多个被串联连接的反相电路，所述第一选择电路按照所述频率比较信号来选择从所述反相电路的奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到所述延迟电路的输入中；
相位比较器，用于对所述基准时钟以及所述输出时钟的相位进行比较，并输出表示比较结果的相位比较信号；
第二选择电路，用于按照所述相位比较信号来选择所述奇数输出信号中的任一个，并作为所述输出时钟进行输出；以及
第一基准分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第一分频基准时钟进行输出；
其中，所述频率比较器包括：
第一计数器，用于对所述基准时钟进行计数，并将计得的数值作为第一计数值信号进行输出，同时响应所述第一分频基准时钟来进行复位；
第二计数器，用于对所述输出时钟进行计数，并将计得的数值作为第二计数值信号进行输出，同时响应所述第一分频基准时钟来进行复位；以及
大小比较器，用于对所述第一计数值信号所表示的所述第一计数器的第一计数值和所述第二计数值信号所表示的所述第二计数器的第二计数值进行比较，并将比较结果作为所述频率比较信号进行输出。
2.如权利要求1所述的数字PLL电路，其特征在于，
当所述基准时钟与所述输出时钟的频率差在预定范围内时，所述频率比较器判定所述基准时钟和所述输出时钟的频率相一致，同时输出频率一致信号，
在所述频率一致信号的输出过程中，所述相位比较器比较所述基准时钟和所述输出时钟的相位。
3.如权利要求1所述的数字PLL电路，其特征在于，
当所述第一以及第二计数值相一致时，所述大小比较器输出频率一致信号，
在所述频率一致信号的输出过程中，所述相位比较器对所述基准时钟以及所述输出时钟的相位进行比较。
4.如权利要求1所述的数字PLL电路，其特征在于，
每当所述第一以及第二计数值相一致，所述大小比较器就输出频率一致信号，
所述第一基准分频器是可变分频器，其响应所述频率一致信号而依次增大所述第一分频基准时钟的周期。
5.如权利要求1所述的数字PLL电路，其特征在于，还包括：第一控制电路，用于按照所述频率比较信号来输出第一选择信号，其中所述第一选择信号表示所述反相电路中的、输出所述第一选择电路所选择的所述奇数输出信号的反相电路，
其中，所述第一控制电路具有第一升降计数器，所述第一升降计数器同步于所述第一分频基准时钟，按照所述频率比较信号来进行上升计数或下降计数，并将计得的数值作为所述第一选择信号进行输出，
所述第一选择电路将所述第一选择信号作为所述频率比较信号进行接收。
6.如权利要求5所述的数字PLL电路，其特征在于，
在所述频率比较器开始比较所述基准时钟与所述输出时钟的频率之前，将所述第一升降计数器设定为一计数值，该计数值表示奇数编号的反相电路中的后级一侧的反相电路。
7.如权利要求1所述的数字PLL电路，其特征在于，
所述频率比较器具有第一加法器，该第一加法器将预定数值加到所述第二计数值上，并将加法计算的结果作为加法计算数值信号进行输出，
所述大小比较器将所述加法计算数值信号作为所述第二计数值信号进行接收。
8.如权利要求7所述的数字PLL电路，其特征在于，还包括：
第二基准分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第二分频基准时钟进行输出；和
第二控制电路，用于按照所述相位比较信号来输出第二选择信号，所述第二选择信号表示所述反相电路中的、输出所述第二选择电路所选择的所述奇数输出信号的反相电路，
其中，所述第二选择电路将所述第二选择信号作为所述相位比较信号进行接收，
所述相位比较器包括：第一分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第一分频时钟进行输出；和第二分频器，用于以和所述第一分频器相同的分频比对所述输出时钟进行分频，并作为第二分频时钟进行输出，
所述相位比较器比较所述第一和第二分频时钟的相位，并将比较结果作为所述相位比较信号进行输出，
所述第二控制电路具有下降计数器，所述下降计数器同步于所述第二分频基准时钟，按照所述相位比较信号来进行下降计数，并将计得的数值作为所述第二选择信号进行输出，
在所述相位比较器开始比较所述基准时钟与所述输出时钟的相位之前，将所述下降计数器设定为一计数值，该计数值表示奇数编号的反相电路中的后级一侧的反相电路。
9.如权利要求1所述的数字PLL电路，其特征在于，
所述频率比较器具有第一减法器，该第一减法器从所述第一计数值中减去预定数值，并将减法计算的结果作为减法计算数值信号进行输出，
所述大小比较器将所述减法计算数值信号作为所述第一计数值信号进行接收。
10.如权利要求9所述的数字PLL电路，其特征在于，还包括：
第二基准分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第二分频基准时钟进行输出；和
第二控制电路，用于按照所述相位比较信号来输出第二选择信号，所述第二选择信号表示所述反相电路中的、输出所述第二选择电路所选择的所述奇数输出信号的反相电路，
其中，所述第二选择电路将所述第二选择信号作为所述相位比较信号进行接收，
所述相位比较器包括：第一分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第一分频时钟进行输出；和第二分频器，用于以和所述第一分频器相同的分频比对所述输出时钟进行分频，并作为第二分频时钟进行输出，
所述相位比较器比较所述第一和第二分频时钟的相位，并将比较结果作为所述相位比较信号进行输出，
所述第二控制电路具有下降计数器，所述下降计数器同步于所述第二分频基准时钟，按照所述相位比较信号来进行下降计数，并将计得的数值作为所述第二选择信号进行输出，
在所述相位比较器开始比较所述基准时钟与所述输出时钟的相位之前，将所述下降计数器设定为一计数值，该计数值表示奇数编号的反相电路中的后级一侧的反相电路。
11.一种数字PLL电路，其特征在于，包括：
频率比较器，用于对基准时钟以及按照所述基准时钟而产生的输出时钟的频率进行比较，并输出表示比较结果的频率比较信号；
频率可变电路，其包括延迟电路和第一选择电路，其中所述延迟电路具有多个被串联连接的反相电路，所述第一选择电路按照所述频率比较信号来选择从所述反相电路的奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到所述延迟电路的输入中；
相位比较器，用于对所述基准时钟以及所述输出时钟的相位进行比较，并输出表示比较结果的相位比较信号；
第二选择电路，用于按照所述相位比较信号来选择所述奇数输出信号中的任一个，并作为所述输出时钟进行输出；以及
第一基准分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第一分频基准时钟进行输出，
其中，所述频率比较器包括：
第一计数器，用于对所述基准时钟进行计数，并将计得的数值作为第一计数值信号进行输出，同时响应所述第一分频基准时钟来进行复位；
第二计数器，用于对所述输出时钟进行计数，并将计得的数值作为第二计数值信号进行输出，同时响应所述第一分频基准时钟来进行复位；以及
第二减法器，用于对所述第一计数值信号所表示的所述第一计数器的第一计数值和所述第二计数值信号所表示的所述第二计数器的第二计数值进行求差，并将求得的数值作为所述频率比较信号进行输出。
12.如权利要求11所述的数字PLL电路，其特征在于，
当所述第一和第二计数值相一致时，所述第二减法器输出频率一致信号，
在所述频率一致信号的输出过程中，所述相位比较器比较所述基准时钟和所述输出时钟的相位。
13.如权利要求11所述的数字PLL电路，其特征在于，
每当所述第一和第二计数值相一致，所述第二减法器就输出频率一致信号，
所述第一基准分频器是可变分频器，其响应所述频率一致信号而依次增大所述第一分频基准时钟的周期。
14.如权利要求11所述的数字PLL电路，其特征在于，还包括：第一控制电路，用于按照所述频率比较信号来输出第一选择信号，所述第一选择信号表示所述反相电路中的、输出所述第一选择电路所选择的所述奇数输出信号的反相电路，
其中，所述第一控制电路包括：第二加法器，用于接收所述频率比较信号和所述第一选择信号，并将所述频率比较信号所表示的数值和所述第一选择信号所表示的数值进行相加，将加法计算的结果作为更新数值信号进行输出；和存储电路，其同步于所述第一分频基准时钟来接收所述更新数值信号，并将接收的数值作为所述第一选择信号进行输出，
并且，所述第一选择电路将所述第一选择信号作为所述频率比较信号进行接收。
15.如权利要求14所述的数字PLL电路，其特征在于，
在所述频率比较器开始比较所述基准时钟与所述输出时钟的频率之前，将所述存储电路设定为一数值，该数值表示奇数编号的反相电路中的后级一侧的反相电路。
16.如权利要求11所述的数字PLL电路，其特征在于，
所述频率比较器具有第一加法器，所述第一加法器将预定数值加到所述第二计数值上，并将加法计算的结果作为加法计算数值信号进行输出，
所述第二减法器将所述加法计算数值信号作为所述第二计数值信号进行接收。
17.如权利要求16所述的数字PLL电路，其特征在于，还包括：
第二基准分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第二分频基准时钟进行输出；和
第二控制电路，用于按照所述相位比较信号来输出第二选择信号，所述第二选择信号表示所述反相电路中的、输出所述第二选择电路所选择的所述奇数输出信号的反相电路，
其中，所述第二选择电路将所述第二选择信号作为所述相位比较信号进行接收，
所述相位比较器包括：第一分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第一分频时钟进行输出；和第二分频器，用于以和所述第一分频器相同的分频比对所述输出时钟进行分频，并作为第二分频时钟进行输出，
所述相位比较器比较所述第一分频时钟以及所述第二分频时钟的相位，并将比较结果作为所述相位比较信号进行输出，
所述第二控制电路具有下降计数器，所述下降计数器同步于所述第二分频基准时钟，按照所述相位比较信号来进行下降计数，并将计得的数值作为所述第二选择信号进行输出，
在所述相位比较器开始比较所述基准时钟与所述输出时钟的相位之前，将所述下降计数器设定为一计数值，该计数值表示奇数编号的反相电路中的后级一侧的反相电路。
18.如权利要求11所述的数字PLL电路，其特征在于，
所述频率比较器具有第一减法器，所述第一减法器从所述第一计数值中减去预定数值，并将减法计算的结果作为减法计算数值信号进行输出，
所述第二减法器将所述减法计算数值信号作为所述第一计数值信号进行接收。
19.如权利要求18所述的数字PLL电路，其特征在于，还包括：
第二基准分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第二分频基准时钟进行输出；和
第二控制电路，用于按照所述相位比较信号来输出第二选择信号，所述第二选择信号表示所述反相电路中的、输出所述第二选择电路所选择的所述奇数输出信号的反相电路，
其中，所述第二选择电路将所述第二选择信号作为所述相位比较信号进行接收，
所述相位比较器包括：第一分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第一分频时钟进行输出；和第二分频器，用于以和所述第一分频器相同的分频比对所述输出时钟进行分频，并作为第二分频时钟进行输出，
所述相位比较器比较所述第一分频时钟和所述第二分频时钟的相位，并将比较结果作为所述相位比较信号进行输出，
所述第二控制电路具有下降计数器，所述下降计数器同步于所述第二分频基准时钟，按照所述相位比较信号来进行下降计数，并将计算出的数值作为所述第二选择信号进行输出，
在所述相位比较器开始比较所述第一分频时钟与所述第二分频时钟的相位之前，将所述下降计数器设定为一计数值，该计数值表示奇数编号的反相电路中的后级一侧的反相电路。
20.一种数字PLL电路，其特征在于，包括：
频率比较器，用于对基准时钟以及按照所述基准时钟而产生的输出时钟的频率进行比较，并输出表示比较结果的频率比较信号；
频率可变电路，其包括延迟电路和第一选择电路，其中所述延迟电路具有多个被串联连接的反相电路，所述第一选择电路按照所述频率比较信号来选择从所述反相电路的奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到所述延迟电路的输入中；
相位比较器，用于对所述基准时钟以及所述输出时钟的相位进行比较，并输出表示比较结果的相位比较信号；以及
第二选择电路，用于按照所述相位比较信号来选择所述奇数输出信号中的任一个，并作为所述输出时钟进行输出；其中，
所述相位比较器包括：第一分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第一分频时钟进行输出；和第二分频器，用于以和所述第一分频器相同的分频比对所述输出时钟进行分频，并作为第二分频时钟进行输出，
所述相位比较器比较所述第一和第二分频时钟的相位，并将比较结果作为所述相位比较信号进行输出。
21.如权利要求20所述的数字PLL电路，其特征在于，还包括：
第二基准分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第二分频基准时钟进行输出；和
第二控制电路，用于按照所述相位比较信号来输出第二选择信号，所述第二选择信号表示所述反相电路中的、输出所述第二选择电路所选择的所述奇数输出信号的反相电路，
其中，所述第二控制电路具有第二升降计数器，所述第二升降计数器同步于所述第二分频基准时钟，按照所述相位比较信号来进行上升计数或下降计数，并将计得的数值作为所述第二选择信号进行输出，
所述第二选择电路将所述第二选择信号作为所述相位比较信号进行接收。
22.如权利要求21所述的数字PLL电路，其特征在于，包括：
第三控制电路，当所述第二选择信号所表示的所述第二升降计数器的计数值通过计数操作从最大值变化到最小值以及从最小值变化到最大值时，输出逻辑电平反相的第三选择信号；和
第三选择电路，用于响应所述第三选择信号的转换边沿，交替输出所述输出时钟被反相的反相输出时钟以及所述输出时钟，
其中，所述频率比较器以及所述相位比较器将从所述第三选择电路输出的时钟作为所述输出时钟进行接收。
23.一种数字PLL电路，其特征在于，包括：
频率比较器，用于对基准时钟以及按照所述基准时钟而产生的输出时钟的频率进行比较，并输出表示比较结果的频率比较信号；
频率可变电路，其包括延迟电路和第一选择电路，其中所述延迟电路具有多个被串联连接的反相电路，所述第一选择电路按照所述频率比较信号来选择从所述反相电路的奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到所述延迟电路的输入中；
相位比较器，用于对所述基准时钟以及所述输出时钟的相位进行比较，并输出表示比较结果的相位比较信号；
第二选择电路，用于按照所述相位比较信号来选择所述奇数输出信号中的任一个，并作为所述输出时钟进行输出；
第一控制电路，用于按照所述频率比较信号来输出由多位组成的第一选择信号，所述第一选择信号表示所述反相电路中的、输出所述第一选择电路所选择的所述奇数输出信号的反相电路；
第二控制电路，用于按照所述相位比较信号来输出由多位组成的第二选择信号，所述第二选择信号表示所述反相电路中的、输出所述第二选择电路所选择的所述奇数输出信号的反相电路；
第一转换检测器，用于在所述第一选择信号的转换过程中输出第一转换信号；
第二转换检测器，用于在所述第二选择信号的转换过程中输出第二转换信号；
第一禁止电路，被配置在所述第一选择电路的输出和所述延迟电路的输入之间，禁止所述第一选择电路的输出在所述第一转换信号的输出过程中传输给所述延迟电路；以及
第二禁止电路，被配置在所述第二选择电路的输出和所述频率比较器及所述相位比较器的输入之间，禁止所述第二选择电路的输出在所述第二转换信号的输出过程中传输给所述频率比较器以及所述相位比较器，
其中，所述第一选择电路将所述第一选择信号作为所述频率比较信号进行接收，
所述第二选择电路将所述第二选择信号作为所述相位比较信号进行接收。
24.一种数字PLL电路，其特征在于，包括：
频率比较器，用于对基准时钟以及按照所述基准时钟而产生的输出时钟的频率进行比较，并输出表示比较结果的频率比较信号；
频率可变电路，其包括延迟电路和第一选择电路，其中所述延迟电路具有多个被串联连接的反相电路，所述第一选择电路按照所述频率比较信号来选择从所述反相电路的奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到所述延迟电路的输入中；
相位比较器，用于对所述基准时钟以及所述输出时钟的相位进行比较，并输出表示比较结果的相位比较信号；
第二选择电路，用于按照所述相位比较信号来选择所述奇数输出信号中的任一个，并作为所述输出时钟进行输出；
第三基准分频器，用于以预定的分频比对所述基准时钟进行分频，并作为第三分频基准时钟进行输出；和
第一输出分频器，用于以预定的分频比对从所述第二选择电路输出的所述输出时钟进行分频，并作为第一分频输出时钟进行输出，
其中，所述频率比较器以及所述相位比较器将所述第三分频基准时钟作为所述基准时钟进行接收，并将所述第一分频输出时钟作为所述输出时钟进行接收。
25.如权利要求24所述的数字PLL电路，其特征在于，还包括：
第二输出分频器，用于以预定的分频比对从所述第二选择电路中输出的所述输出时钟进行分频，并作为第二分频输出时钟进行输出；和
第三输出分频器，用于以预定的分频比对所述第二分频输出时钟进行分频，并作为所述输出时钟进行输出，
其中，所述第一输出分频器将所述第二分频输出时钟作为所述输出时钟进行接收。
26.一种数字PLL电路，其特征在于，包括：
频率比较器，用于比较基准时钟以及按照所述基准时钟而产生的输出时钟的频率，并输出表示比较结果的频率比较信号；
频率可变电路，其包括延迟电路和第一选择电路，其中所述延迟电路具有多个被串联连接的反相电路，所述第一选择电路按照所述频率比较信号来选择从所述反相电路中的奇数编号的反相电路中输出的奇数输出信号中的任一个，并作为反馈信号反馈到所述延迟电路的输入中；
相位比较器，用于对所述基准时钟以及所述输出时钟的相位进行比较，并输出表示比较结果的相位比较信号；
第二升降计数器，其同步于所述基准时钟，按照所述相位比较信号来进行上升计数或下降计数，并将计得的数值作为第二选择信号进行输出；
第三控制电路，当所述第二选择信号所表示的所述第二升降计数器的计数值通过计数操作从最大值变化到最小值以及从最小值变化到最大值时，输出逻辑电平反相的第三选择信号；以及
第四选择电路，用于接收从所述反相电路中的偶数编号的反相电路中输出的偶数输出信号以及所述奇数输出信号，并在所述第三选择信号为第一逻辑电平期间，按照所述第二选择信号来选择所述奇数输出信号中的任一个，并作为所述输出时钟进行输出，而在所述第三选择信号为第二逻辑电平期间，按照所述第二选择信号来选择所述偶数输出信号中的任一个，并作为所述输出时钟进行输出。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2427085A (en) * 2005-06-08 2006-12-13 Zarlink Semiconductor Ltd Variable signal delaying circuit, quadrature frequency converter and radio frequency tuner
JP2007219642A (ja) 2006-02-14 2007-08-30 Fanuc Ltd 制御システム
US7916824B2 (en) * 2006-08-18 2011-03-29 Texas Instruments Incorporated Loop bandwidth enhancement technique for a digital PLL and a HF divider that enables this technique
GB0622948D0 (en) * 2006-11-17 2006-12-27 Zarlink Semiconductor Inc A digital phase locked loop
US8369452B2 (en) * 2007-12-07 2013-02-05 Micron Technology, Inc. Majority detector apparatus, systems, and methods
WO2010044301A1 (ja) * 2008-10-14 2010-04-22 シャープ株式会社 点灯制御方法、クロック生成方法、クロック生成回路、光源制御回路および表示装置
US8089318B2 (en) * 2008-10-17 2012-01-03 Marvell World Trade Ltd. Methods, algorithms, circuits, and systems for determining a reference clock frequency and/or locking a loop oscillator
TWI427931B (zh) * 2010-07-05 2014-02-21 Univ Nat Yunlin Sci & Tech Full digital fast lock pulse width lock loop
US8471614B2 (en) * 2011-06-14 2013-06-25 Globalfoundries Singapore Pte. Ltd. Digital phase locked loop system and method
KR20130038028A (ko) * 2011-10-07 2013-04-17 삼성전자주식회사 화상형성장치의 정착 장치 및 이의 누설 전류 검지 방법
CN103269220A (zh) * 2013-05-30 2013-08-28 上海坤锐电子科技有限公司 基于数字琐相环的nfc有源负载调制的时钟恢复电路
US9350336B2 (en) * 2014-02-05 2016-05-24 Texas Instruments Incorporated Timing compensation using the system clock
EP3182850B1 (en) 2014-08-18 2018-09-26 3M Innovative Properties Company Respirator including polymeric netting and method of forming same
CN104280613B (zh) * 2014-10-15 2017-03-08 成都振芯科技股份有限公司 一种片内信号间的相位检测与同步电路及其同步方法
PT108094B (pt) * 2014-12-09 2017-02-13 Sapec Agro S A Formulação herbicida compreendendo diclofope-metilo e clodinafope-propargilo
US9621040B2 (en) * 2015-08-20 2017-04-11 Sanken Electric Co., Ltd. PWM signal generator and switching power supply device having same
CN105959001B (zh) * 2016-04-18 2018-11-06 南华大学 变频域全数字锁相环及锁相控制方法
CN108923782B (zh) * 2018-07-19 2021-09-07 深圳大学 一种全数字锁相环及其快速锁相方法
US10516403B1 (en) * 2019-02-27 2019-12-24 Ciena Corporation High-order phase tracking loop with segmented proportional and integral controls
US10790837B1 (en) * 2019-10-22 2020-09-29 Qualcomm Incorporated Self-tuning digital clock generator
US11791829B2 (en) 2021-02-24 2023-10-17 Morse Micro Pty. Ltd. Digital phase-locked loop with fast output frequency digital control
CN115441866B (zh) * 2022-09-16 2023-09-01 武汉市聚芯微电子有限责任公司 基于分频加速的相位追踪环路和方法及电子设备

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2824370B2 (ja) * 1992-10-09 1998-11-11 三菱電機株式会社 位相同期ループ回路
US5436976A (en) * 1992-12-28 1995-07-25 Dougherty; Donald J. Omni-directional stereo speaker
US5475344A (en) * 1994-02-22 1995-12-12 The Board Of Trustees Of The Leland Stanford Junior University Multiple interconnected ring oscillator circuit
JPH08274629A (ja) 1995-03-31 1996-10-18 Seiko Epson Corp ディジタルｐｌｌ回路
KR100245579B1 (ko) * 1995-12-28 2000-02-15 니시무로 타이죠 디지탈 pll회로
US6337589B1 (en) * 1997-09-11 2002-01-08 Mitsubishi Denki Kabushiki Kaisha Phase-lock loop with independent phase and frequency adjustments
KR100295052B1 (ko) 1998-09-02 2001-07-12 윤종용 전압제어지연라인의단위지연기들의수를가변시킬수있는제어부를구비하는지연동기루프및이에대한제어방법
US6326826B1 (en) * 1999-05-27 2001-12-04 Silicon Image, Inc. Wide frequency-range delay-locked loop circuit
DE19946764C2 (de) * 1999-09-29 2003-09-04 Siemens Ag Digitaler Phasenregelkreis
US6356158B1 (en) * 2000-05-02 2002-03-12 Xilinx, Inc. Phase-locked loop employing programmable tapped-delay-line oscillator
US7113011B2 (en) * 2004-06-21 2006-09-26 Silicon Laboratories Inc. Low power PLL for PWM switching digital control power supply

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Publication number Publication date
US20060001464A1 (en) 2006-01-05
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C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: FUJITSU SEMICONDUCTORS CO., LTD

Free format text: FORMER NAME: FUJITSU MICROELECTRON CO., LTD.

CP03 Change of name, title or address

Address after: Kanagawa

Patentee after: Fujitsu Semiconductor Co., Ltd.

Address before: Tokyo, Japan, Japan

Patentee before: Fujitsu Microelectronics Ltd.

ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150519

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150519

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Patentee after: Co., Ltd. Suo Si future

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Patentee before: Fujitsu Semiconductor Co., Ltd.

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Granted publication date: 20091125

Termination date: 20200306