TWI791914B - 分頻器電路、用於分頻器電路的方法及補償電路 - Google Patents

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Abstract

一種分頻器電路包括：計數器，用以回應於時脈訊號的頻率及頻率比的計數器訊號；以及補償電路，耦接到計數器，並且用以產生輸出訊號。輸出訊號具有等於時脈訊號的頻率除以頻率比的頻率及大於1/r的工作循環，其中r係頻率比。此外，一種用於分頻器電路的方法及補償電路亦在此揭露。

Description

分頻器電路、用於分頻器電路的方法 及補償電路
本揭露係關於一種分頻電路技術，特別是關於一種分頻器電路、用於分頻器電路的方法及補償電路。
鎖相迴路(Phase locked loops,PLL)通常在微控制器、解調器、振盪器、通訊系統、或類似者中使用。鎖相迴路產生輸出訊號，此輸出訊號具有與所接收的輸入訊號的相位相關的相位。分頻器係在鎖相迴路中的電路，此鎖相迴路接收具有第一頻率的輸入訊號，並且產生具有第二頻率的輸出訊號，此第二頻率係第一頻率的可除因數。
本揭露提供一種分頻器電路，包含：一計數器及一補償電路。計數器用以產生回應於一時脈訊號的頻率及頻率比的計數器訊號。補償電路耦接到該計數器，並且用以產生具有一頻率和一工作循環的輸出訊號。補償電路的頻率 等於時脈訊號的頻率除以頻率比。工作循環大於1/r，其中r為上述之頻率比。補償電路包含多個比較器電路，比較器電路耦接到計數器的一輸出，具有多個不同閾值，並且用以回應於計數器訊號及不同閾值產生多個比較器輸出訊號。
本揭露提供一種用於分頻器電路的方法，包含：回應於一時脈訊號的一頻率及一頻率比產生一計數器訊號；回應於計數器訊號及多個不同閾值產生多個比較器輸出訊號；從比較器輸出訊號選擇對應於頻率比的一比較器輸出訊號；以及回應於時脈訊號的頻率及所選擇的比較器輸出訊號輸出一輸出訊號。
本揭露提供一種用於分頻器電路的補償電路，補償電路包含：具有多個不同閾值的多個比較器電路，比較器電路用以接收對應於一時脈訊號的一頻率及一頻率比的一計數器訊號，並且回應於計數器訊號及不同閾值而產生多個比較器輸出訊號；一比較器選擇電路，耦接到比較器電路的多個輸出，並且用以從比較器輸出訊號中選擇對應於頻率比的一比較器輸出訊號；以及一重定時電路，耦接到比較器選擇電路的一輸出，並且用以接收時脈訊號，以及回應於時脈訊號的頻率及所選擇的比較器輸出訊號而產生一輸出訊號。
Div_out、Fc:訊號
FVCO:頻率
100:分頻器電路
101:計數器
102:補償電路
103:分頻器
104:電壓控制振盪器(VCO)
105:時脈訊號
110:比較器電路
111:計數器訊號
112:比較器選擇電路
114:重定時電路
116、117:比較器輸出訊號
118、120:訊號
122:輸出訊號
204、206、208:比較器
210:比較器電路
211:計數器訊號
214、216、218:比較器輸出訊號
300:比較器選擇電路
302、304、306、308、310、312:操作
320:操作
400:分頻器電路
402:補償電路
410:比較器電路
412:多工器
414:正反器
416:比較器輸出訊號
420:訊號
422:輸出訊號
425:第一輸入端
504、506、508、512、514、606、608、612、614:線
700:鎖相迴路
701:相位/頻率偵測器(PFD)
702:電荷泵
703:迴路濾波器
704:電壓控制振盪器
705:分頻器電路
800:方法
815、825、835、845:操作
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示的態樣。應注意，根據工業中的標準實務， 各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。
第1圖係根據一些實施例的分頻器電路的示意性方塊圖。
第2圖係根據一些實施例圖示分頻器電路的比較器電路的示例構造的圖。
第3圖係根據一些實施例的藉由分頻器電路的比較器選擇電路執行的示例演算法的流程圖。
第4圖係根據一些實施例的分頻器電路的示例電路實施方式的示意性電路圖。
第5圖包括根據一些實施例的分頻器電路中的各個訊號在第一頻率比處的時間圖。
第6圖包括根據一些實施例的分頻器電路中的各個訊號在第二頻率比處的時間圖。
第7圖係根據一些實施例的包括分頻器電路的鎖相迴路的方塊示意圖。
第8圖係根據一些實施例的方法的流程圖。
以下揭示內容提供許多不同實施例或實例，以便實施所提供標的之不同特徵。下文描述部件、值、操作、材料、佈置或類似者的具體實例以簡化本揭示。當然，此等僅為實例且並不意欲為限制性。可以預期其他部件、值、操作、材料、佈置或類似者。例如，以下描述中在第二特徵上 方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本揭示可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指出所論述的各個實施例及/或構造之間的關係。
一或多個實施例描述了一種改進分頻器電路的輸出訊號的工作循環的方法。工作循環係在一個訊號循環期間訊號係活動的時間週期與一個訊號循環的總週期之間的比率。在一些電路構造中，當訊號處於邏輯「高」狀態時，訊號係活動的。在其他電路構造中，當訊號處於邏輯「低」狀態時，訊號係活動的。在高頻率比處，分頻器電路分開輸入訊號的頻率以獲得較低頻率的輸出訊號，存有輸出訊號的工作循環變得過小的疑慮，在電路效能方面具有進一步不期望的後果。為了解決此種疑慮，在一些實施例中，補償電路耦接到分頻器電路中的計數器，並且用以產生一輸出訊號，此輸出訊號的頻率等於輸入訊號的頻率除以頻率比。此輸出訊號亦具有由補償電路補償在規定範圍內的工作循環，例如，大於1除以頻率比。利用改進的工作循環，亦改進電路效能。在至少一個實施例中，補償電路藉由數個簡單的邏輯閘實施，而功率消耗或晶片面積無顯著增加。
第1圖係根據一些實施例的分頻器電路100的示意性方塊圖。分頻器電路100包括計數器101及耦接到計數器101的補償電路102。
在至少一個實施例中，計數器101係預存在的分頻器103的內部計數器，此內部計數器使用計數器101的計數器訊號來根據頻率比產生分頻訊號。在至少一個實施例中，計數器101係獨立式計數器。計數器101耦接到電壓控制振盪器(voltage controlled oscillator,VCO)104以接收來自電壓控制振盪器104的訊號105。藉由電壓控制振盪器104產生的訊號105操作為具有針對分頻器電路100之頻率FVCO的時脈訊號。用於產生時脈訊號105的其他來源係在各個實施例的範疇內。在第1圖中的示例構造中，頻率比係從其他電路經由訊號118輸入計數器101中的可變整數值。在至少一個實施例中，將頻率比嵌入或儲存在計數器101中。計數器101包括用以從頻率比遞減計數計數器值的電路，例如，一或多個正反器。在本文描述的一些實施例中，從頻率比遞減計數意味著從等於頻率比減一的值遞減計數到零。例如，從頻率比10遞減計數在一些實施例中意味著從9遞減計數到零。在遞減計數構造中，計數器101回應於時脈訊號105的每個完整循環而使計數器值遞減一。計數器101的其他構造(例如，遞增計數構造)係在各個實施例的範疇內。計數器值從計數器訊號111中的計數器101輸出(在第1圖中亦指出為訊號Fc)。計數器訊號111回應於時脈訊號105的頻率FVCO。
補償電路102耦接到計數器101、接收指出頻率比的訊號118、並且用以產生輸出訊號Div_out，此輸出訊號具有等於時脈訊號105的頻率FVCO除以頻率比的頻率以 及在規定範圍內的工作循環，例如，大於1除以頻率比。在第1圖中的示例構造中，補償電路102包含複數個比較器電路(通常稱為110)、比較器選擇電路112、及重定時電路114。在至少一個實施例中，省去重定時電路114。
比較器電路110耦接到計數器101的輸出以接收計數器訊號111。比較器電路110接收計數器訊號111，此計數器訊號指出計數器101的計數器值。比較器電路110具有不同閾值。每個比較器電路110用以將計數器訊號111中的計數器值與對應閾值進行比較，並且回應此比較而輸出對應的比較器輸出訊號。例如，每個比較器電路110的比較器輸出訊號的邏輯位準例如回應於計數器訊號111的計數器值達到對應閾值而從邏輯「高」切換到邏輯「低」。因為比較器電路110具有不同閾值，所以比較器輸出訊號(在第1圖中示意性地指出為116、117)將隨著計數器值由計數器101計數而切換其在不同時間的邏輯位準。具有在不同時間下切換的邏輯位準的比較器輸出訊號116、117選擇性地用於自動調節或補償來自如本文描述的分頻器電路100的輸出訊號的工作循環。
比較器選擇電路112耦接到比較器電路110的輸出以接收比較器輸出訊號116、117，並且用以從比較器輸出訊號116、117中選擇對應於頻率比的比較器輸出訊號。在第1圖中的示例構造中，頻率比係從其他電路經由訊號118輸入比較器選擇電路112中的可變整數值。在至少一個實施例中，將頻率比嵌入或儲存在比較器選擇電路112 中。比較器選擇電路112具有複數個不同的數值範圍，此等數值範圍對應於從比較器電路110接收的比較器輸出訊號116、117。回應於落入複數個不同的數值範圍之中的一數值範圍的頻率比，比較器選擇電路112選擇對應於含有頻率比的數值範圍的比較器輸出訊號。所選擇的比較器輸出訊號藉由比較器選擇電路112輸出為訊號120。訊號120的頻率等於FVCO除以頻率比。藉由使對應於所選擇的比較器輸出訊號的比較器電路110的閾值除以頻率比來獲得訊號120的工作循環。
具體而言，當經由訊號118輸入的頻率比具有第一較低值r1時，此第一較低值落入比較器選擇電路112的第一較低數值範圍中，比較器選擇電路112選擇對應於在比較器電路110的不同閾值之中的第一較低閾值Th1的比較器輸出訊號116，並且輸出比較器輸出訊號116作為訊號120。在此情況下，訊號120的工作循環係Th1/r1。相比之下，在頻率比的相同值r1處，來自根據其他方法的分頻器的輸出訊號的工作循環係1/r1，亦即，低於Th1/r1，因為Th1大於1。
類似地，當經由訊號118輸入的頻率比具有第二較高值r2時，此第二較高值落入比較器選擇電路112的第二較高數值範圍中，比較器選擇電路112選擇對應於在比較器電路110的不同閾值之中的第二較高閾值Th2的比較器輸出訊號117，並且輸出比較器輸出訊號117作為訊號120。在此情況下，訊號120的工作循環係Th2/r2，其中Th2>Th1 並且r2>r1。相比之下，在頻率比的相同值r2處，來自根據其他方法的分頻器的輸出訊號的工作循環係1/r2，亦即，低於Th2/r2，因為Th2大於1。
由此，在相同頻率比處，與來自根據其他方法的分頻器的輸出訊號的工作循環相比，補償(亦即，增加)根據一些實施例的訊號120的工作循環。
另外，回應於頻率比的值，例如，r1或r2，在一些實施例中可能將訊號120的對應工作循環(例如，Th1/r1或Th2/r2)自動地調節在適用於分頻器電路100及/或接收訊號120的其他電路的電路效能的具體範圍內。在至少一個實施例中藉由選擇比較器電路110的適當閾值Th1、Th2等等及/或於此比較器選擇電路112選擇對應於如本文描述的頻率比的比較器輸出訊號的適當數值範圍，來在頻率比的各個值處達成訊號120的工作循環的具體範圍。在至少一個實施例中，訊號120的工作循環的具體範圍係在25-50%之間。
在至少一個實施例中，省去重定時電路114，並且將訊號120輸出為分頻器電路100的輸出訊號。然而，在一些情況下，一或多個計數器101、比較器電路110及比較器選擇電路112導致了在時脈訊號105與訊號120之間的不良的延遲或相移。具體而言，具有時脈訊號105的上升緣的相位從訊號120的上升緣偏移的疑慮。此種疑慮藉由在根據一些實施例的分頻器電路100中包括重定時電路114來解決。重定時電路114耦接到比較器選擇電路112的輸出，並 且用以接收時脈訊號105。重定時電路114用以回應於時脈訊號105的頻率、以及由比較器選擇電路112輸出作為訊號120的所選擇比較器輸出訊號而產生輸出訊號122。例如，重定時電路114用以同步訊號120與時脈訊號105以產生輸出訊號122(在第1圖中亦指出為訊號Div_out)。輸出訊號122基本上係時間(或相位)偏移的訊號120，使得其上升緣與時脈訊號105的上升緣重合。在一些實施例中，在時脈訊號105與訊號120之間的延遲或相移小於時脈訊號105的一個時脈循環。因此，當訊號120與時脈訊號105同步並且藉由重定時電路114輸出為輸出訊號122時，輸出訊號122與輸入時脈訊號105只延遲一個時脈循環。因此，分頻器電路100及/或接收輸出訊號122的其他電路的處理速度實質上不受影響。
第2圖係根據一些實施例圖示分頻器電路的比較器電路210的示例構造的圖。在至少一個實施例中，比較器電路210對應於分頻器電路100中的比較器電路110。比較器電路210耦接以接收計數器訊號211。在至少一個實施例中，計數器訊號211對應於關於第1圖描述的計數器訊號111。在計數器訊號211中的計數器值的十進制及二進制表示在第2圖中以表形式呈現。在第2圖中的示例構造中，計數器訊號211具有五個位元C[0]-C[4]，此等位元表示呈二進制形式的在0與15之間的計數器值。
比較器電路210包括多個比較器204、206、208，例如，在第2圖中的示例構造中的三個比較器。每個 比較器204、206、208係耦接以接收計數器訊號211的不同位元集合的或邏輯閘。輸入比較器204、206、208的不同位元集合表示比較器204、206、208的不同閾值，並且對應於關於第1圖描述的比較器電路110的不同閾值。
例如，比較器204係將計數器訊號211的位元C[1]-C[4]接收為輸入的或邏輯閘。當位元C[1]-C[4]的任一者處於邏輯「高」時，亦即，當在計數器訊號211中的計數器值大於或等於2時，在比較器204的輸出處的比較器輸出訊號214處於邏輯「高」(亦即，「1」)。換言之，比較器204具有閾值2，並且在本文中亦稱為「>2比較器」。
比較器206係將計數器訊號211的位元C[2]-C[4]接收為輸入的或邏輯閘。當位元C[2]-C[4]的任一者處於邏輯「高」時，亦即，當在計數器訊號211中的計數器值大於或等於4時，在比較器206的輸出處的比較器輸出訊號216處於邏輯「高」(亦即，「1」)。換言之，比較器206具有閾值4，並且在本文中亦稱為「>4比較器」。
比較器208係將計數器訊號211的位元C[3]-C[4]接收為輸入的或邏輯閘。當位元C[3]-C[4]的任一者處於邏輯「高」時，亦即，當在計數器訊號211中的計數器值大於或等於8時，在比較器208的輸出處的比較器輸出訊號218處於邏輯「高」(亦即，「1」)。換言之，比較器208具有閾值8，並且在本文中亦稱為「>8比較器」。
比較器204、206、208亦稱為二的冪比較器，因為其閾值可以2j形式呈現，其中j係整數。為了適應較高 頻率比及相關聯的較高計數器值，在一些實施例中，計數器訊號211具有大於5個位元及/或更多二的冪比較器，諸如「>16比較器」、「>32比較器」等等包括在比較器電路210中。
在第2圖中的示例構造中，由於在計數器訊號211中的計數器值從頻率比遞減計數或遞減，比較器輸出訊號214、216、218將切換其在不同時間下的邏輯位準，亦即，首先當計數器值遞減到7時，比較器輸出訊號218將從邏輯「高」切換到邏輯「低」，隨後當計數器值遞減到3時，比較器輸出訊號216將從邏輯「高」切換到邏輯「低」，並且接著當計數器值遞減到1時，比較器輸出訊號214將從邏輯「高」切換到邏輯「低」。在至少一個實施例中，比較器輸出訊號214、216、218對應於比較器輸出訊號116、117，並且輸出到關於第1圖描述的比較器選擇電路。所描述的使用經構造為二的冪比較器的或邏輯閘的構造係實例。其他比較器構造係在各個實施例的範疇內。例如，在一些實施例中實施除了或邏輯閘之外的比較器，及/或在至少一個實施例中實施除了2j之外的閾值。
第3圖係根據一些實施例的藉由分頻器電路的比較器選擇電路300執行的示例演算法的流程圖。在至少一個實施例中，比較器選擇電路300對應於關於1圖描述的比較器選擇電路112，並且用以接收表示頻率比的訊號。在第3圖中的示例構造中，比較器選擇電路300用以從複數個二的冪比較器接收比較器輸出訊號，諸如「>4比較器」、「> 8比較器」、「>16比較器」、「>32比較器」，類似於關於第2圖描述的比較器204、206、208。比較器選擇電路300具有對應於輸入比較器選擇電路300中的比較器輸出訊號的複數個不同的數值範圍，並且用以選擇及輸出對應於含有此頻率比的數值範圍的比較器輸出訊號。所選擇的比較器輸出訊號藉由比較器選擇電路300輸出，並且在一些實施例中，對應於關於第1圖描述的訊號120。
例如，於操作302，比較器選擇電路300決定頻率比是否係大於或等於8且小於或等於15的值。若頻率比大於或等於8且小於或等於15(來自操作302的是)，則比較器選擇電路300於操作304從待輸出的「>4比較器」選擇對應的比較器輸出訊號。換言之，比較器選擇電路300具有從8至15的第一數值範圍，此第一數值範圍對應於來自「>4比較器」的第一比較器輸出訊號。
於操作306(來自操作302的否)，比較器選擇電路300決定頻率比是否係大於或等於16且小於或等於31的值。若頻率比大於或等於16且小於或等於31(來自操作306的是)，則比較器選擇電路300於操作308從待輸出的「>8比較器」選擇對應的比較器輸出訊號。換言之，比較器選擇電路300具有從16至31的第二數值範圍，此第二數值範圍對應於來自「>8比較器」的第二比較器輸出訊號。
於操作310(來自操作306的否)，比較器選擇電路300決定頻率比是否係大於或等於32且小於或等於63的值。若頻率比大於或等於32且小於或等於63(來自操作 310的是)，則比較器選擇電路300於操作312從待輸出的「>16比較器」選擇對應的比較器輸出訊號。換言之，比較器選擇電路300具有從32至63的第三數值範圍，此第三數值範圍對應於來自「>16比較器」的第三比較器輸出訊號。所描述的比較器選擇電路300的數值範圍係非重疊的並且可呈現為從2k至(2k+1-1)，其中k係整數。所描述的數值範圍的格式及/或具體數目係實例。其他構造係在各個實施例的範疇內。
於操作312(來自操作310的否)，比較器選擇電路300決定頻率比係大於63的值，亦即，超出比較器選擇電路300及/或其中包括比較器選擇電路300的分頻器電路的操作頻率比範圍，並且比較器選擇電路300輸出錯誤訊號於操作320。在一些實施例中，當頻率比由計數器或外部電路控制為在操作頻率比範圍內時，省去操作312。在第3圖中的示例構造中，比較器選擇電路300及/或其中包括比較器選擇電路300的分頻器電路不用以在1-7之間的頻率比處操作，由此，在比較器選擇電路300中省去在1與7之間的數值範圍。為了適應與在第2圖的示例構造中描述者相比更高或更低的頻率比，比較器選擇電路300用以接收更多或更少比較器輸出訊號及/或包括更多或更少數值範圍。在一些實施例中，用以執行關於第3圖描述的演算法的任何邏輯電路可用作比較器選擇電路300。在至少一個實施例中，比較器選擇電路300包含多工器。
第4圖係根據一些實施例的分頻器電路400的示例電路實施方式的示意性電路圖。分頻器電路400包括計數器101及耦接到計數器101的補償電路402。在至少一個實施例中，補償電路402對應於關於第1圖描述的補償電路102。補償電路402包括複數個比較器(共同稱為比較器電路410)、多工器412、及正反器414。在至少一個實施例中，比較器電路410對應於比較器電路110，多工器412對應於比較器選擇電路112，並且正反器414對應於關於第1圖描述的重定時電路114。
在本文描述的示例實施方式中，比較器電路410包括對應於關於第2圖描述的彼等的二的冪比較器，並且多工器412用以執行對應於關於第3圖描述者的演算法。更具體而言，將計數器訊號111的不同位元集合輸入比較器電路410中，並且將比較器電路410的比較器輸出訊號416輸入多工器412中。多工器412經由訊號118接收頻率比，並且選擇其中一對應於頻率比的比較器輸出訊號416作為一個輸出訊號420，在一些實施例中，此訊號對應於關於第1圖描述的訊號120。
正反器414(例如，邊緣觸發正反器)具有用以接收時脈訊號105的第一輸入端425、用以接收由多工器412輸出的訊號420的第二輸入端(亦即，D輸入端)、及用以輸出輸出訊號422的輸出端(亦即，Q輸出端)。在至少一個實施例中，正反器414用以同步從多工器412輸出的訊號420與時脈訊號105，並且由正反器414輸出的輸出訊 號422對應於關於第1圖描述的輸出訊號122。關於第5圖及第6圖描述在各個頻率比值處的分頻器電路400的示例操作。
第5圖包括根據一些實施例的分頻器電路400中的各個訊號在第一頻率比處的時間圖。例如，第一頻率比係10。將訊號105(在第5圖中指出為FVCO)輸入計數器101中，此計數器亦接收指出頻率比10的訊號118(未在第5圖中圖示)。計數器101開始從頻率比遞減計數。如本文所描述，從頻率比10遞減計數意味著從9遞減計數到零，並且計數器101於501開始從9計數。於501，計數器101的計數器訊號111(其中計數器值從9遞減計數)在第5圖中指出為訊號Fc。頻率比10亦輸入多工器412，此多工器決定頻率比10落入從8至15的數值範圍中，並且在比較器電路410的比較器輸出訊號之中根據關於第3圖描述的演算法選擇「>4比較器」的比較器輸出訊號。所選擇的「>4比較器」的「閾值=4」在第5圖中指出。如關於第2圖描述，當計數器值在閾值4之下遞減時，所選擇的「>4比較器」的所選擇比較器輸出訊號從對應於不活動狀態的邏輯「高」切換到對應於活動狀態的邏輯「低」。換言之，當計數器值係3、2、1及零時，所選擇的「>4比較器」的所選擇比較器輸出訊號在邏輯「低」處係活動的。所選擇的此比較器輸出訊號從多工器412輸出、藉由正反器414與時脈訊號105同步、並且從正反器414輸出作為輸出訊號422，此輸出訊號在第5圖中指 出為訊號Div_out。亦在第5圖中指出在其他方法中的不包括補償電路的分頻器電路的比較輸出訊號Div_out_old。
針對比較輸出訊號Div_out_old，線504指出訊號Div_out及訊號Div_out_old二者的一個循環的總週期。當訊號Div_out_old係不活動時，線506指出在一個循環中的總「關閉」時間，並且當訊號Div_out_old係活動時，線508指出在一個循環中的總「開啟」時間。將訊號Div_out_old的工作循環定義為總「開啟」時間(如線508所示)除以總週期(如線504所示)或作為(1/頻率比)x100%、或針對頻率比10為10%。當計數器值達到零時，訊號Div_out_old的受限工作循環藉由僅在FVCO的一個循環中當計數器值到達零時訊號Div_out_old在邏輯「低」處為活動而導致。
針對在根據一些實施例的示例構造中的輸出訊號Div_out，當訊號Div_out係不活動時，線512指出在一個循環中的總「關閉」時間，並且當訊號Div_out係活動時，線514指出在一個循環中的總「開啟」時間。將訊號Div_out的工作循環定義為總「開啟」時間(如線514所示)除以總週期(如線504所示)，或作為(閾值/頻率比)x100%。於閾值4(對應於所選擇的「>4比較器」)及頻率比10，訊號Div_out的工作循環係40%，亦即，高於比較輸出訊號的10%的工作循環。訊號Div_out的工作循環的增加藉由當計數器值處於在閾值4之下的3、2、1及零，亦即，在FVCO 的四個循環期間，訊號Div_out在邏輯「低」處係活動而導致。
可以從第5圖看到，輸出訊號Div_out及比較輸出訊號Div_out_old均具有一個循環的相同總週期(如線504所示)，並且由此具有藉由時脈訊號105(或FVCO)的頻率除以頻率比而獲得的相同頻率。例如，於200MHz的FVCO及頻率比10處，訊號Div_out及訊號Div_out_old均具有20Mhz的頻率。然而，歸因於10%的受限工作循環，訊號Div_out_old的脈衝寬度(亦即，線508)係僅5ns。相比之下，利用40%較高工作循環，於20ns，訊號Div_out的脈衝寬度(亦即，線514)係四倍寬。
根據一些實施例的訊號Div_out的較高工作循環及相關聯的較寬脈衝寬度確保分頻器電路100/400及/或從分頻器電路100/400接收輸出訊號的其他電路的電路效能。例如，當將來自分頻器電路的輸出訊號供應到位準偏移器時，來自分頻器電路的輸出訊號的脈衝寬度係位準偏移器在兩個電壓位準之間切換其輸出的時間週期。當在位準偏移器的兩個電壓位準之間的電壓差係相對高(例如，1.8V，與分頻器電路的輸出處的0.75V相比)時，來自其他方法中的分頻器電路的輸出訊號(諸如比較訊號Div_out_old)的窄脈衝寬度可能不足以用於位準偏移器完全或成功地從一個電壓位準切換到另一個。因此，位準偏移器的操作變得不準確或甚至失敗。相比之下，來自根據一些實施例的分頻器電路的輸出訊號(諸如訊號Div_out)的脈衝寬度係寬於 訊號Div_out_old若干倍，並且由此提供足夠時間用於位準偏移器完全或成功地從一個電壓位準切換到另一個。如關於第6圖描述，於較高頻率比，根據一些實施例的分頻器電路的此優點變得甚至更顯而易見。
第6圖包括根據一些實施例的分頻器電路400中的各個訊號在第二頻率比處的時間圖。例如，第二頻率比係120。與第5圖中的200MHz相比，於20MHz的相同頻率下，在分頻器電路的輸出處，但具有的較高的頻率比120，時脈訊號105的頻率係2400MHz。為了簡便，在第6圖中省去時脈訊號105(或FVCO)。計數器101從頻率比120遞減計數。如本文所描述，從頻率比120遞減計數意味著從119遞減計數到零。計數器101的計數器訊號111(其中計數器值從119遞減計數)在第6圖中指出為訊號Fc。頻率比120亦輸入多工器412，此多工器決定頻率比120落入從64至127的數值範圍中，並且根據與關於第3圖描述者類似的演算法在比較器電路410的比較器輸出訊號之中選擇「>32比較器」的比較器輸出訊號。所選擇的「>32比較器」的「閾值=32」在第6圖中指出。以與第2圖類似的方式，當計數器值在閾值32之下遞減時，所選擇的「>32比較器」的所選擇比較器輸出訊號從對應於不活動狀態的邏輯「高」切換到對應於活動狀態的邏輯「低」。換言之，當計數器值係31、30、...及零時，所選擇的「>32比較器」的所選擇比較器輸出訊號在邏輯「低」處係活動的。所選擇的此比較器輸出訊號從多工器412輸出、藉由正反器414與時脈訊號 105同步、並且從正反器414輸出作為輸出訊號422，此輸出訊號在第6圖中指出為訊號Div_out。在其他方法中的不包括補償電路的分頻器電路的比較輸出訊號Div_out_old亦在第6圖中指出。
針對比較輸出訊號Div_out_old，線504指出訊號Div_out及訊號Div_out_old二者的一個循環的總週期。當訊號Div_out_old係不活動時，線606指出在一個循環中的總「關閉」時間，並且當訊號Div_out_old係活動時，線608指出在一個循環中的總「開啟」時間。將訊號Div_out_old的工作循環定義為總「開啟」時間(如線608所示)除以總週期(如線504所示)或作為(1/頻率比)x100%、或針對頻率比120為0.83%。當計數器值達到零時，訊號Div_out_old的受限工作循環藉由僅在FVCO的一個循環(未在第6圖中圖示)中訊號Div_out_old在邏輯「低」處為活動而導致。
針對在根據一些實施例的示例構造中的輸出訊號Div_out，當訊號Div_out係不活動時，線612指出在一個循環中的總「關閉」時間，並且當訊號Div_out係活動時，線614指出在一個循環中的總「開啟」時間。將訊號Div_out的工作循環定義為總「開啟」時間(如線614所示)除以總週期(如線504所示)，或作為(閾值/頻率比)x100%。於閾值32(對應於所選擇的「>32比較器」)及訊號120的頻率比，訊號Div_out的工作循環係(32/120)x100%或26.7%，亦即，遠高於比較輸出訊號的0.83%的工作循環。 訊號Div_out的工作循環的增加藉由當計數器值處於在閾值32之下的31、30、...及零，亦即，在FVCO的32個循環(未在第6圖中圖示)期間，訊號Div_out在邏輯「低」處係活動而導致。
可以從第6圖看到，歸因於0.83%的非常受限的工作循環，在時脈訊號105的1200Mhz的頻率處，比較輸出訊號Div_out_old的脈衝寬度(亦即，線608)係僅416 ps，亦即，小於半奈秒。訊號Div_out_old的此種極窄脈衝寬度非常容易致使經耦接以接收訊號Div_out_old的位準偏移器的操作失敗。相比之下，利用26.7%的較高工作循環，訊號Div_out的脈衝寬度(亦即，線614)係約13.4ns，亦即，寬於訊號Div_out_old的脈衝寬度32倍，由此確保位準偏移器或經耦接以接收訊號Div_out的其他電路的電路效能。
在一些實施例中，藉由適當地選擇比較器電路110/410的閾值及/或於此比較器選擇電路112或多工器412選擇對應於頻率比的比較器輸出訊號的數值範圍，可能在各個頻率比值處輸出具有在具體範圍(例如，在25-50%之間)中訊號Div_out的工作循環。25-50%的具體範圍係工作循環的期望範圍的實例，其中經耦接以從根據一些實施例的分頻器電路接收輸出訊號的其他電路用以最佳地操作及/或產生可靠處理。其他工作循環範圍可在至少一個實施例中藉由適當地選擇比較器電路110/410的閾值及/或如本 文所描述的比較器選擇電路112或多工器412的數值範圍來達成。
在一些實施例中，補償電路102/402藉由數個標準邏輯元件(此或邏輯閘、多工器、正反器等)實施。因此，在至少一個實施例中可忽略不計對功率消耗及/或晶片面積的額外需求。
在一些實施例中，在補償電路102/402中的比較器電路110/140及比較器選擇電路112/多工器412的邏輯元件致使總延遲或相移小於時脈訊號105的一個時脈循環。在藉由重定時電路114/正反器414與時脈訊號105同步之後，分頻器電路100/400的輸出訊號Div_out從時脈訊號105延遲僅一個時脈循環。因此，在至少一個實施例中不顯著影響分頻器電路100/400及/或接收訊號Div_out的其他電路的處理速度。
在一些實施例中，重定時電路114/正反器414用以同步訊號Div_out與如本文描述的時脈訊號105。因此，可能獲得在至少一個實施例中係無故障的訊號Div_out。
在一些實施例中，補償電路102/402及/或整個分頻器電路100/400的構造係獨立於製造製程、供應電壓、及溫度(PVT)變化或不受此等影響。
在一些實施例中，給定意欲頻率比範圍，例如，藉由適當地選擇比較器電路110/410的閾值及/或比較器選擇電路112或多工器412的數值範圍以在意欲頻率比範圍中 的任何頻率比處提供期望訊號Div_out的工作循環，可能設計補償電路102/402的構造。
根據一些實施例的分頻器電路可適用於其中期望分頻訊號的各種電路。關於第7圖描述使用根據一些實施例的分頻器電路的示例電路。
第7圖係根據一些實施例的鎖相迴路700的示意性方塊圖。鎖相迴路700包括均在封閉迴路中耦接的相位/頻率偵測器(phase/frequency detector,PFD)701、電荷泵702、迴路濾波器703、電壓控制振盪器704及分頻器電路705。在至少一個實施例中，分頻器電路705對應於分頻器電路100及/或分頻器電路400。將輸入訊號FIN連同來自分頻器電路705的訊號Div_out輸入相位/頻率偵測器701中。輸入訊號FIN傳播經過電荷泵702、迴路濾波器703、及電壓控制振盪器704。在至少一個實施例中，電壓控制振盪器704對應於關於第1圖描述的電壓控制振盪器104。具有頻率FVCO的時脈訊號FOUT藉由電壓控制振盪器704輸出並且輸入分頻器電路705中，此分頻器電路705產生具有藉由FVCO除以如本文描述的頻率比獲得的頻率的訊號Div_out。除了分頻器電路705的操作之外，鎖相迴路700以在本領域中理解的方式操作，並且在本文中省去鎖相迴路700的其他部件的操作的詳細描述。
第8圖係根據一些實施例的方法800的流程圖。在至少一個實施例中，方法800藉由分頻器電路100及/或分頻器電路400來執行。
於操作815，回應於時脈訊號的頻率及頻率比，產生計數器訊號。例如，如關於第1圖描述，回應於時脈訊號105的頻率FVCO及頻率比，計數器訊號111藉由計數器101產生。
於操作825，回應於計數器訊號及複數個不同閾值而產生複數個比較器輸出訊號。例如，如關於第1圖或第4圖描述，回應於計數器訊號111及複數個不同閾值，藉由比較器電路110或410產生複數個比較器輸出訊號116-117或145。在另一實例中，如關於第2圖描述，分別回應於計數器訊號111及複數個不同閾值2、4、8，藉由比較器204、206、208產生複數個比較器輸出訊號214、216、218。
於操作835，從複數個比較器輸出訊號選擇對應於頻率比的比較器輸出訊號。例如，如關於第1圖或第4圖描述，比較器選擇電路112或多工器412從複數個比較器輸出訊號116-117或比較器輸出訊號416中選擇對應於經由訊號118輸入的頻率比的比較器輸出訊號。在另一實例中，如關於第3圖描述，比較器選擇電路300基於對應於複數個比較器輸出訊號的複數個數值範圍選擇對應於頻率比的比較器輸出訊號。
於操作845，輸出回應於時脈訊號的頻率及所選擇的比較器輸出訊號的輸出訊號，例如，作為關於第1圖或第4圖描述的訊號120、122或訊號Div_out。
在至少一個實施例中，自動地執行所有操作815、825、835、845而無需使用者輸入或介入。
所描述的方法及演算法包括示例操作，但其等並非必須以所示次序執行。根據本揭示的實施例的精神及範疇，可適當地添加、替代、交換次序、及/或消除操作。結合不同特徵的實施例及/或不同實施例係在本揭示的範疇內並且在回顧本揭示之後對於本領域技術人員將顯而易見。
在一些實施例中，一種分頻器電路包含：計數器，用以回應於時脈訊號的頻率及頻率比產生計數器訊號；以及補償電路，耦接到計數器，並且用以產生輸出訊號。輸出訊號具有等於時脈訊號的頻率除以頻率比的頻率及大於1/r的工作循環，其中r係頻率比。
在一些實施例中，補償電路包含複數個比較器電路，比較器電路耦接到計數器的一輸出、具有複數個不同閾值、並且用以回應於計數器訊號及不同閾值產生複數個比較器輸出訊號。
在一些實施例中，比較器電路包含複數個或邏輯閘。
在一些實施例中，補償電路進一步包含一比較器選擇電路，比較器選擇電路耦接到比較器電路的輸出，並且用以從比較器輸出訊號中選擇對應於該頻率比的一比較器輸出訊號。
在一些實施例中，比較器選擇電路具有對應於比較器輸出訊號的複數個不同數值範圍；以及比較器選擇電 路用以回應於落入不同數值範圍之中的一數值範圍中的頻率比，選擇及輸出對應於該數值範圍的該比較器輸出訊號。
在一些實施例中，比較器選擇電路包含一多工器。
該補償電路進一步包含一重定時電路，重定時電路耦接到比較器選擇電路的一輸出、並且用以回應於時脈訊號的頻率及所選擇的比較器輸出訊號產生輸出訊號。
該重定時電路包含一正反器，正反器具有：一第一輸入端，用以接收時脈訊號；一第二輸入端，耦接到比較器選擇電路的輸出以接收所選擇的比較器輸出訊號；以及一輸出端，用以輸出輸出訊號。
在根據一些實施例的方法中，回應於時脈訊號的頻率及頻率比產生計數器訊號。回應於計數器訊號及複數個不同閾值產生複數個比較器輸出訊號。從複數個比較器輸出訊號選擇對應於頻率比的比較器輸出訊號。回應於時脈訊號的頻率及所選擇的比較器輸出訊號的輸出輸出訊號。
在一些實施例中，比較器輸出訊號的每一者的邏輯位準回應於計數器訊號的計數器值達到在不同閾值之中的一對應閾值而切換。
在一些實施例中，不同閾值的每一者係2j，其中j係一整數。
在一些實施例中，比較器輸出訊號對應於複數個不同數值範圍。在選擇比較器輸出訊號中，回應於落入不 同數值範圍之中的一數值範圍中的頻率比，選擇對應於數值範圍的比較器輸出訊號以對應於該頻率比。
在一些實施例中，不同數值範圍包含複數個非重疊數值範圍。
在一些實施例中，不同數值範圍的每一者係從2k至(2k+1-1)，其中k係一整數。
在一些實施例中，在輸出輸出訊號的步驟中，所選擇的比較器輸出訊號與時脈訊號同步以產生輸出訊號，輸出訊號具有：等於該時脈訊號的該頻率除以該頻率比的頻率以及一工作循環，該工作循環等於對應於所選擇的該比較器輸出訊號除以該頻率比的該閾值。
在一些實施例中，輸出訊號的工作循環係在百分之二十五與百分之五十之間。
在一些實施例中，一種用於分頻器電路的補償電路包含複數個比較器電路、比較器選擇電路及重定時電路。複數個比較器電路具有複數個不同閾值，該些比較器電路用以接收對應於時脈訊號的頻率及頻率比的計數器訊號，並且回應於計數器訊號及複數個不同閾值而產生複數個比較器輸出訊號。比較器選擇電路耦接到複數個比較器電路的輸出，並且用以從複數個比較器輸出訊號中選擇對應於頻率比的比較器輸出訊號。重定時電路耦接到比較器選擇電路的輸出，並且用以接收時脈訊號以及回應於時脈訊號的頻率及所選擇的比較器輸出訊號而產生輸出訊號。
在一些實施例中，比較器電路包含複數個或邏輯閘，或邏輯閘耦接到計數器訊號的複數個不同位元集合；以及該些不同位元集合對應於該些不同閾值，每個閾值係2j，其中j係一整數。
在一些實施例中，比較器選擇電路包含一多工器，多工器具有耦接到該些比較器電路的對應輸出的複數個輸入。該多工器具有複數個不同數值範圍，每個數值範圍係從2k至(2k+1-1)，其中k係一整數。多工器用以回應於該頻率比落入不同數值範圍之中的一數值範圍中，選擇及輸出對應於該數值範圍的該比較器輸出訊號至該重定時電路。
在一些實施例中，重定時電路包含一正反器，正反器具有第一輸入端、第二輸入端及輸出端。第一輸入端用以接收該時脈訊號。第二輸入端耦接到該比較器選擇電路的該輸出，以接收所選擇的比較器輸出訊號。輸出端用以輸出作為與該時脈訊號同步所選擇的該比較器輸出訊號的輸出訊號。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示的態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基礎，以便實施本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本揭示的精神及範疇，且可在不脫離本揭示的精神及範疇的情況下產生本文的各種變化、取代及更改。
100:分頻器電路
101:計數器
102:補償電路
103:分頻器
104:電壓控制振盪器
105:時脈訊號
Div_out、Fc:訊號
FVCO:頻率
110:比較器電路
111:計數器訊號
112:比較器選擇電路
114:重定時電路
116、117:比較器輸出訊號
118、120:訊號
122:輸出訊號

Claims (10)

  1. 一種分頻器電路，包含：一計數器，用以回應於一時脈訊號的一頻率及一頻率比產生從該頻率比遞減的一計數器訊號；以及一補償電路，耦接到該計數器，並且用以產生一輸出訊號，該輸出訊號具有：一頻率，該輸出訊號的該頻率等於該時脈訊號的該頻率除以該頻率比，以及一工作循環，該工作循環大於1/r，其中r係該頻率比，其中該補償電路包含多個比較器電路，該些比較器電路耦接到該計數器的一輸出，具有多個不同閾值，並且用以回應於該計數器訊號及該些不同閾值產生多個比較器輸出訊號。
  2. 如請求項1所述的分頻器電路，其中該補償電路進一步包含一比較器選擇電路，該比較器選擇電路耦接到該些比較器電路的多個輸出，並且用以從該些比較器輸出訊號中選擇對應於該頻率比的一比較器輸出訊號。
  3. 如請求項2所述的分頻器電路，其中該比較器選擇電路具有對應於該些比較器輸出訊號的多個不同數值範圍；以及 該比較器選擇電路用以回應於落入該些不同數值範圍之中的一數值範圍中的該頻率比，選擇及輸出對應於該數值範圍的該比較器輸出訊號。
  4. 如請求項2所述的分頻器電路，其中該補償電路進一步包含一重定時電路，該重定時電路耦接到該比較器選擇電路的一輸出、並且用以回應於該時脈訊號的該頻率及所選擇的該比較器輸出訊號產生該輸出訊號。
  5. 一種用於分頻器電路的方法，包含：回應於一時脈訊號的一頻率及一頻率比產生一計數器訊號；將該頻率比與複數個數值範圍各自的一上限值與不同於該上限值的一下限值進行比較；回應於比較，當該頻率比在該些數值範圍中的一第一數值範圍中且該計數器訊號的一計數器值遞減到對應一第一比較器的一第一閾值，透過該第一比較器輸出具有一第一邏輯值的一第一比較器輸出訊號；當該頻率比在該些數值範圍中之不同於該第一數值範圍的一第二數值範圍中且該計數器訊號的該計數器值遞減到對應不同於該第一比較器的一第二比較器的一第二閾值，透過該第二比較器輸出具有該第一邏輯值的一第二比較器輸出訊號；以及 回應於該時脈訊號的該頻率及該第一比較器輸出信號或該第二比較器輸出信號輸出一輸出訊號。
  6. 如請求項5所述的方法，其中該第一比較器輸出訊號的一第一邏輯位準回應於該計數器訊號的該計數器值達到該第一閾值而切換，且該第二比較器輸出訊號的一第二邏輯位準回應於該計數器訊號的該計數器值達到該第二閾值而切換。
  7. 如請求項5所述的方法，其中該第一閾值為2j且該第二閾值為2k，j跟k為整數。
  8. 一種用於分頻器電路的補償電路，該補償電路包含：具有多個不同閾值的多個比較器電路，該些比較器電路用以接收對應於一時脈訊號的一頻率及一頻率比的一計數器訊號，並且回應於該計數器訊號及該些不同閾值而產生多個比較器輸出訊號；一比較器選擇電路，耦接到該些比較器電路的多個輸出，並且用以從該些比較器輸出訊號中選擇對應於該頻率比的一比較器輸出訊號；以及一重定時電路，耦接到該比較器選擇電路的一輸出，並且用以 接收該時脈訊號，以及回應於該時脈訊號的該頻率及所選擇的該比較器輸出訊號而產生一輸出訊號，該輸出訊號的每一個上升緣與該時脈訊號的上升緣重合。
  9. 如請求項8所述的補償電路，其中該比較器選擇電路包含一多工器，該多工器具有耦接到該些比較器電路的對應多個輸出的多個輸入，該多工器具有多個不同數值範圍，每個數值範圍是從2k至(2k+1-1)，其中k是一整數，以及該多工器用以回應於該頻率比落入該些不同數值範圍之中的一數值範圍中，選擇及輸出對應於該數值範圍的該比較器輸出訊號至該重定時電路。
  10. 如請求項8所述的補償電路，其中該重定時電路包含一正反器，該正反器具有一第一輸入端，用以接收該時脈訊號，一第二輸入端，耦接到該比較器選擇電路的該輸出，以接收所選擇的該比較器輸出訊號，以及一輸出端，用以輸出作為與該時脈訊號同步的所選擇的該比較器輸出訊號的該輸出訊號。
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