TW201630347A - 數位延遲單元與信號延遲電路 - Google Patents

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Abstract

本發明的一實施例為一種數位延遲單元，由複數個NAND閘所組成。該數位延遲單元包括一第一延遲路徑與一第二延遲路徑。該第一延遲路徑，耦接在一第一輸入端與一輸出端之間，用以提供一個NAND閘的時間延遲。該第二延遲路徑，耦接在一第二輸入端與該輸出端之間，可用以提供三個NAND閘的時間延遲。

Description

數位延遲單元與信號延遲電路
本發明為一種信號延遲電路，特別是一種全數位式的信號延遲電路。
隨著半導體科技的進步，積體電路的操作頻率也越來越快，積體電路內部的元件與外部元件之間不同步的情形也越來越嚴重。為了消除這種不同步，因此需要在積體電路內部設計一個鎖相迴路(phase locked loop,PLL)或延遲鎖定迴路(delay-locked loop,DLL)以進行時脈之校正，使得積體電路內部的所有元件的時脈相位皆能相同。一般而言，鎖相迴路內包含一電壓控制振盪器(voltage controlled oscillator)，而此電壓控制振盪器常會無法避免的累積抖動(jitter)，進而使得鎖相迴路之雜訊抗擾性(noise immunity)低於延遲鎖定迴路。
延遲鎖定迴路包括了類比式延遲鎖定迴路以及數位式延遲鎖定迴路。而在數位式延遲鎖定迴路中，通常會使用數位延遲線來進行相位延遲，但是習知的數位延遲線至少需要兩個元件來進行相位延遲，因此在高速傳輸下，造成數位延遲線的一基本延遲時間過大，使得相位校正無法正確地被執行。
第1A圖為習知一數位延遲線的示意圖。第1圖中的數位延遲線使用了3個NAND閘，其中每一個NAND閘的延遲時間為Td，因此第1圖中的數位延遲線最小的延遲時間為2Td。第 1圖中的數位延遲線有兩個延遲路徑，分別是經由NAND閘11與13的第一延遲路徑，以及經過NAND閘12與13的第二延遲路徑。時脈信號CLKA經由第一延遲路徑會產生2Td的相位延遲，同樣地，時脈信號CLKB經由第一延遲路徑會產生2Td的相位延遲。但是萬一時脈信號CLKA或CLKB所需要的相位延遲小於2Td，則第1A圖中的數位延遲線並無法提供正確的相位延遲。
第1B圖為習知另一數位延遲線的示意圖。在第1B圖中，假設NAND閘101與102的延遲時間為Td，反相器103的延遲時間為T，則第1圖中的數位延遲線的延遲時間可能為2Td或(Td+T)。同樣地，萬一遇到時脈信號CLKA或CLKB所需要的相位延遲小於2Td或(Td+T)，則第1B圖中的數位延遲線並無法提供正確的相位延遲。
為了使全數位延遲線的效能更佳，本發明提供一種全數位延遲線，該全數位延遲線可提供最小為1個NAND閘的相位延遲時間。
本發明的一實施例為一種數位延遲單元，由複數個NAND閘所組成。該數位延遲單元包括一第一延遲路徑與一第二延遲路徑。該第一延遲路徑，耦接在一第一輸入端與一輸出端之間，用以提供一個NAND閘的時間延遲。該第二延遲路徑，耦接在一第二輸入端與該輸出端之間，可用以提供三個NAND閘的時間延遲。
本發明的另一實施例提供一種數位延遲單元。該數位延遲單元包括一反相器、一第一信號輸入端、一第一NAND 閘、一第二NAND閘、一第三NAND閘、一第四NAND閘以及一第二信號輸入端。該反相器用以接收一第一信號。第一信號輸入端，耦接至第一NAND閘的一第一輸入端。第一NAND閘的第二輸入端耦接至該反相器的輸出端。第二NAND閘的第一輸入端耦接至該第一NAND閘的一輸出端。第三NAND閘的第一輸入端耦接至該第二NAND閘的一輸出端，且第三NAND閘的第二輸入端耦接至一第二信號輸入端。第四NAND閘的一第一輸入端接收一第一信號，第二輸入端接收一第二信號且第四NAND閘的輸出端耦接至該第二NAND閘的第二輸入端。當第一信號輸入端接收一輸入信號時，該第一信號的邏輯準位被設為1。當第二信號輸入端接收該輸入信號時，該第一信號的邏輯準位被設為0，且該第一信號輸入端的邏輯準位被設為1。
本發明的另一實施例提供一種信號延遲電路，包括一延遲控制電路以及一數位延遲電路。該延遲控制電路，根據一輸入信號與一參考信號產生一控制信號。該數位延遲電路，由複數個NAND閘所組成，接收該輸入信號，並根據該控制信號延遲該輸入信號以產生一延遲後的輸入信號，其中該數位延遲電路的一最小延遲為一NAND閘的時間延遲。
11，12，13，101，102，321‧‧‧NAND閘
21‧‧‧第一NAND閘
22‧‧‧第二NAND閘
23‧‧‧第三NAND閘
24‧‧‧第四NAND閘
103、25‧‧‧反閘
20‧‧‧數位延遲單元
30‧‧‧數位延遲線
31‧‧‧第一數位延遲單元
32‧‧‧第二數位延遲單元
40‧‧‧數位延遲線
41‧‧‧第一數位延遲單元
42‧‧‧第二數位延遲單元
43‧‧‧多工器
51‧‧‧延遲控制電路
52‧‧‧數位延遲電路
第1A圖為習知一數位延遲線的示意圖。
第1B圖為習知另一數位延遲線的示意圖。
第2圖為根據本發明之一數位延遲單元的一實施例的示意圖。
第3圖為根據本發明之一數位延遲線的一實施例的示意圖。
第4圖為根據本發明之一數位延遲線的另一實施例的示意圖。
第5圖為根據本發明之一信號延遲電路的一實施例的示意圖。
第2圖為根據本發明之一數位延遲單元的一實施例的示意圖。第2圖中的數位延遲單元20可以應用在一數位延遲線，且時脈信號可以輸入時脈輸入端A或B，以在輸出端Y輸出一延遲後的時脈信號。數位延遲單元20包括第一NAND閘21、第二NAND閘22、第三NAND閘23以及第四NAND閘24。第NAND閘21具有一第一輸入端，耦接至時脈輸入端A，以及一第二輸入端，耦接至反向器25的輸出端，其中反向器25接收一信號T。第四NAND閘24具有一第一輸入端，接收一信號P，以及一第二輸入端，接收一信號T。第二NAND閘22的兩個輸入端分別耦接至第一NAND閘21的輸出端與第四NAND閘24的輸出端。第三NAND閘23的的兩個輸入端分別耦接至輸入時脈輸入端B與第二NAND閘22的輸出端。
當一第一時脈信號選擇時脈輸入端A輸入時，信號T的邏輯準位被設為0，以確保第二NAND閘22輸出的信號是延遲後的第一時脈信號。此時時脈輸入端B的邏輯準位被設為1，以確保第三NAND閘23輸出的信號是延遲後的第一時脈信號。當第一時脈信號選擇時脈輸入端B輸入時，信號T的邏輯準位被 設為1，此時第二NAND閘22輸出為邏輯準位1，以確保第三NAND閘23輸出的信號是延遲後的第一時脈信號。因此，在使用數位延遲單元20時，必需額外的電路控制信號T、時脈輸入端A與B的邏輯準位。
假設每一個NAND閘的延遲時間為Td，則數位延遲單元20可以提供Td與3Td的相位延遲時間。時脈輸入端A經由第一延遲路徑到達輸出端Y，而時脈輸入端B經由第二延遲路徑到達輸出端Y，其中第一延遲路徑只經過第一NAND閘23，而第二延遲路徑則經過第一NAND閘21、第二NAND閘22以及第三NAND閘23。
如果一時脈信號需要被延遲1個Td的相位延遲時間，則該時脈信號被注入(injected)到時脈輸入端A，經由第一延遲路徑使得輸出端Y輸出的時脈信號與原始的時脈信號具有1個Td的相位延遲時間。如果一時脈信號需要被延遲3個Td的相位延遲時間，則該時脈信號被注入(injected)到時脈輸入端B，經由第一延遲路徑使得輸出端Y輸出的時脈信號與原始的時脈信號具有3個Td的相位延遲時間。
與習知的數位延遲線相比，本發明的數位延遲單元的最小延遲時間可以縮短到一個NAND閘的相位延遲時間，大幅的提升了電路的可操作頻率範圍。
第3圖為根據本發明之一數位延遲線的一實施例的示意圖。數位延遲線30包括了第一數位延遲單元31與第二數位延遲單元32。假設每一個NAND閘的延遲時間為Td，則第一數位延遲單元31可以提供Td與3Td的相位延遲時間。第二數位 延遲單元32內具有複數個NAND閘，其中NAND閘的數量是可以變動的。在另一個實施例中，NAND閘的數量是根據輸入的時脈信號所需的相位延遲時間所決定。
雖然在第3圖中，時脈信號的輸出端為端點Y，但是第二數位延遲單元32可以根據另一控制電路以及對應的控制信號，將第二數位延遲單元32內的任一NAND閘的輸出端作為時脈信號的輸出端。舉例來說，假設時脈信號需要2Td的相位延遲時間，則控制電路就可以將第將輸入的時脈信號由NAND閘321的輸出端來輸出，使得輸入的時脈信號與NAND閘321的輸出端所輸出的時脈信號具有2Td的相位延遲時間。
另外，在第二數位延遲單元32內的所有NAND閘的輸入端除了耦接前一級的NAND閘的輸出端外，另一個輸入端則恆接收一邏輯準位1的信號。
另外，假設數位延遲線30為一16級的數位延遲線，則在本實施例中，最少只需要19個NAND閘即可完成，可大幅減少NAND閘的數量以及數位延遲線30所佔的佈線面積(layout area)。
第4圖為根據本發明之一數位延遲線的另一實施例的示意圖。數位延遲線40包括第一數位延遲單元41與第二數位延遲單元42，其中第一數位延遲單元41與第二數位延遲單元42之間更耦接複數個數位延遲單元。在本實施例中，第二數位延遲單元42與其他的數位延遲單元內的電路都與第一數位延遲單元41相同，且每一個數位延遲單元內的NAND閘的規格都是一樣的。在本實施例中，每一個數位延遲單元提供了一個 NAND閘的時間延遲Td，並透過控制信號決定輸入信號的延遲時間。在本實施例中，需要被延遲的信號被輸入到時脈輸入端B，且信號T的邏輯準位被設為1。
數位延遲線40的輸出信號被輸出至多工器43的一輸入端與一反相器44。多工器43的另一輸入端耦接反相器44的輸出端。因為本實施例中的每一個數位延遲單元實際上只透過一個NAND閘進行時間延遲，因此需要根據輸入信號經過的NAND閘的數量來決定數位延遲線40的輸出信號是否需要被反相。假設控制信號決定輸入信號的延遲時間為奇數個時間延遲Td，則多工器43將反相器44的輸出信號輸出到輸出端OUT。假設控制信號決定輸入信號的延遲時間為偶數個時間延遲Td，則多工器43將數位延遲線40的輸出信號輸出到輸出端OUT。此外，在本實施例中，多工器43也是以NAND閘所實現。
第5圖為根據本發明之一信號延遲電路的一實施例的示意圖。信號延遲電路包含了一延遲控制電路51以及一數位延遲電路52。延遲控制電路51接收一參考時脈信號RCLK以及一控制信號Sc。在本實施例中，控制信號Sc為一數位碼。控制信號Sc是根據參考時脈信號RCLK與輸入信號CLK的一相位差所決定。數位延遲電路52用以根據控制信號Sc來延遲輸入訊號CLK以產生一輸出訊號CLK_d。在本實施例中，數位延遲電路52的實施方式可參考第2~4圖的數位延遲單元與數位延遲線電路。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精 神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧數位延遲單元
21‧‧‧第一NAND閘
22‧‧‧第二NAND閘
23‧‧‧第三NAND閘
24‧‧‧第四NAND閘
25‧‧‧反閘

Claims (6)

  1. 一種數位延遲單元，由複數個NAND閘所組成，包括：一第一延遲路徑，耦接在一第一輸入端與一輸出端之間；以及一第二延遲路徑，耦接在一第二輸入端與該輸出端之間，其中該第一延遲路徑提供一個NAND閘的時間延遲。
  2. 如申請專利範圍第1項所述之數位延遲單元，其中該第二延遲路徑用以提供至少三個NAND閘的時間延遲。
  3. 一種數位延遲單元，包括：一反相器，接收一第一信號；一第一信號輸入端，耦接至一第一NAND閘的一第一輸入端；該第一NAND閘，其第二輸入端耦接至該反相器的輸出端；一第二NAND閘，其第一輸入端耦接至該第一NAND閘的一輸出端；一第三NAND閘，其第一輸入端耦接至該第二NAND閘的一輸出端，其第二輸入端耦接至一第二信號輸入端；以及一第四NAND閘，其一第一輸入端接收一第一信號，一第二輸入端接收一第二信號，且一輸出端耦接至該第二NAND閘的一第二輸入端；其中當第一信號輸入端接收一輸入信號時，該第一信號的邏輯準位被設為1，以及當第二信號輸入端接收該輸入信號時，該第一信號的邏輯準位被設為0，且該第一信號輸入端的邏輯準位被設為1。
  4. 一種信號延遲電路，包括：一延遲控制電路，根據一輸入信號與一參考信號產生一控制信號；以及一數位延遲電路，由複數個NAND閘所組成，接收該輸入信號，並根據該控制信號延遲該輸入信號以產生一延遲後的輸入信號，其中該數位延遲電路的一最小延遲為一NAND閘的時間延遲。
  5. 如申請專利範圍第4項所述之信號延遲電路，其中該數位延遲電路包括複數個數位延遲單元，其中每一數位延遲單元包括：一第一延遲路徑，耦接在一第一輸入端與一輸出端之間；以及一第二延遲路徑，耦接在一第二輸入端與該輸出端之間，其中該第一延遲路徑提供一個NAND閘的時間延遲。
  6. 如申請專利範圍第4項所述之信號延遲電路，其中該數位延遲電路包括複數個數位延遲單元，其中每一數位延遲單元包括：一反相器，接收一第一信號；一第一信號輸入端，耦接至一第一NAND閘的一第一輸入端；該第一NAND閘，其第二輸入端耦接至該反相器的輸出端；一第二NAND閘，其第一輸入端耦接至該第一NAND閘的一輸出端；一第三NAND閘，其第一輸入端耦接至該第二NAND閘的一 輸出端，其第二輸入端耦接至一第二信號輸入端；以及一第四NAND閘，其一第一輸入端接收一第一信號，一第二輸入端接收一第二信號，且一輸出端耦接至該第二NAND閘的一第二輸入端；其中當第一信號輸入端接收該輸入信號時，該第一信號的邏輯準位被設為1，以及當第二信號輸入端接收該輸入信號時，該第一信號的邏輯準位被設為0，且該第一信號輸入端的邏輯準位被設為1。
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