CN114531151A - 锁相回路、产生周期性输出波形的方法及时钟产生电路 - Google Patents

锁相回路、产生周期性输出波形的方法及时钟产生电路 Download PDF

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CN114531151A CN202110400647.3A CN202110400647A CN114531151A CN 114531151 A CN114531151 A CN 114531151A CN 202110400647 A CN202110400647 A CN 202110400647A CN 114531151 A CN114531151 A CN 114531151A
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Abstract

提供了一种锁相回路、产生周期性输出波形的方法及时钟产生电路，锁相回路包含相位/频率检测器、电荷泵、振荡器以及重新对准路径。相位/频率检测器用以接收参考信号及反馈信号。电荷泵用以接收来自该相位/频率检测器的输出并产生脉冲。振荡器用以基于该些电荷泵脉冲产生输出波形。重新对准路径用以基于来自该相位/频率检测器的该些输出来产生提供给该振荡器的一时钟重新对准信号。

Description

锁相回路、产生周期性输出波形的方法及时钟产生电路
技术领域
本案是关于一种锁相回路，更特定而言是关于用于产生电路时钟的一种锁相回路。
背景技术
高速时钟信号具有多种应用，包括无线数据通讯以及医疗装置及仪器。锁相回路(phase locked loop，PLL)是通常实现来将第一装置(通常是诸如电压控制振荡器(voltage controlled oscillator，VCO)的较高频率的本地振荡器装置)的相位及频率锁定到第二装置(通常是诸如温度补偿(temperature compensated，TCXO)或烘箱控制振荡器(oven controlled oscillator，OCXO)的较低频率的参考装置)的装置。之所以利用PLL是因为第一装置(通常是较高频率的装置)的相位及频率在温度及时间上可能不是很稳定，而第二装置关于该些特性表现得更好。
发明内容
根据本案的一实施例，揭露一种锁相回路，包含相位/频率检测器、电荷泵、振荡器以及重新对准路径。相位/频率检测器用以接收参考信号及反馈信号。电荷泵用以接收来自相位/频率检测器的输出并产生脉冲。振荡器用以基于电荷泵脉冲产生输出波形。重新对准路径用以基于来自相位/频率检测器的输出来产生提供给振荡器的时钟重新对准信号。
根据本案的另一实施例，揭露产生周期性输出波形的方法，包含使用相位/频率检测器比较参考信号与反馈信号的相位及频率。使用电荷泵基于相位/频率检测器的输出产生脉冲。基于电荷泵脉冲及时钟重新对准信号产生输出波形，时钟重新对准信号是基于来自相位/频率检测器的输出。
根据本案的另一实施例，揭露一种时钟产生电路，包含电荷泵、重新对准电路及振荡器。电荷泵用以接收第一输入信号及第二输入信号，电荷泵用以将第一输入信号及第二输入信号路由至相应的第一对准逻辑门及第二对准逻辑门，电荷泵用以基于第一输入信号及第二输入信号产生脉冲信号。重新对准电路用以在第一输入信号及第二输入信号都经路由通过第三对准逻辑门之后，基于第一输入信号及第二输入信号来产生重新对准信号。振荡器用以基于脉冲信号及重新对准信号来产生输出波形。
附图说明
当结合附图阅读时，根据以下详细描述可最好地理解本案的一实施例的态样。
图1是描绘根据实施例的具有基于电荷泵的重新对准的锁相回路的方块图；
图2是描绘根据实施例的具有匹配偏斜减轻电路的锁相回路的图；
图3描绘了以上关于图2描述的信号的相对时序；
图4是示出根据实施例的PLL信号的相对脉冲宽度的图；
图5是示出具有脉冲产生器的PLL的图，该脉冲产生器基于重新对准脉冲宽度控制信号进行操作；
图6是示出根据实施例的具有可控制脉冲宽度的脉冲产生器的图；
图7描绘了根据实施例的利用或门偏斜减轻电路的锁相回路；
图8是描绘产生周期性输出波形的方法的流程图。
【符号说明】
100:PLL
102:VCO
104:电荷泵
106:反馈路径
108:反馈路径电路
110:相位/频率检测器(PFD)
112:低通滤波器
114:重新对准路径
116:脉冲产生器
118:(匹配)偏斜减轻电路A
120:(匹配)偏斜减轻电路B
CLKrl:(时钟)重新对准信号
Fout:输出波形
Upbuf,DNbuf:信号,缓冲输出
Fref:参考频率
Uppfd,DNpfd:控制信号
Fin,Fbk:输入
VCOin:电压,电压位准
Uppump,DNpump:信号
Fup_and_dn:信号,输入
302,304,306,402,404,406:时间
200:分频器
201:缓冲器
202,208:缓冲器
204,206:电流源
502:重新对准脉冲宽度控制信号
600:脉冲产生器
602:反相器列
604:宽度控制电路
606,608,610,612,614:与非门
616,618,620:反相器
Widthcontrol[2:0]:(三位)宽度控制信号
702:偏斜减轻电路A
704:偏斜减轻电路B
Fup_or_d:信号
802,804,806:步骤
具体实施方式
以下揭露提供了用于实现所提供的标的的不同特征的许多不同的实施例或实例。以下描述组件及组态的特定实例以简化本案的一实施例。当然，该些仅是实例，并不旨在进行限制。另外，本案的一实施例可以在各个实例中重复附图标号及/或字母。该重复是出于简单及清楚的目的，且其本身并不指示所讨论的各种实施例及/或组态之间的关系。
如上所述，PLL可以用于维持高频振荡器(例如，如本文的实例中所描述的VCO)的正确的操作行为。但是，PLL本身有时可能会名义上关闭，有时基于一段时间内累积的少量误差。为了解决此种不完美的PLL行为，可以用重新对准路径来实现PLL，该重新对准路径用以产生提供给VCO的时钟重新对准信号(例如，周期性地、根据命令、在发生错误或其他预定条件时)，以将VCO操作与参考装置重新对准。在一些实施例中，时钟重新对准信号与VCO及PLL的当前状态的正确对准对于实现正确的重新对准操作以使得锁定状态不经破坏可能是重要的。在实施例中，本文的系统及方法向VCO提供准确时序的时钟重新对准信号。
图1是描绘根据实施例的具有基于电荷泵的重新对准的锁相回路的方块图。PLL100控制VCO102，该VCO102用以基于由电荷泵104产生的电荷泵脉冲及重新对准信号(CLKrl)来产生周期性的输出波形(Fout)。示范性PLL 100用作负反馈系统，该负反馈系统将VCO 102的相位及频率锁定为来自在Fref处提供的更稳定的装置的通常较低频率的信号。反馈路径106包括反馈路径电路108，在实施例中，该反馈路径电路108包括分频器以将VCO102输出频率Vout降低到与参考频率Fref的频率近似匹配。在实施例中，如本文进一步描述的，在一些延迟量之后，相位/频率检测器(phase/frequency detector，PFD)110在Fin处接收参考频率，且在输入Fbk接收来自反馈路径106的反馈信号。PFD 110比较在输入Fin、Fbk处接收的信号，并产生控制信号Uppfd及DNpfd，该控制信号Uppfd及DNpfd指导电荷泵104以参考频率Fref速率吸收或提供电流脉冲。来自电荷泵104的那些电流脉冲由低通滤波器112处理以产生施加到VCO102的调谐端口的电压VCOin，一直持续到PFD的输入(Fin、Fbk)相等且同相为止的调整制程。当该些输入相等时，PLL 100称为已锁定。
尽管存在锁定状态，但随着时间的流逝，相位噪声、杂散信号及其他现象可能导致PLL100的异常行为，从而导致VCO102的次优输出。为了减轻该次优的行为，重新对准路径114使用在实施例中包含脉冲产生器的重新对准电路116向VCO102提供(例如，周期性地)时钟重新对准脉冲CLKrl。重新对准电路116接收基于直接从电荷泵104正前方或附近接收的信号Upbuf及DNbuf的输入信号。为了维持点击重新对准信号CLKrl与VCO102及PLL的当前状态的正确的对准，以便不破坏PLL100的锁定状态，电荷泵104及重新对准路径114可以包括使用匹配的电路分别处理信号Upbuf及DNbuf的(匹配)偏斜减轻电路A118、(匹配)偏斜减轻电路B120。例如，偏斜减轻电路A 118可以使用第一逻辑门来处理信号Upbuf，且使用第二逻辑门来处理DNbuf，而偏斜减轻电路B 120可以使用第三逻辑门来处理信号Upbuf及DNbuf两者，其中第一、第二及第三逻辑门具有相同的类型(例如，与门、或门)，且在实施例中，具有相同的逻辑门(例如，相同的部件编号、多栅极集成电路上的类型相同的门)。
图2是描绘根据实施例的具有匹配偏斜减轻电路的锁相回路的图。PLL 100包括PFD 110，该PFD 110在输入Fbk处接收反馈回路106之后，在输入Fin处接收参考信号Fref，且从反馈路径电路108(例如，分频器200及缓冲器201)接收反馈信号，并基于在输入Fin、Fbk处的那些输入信号的频率及相位的比较来产生输出控制信号Uppfd、DNpfd。电荷泵104接收PFD110的输出，并使用该些输出来产生提供给低通滤波器112的电流脉冲，该低通滤波器112将电流脉冲转换为提供给VCO102的电压位准VCOIN。PLL 100进一步包括重新对准路径114，该重新对准路径114用以产生基于来自PFD 110的输出(即，源自控制信号UPpfd、DNpfd的信号)提供给VCO102的时钟重新对准信号CLKrl。
进一步参考电荷泵104，电荷泵104从PFD 110接收输入的控制信号Uppfd、DNpfd，且在实施例中可以将那些输入信号提供给缓冲器202。在实施例中，由缓冲器202提供的延迟量在设计阶段期间是使用者可控制的，诸如在使用计算机辅助电路设计软件时。来自缓冲器202的缓冲输出Upbuf、DNbuf提供给偏斜减轻电路A118。在图2的实例中，偏斜减轻电路A118、偏斜减轻电路B120使用与门来实现。偏斜减轻电路A 118包含与门，该些与门输入中的一个被拉高(tied high)，且另一输入分别接收缓冲输出Upbuf、DNbuf中的一者，以分别产生信号Uppump、DNpump。信号Uppump控制连接到电流源204的开关，以便基于信号UPpump将电流脉冲提供给低通滤波器112。信号DNpump控制连接到另一电流源206的开关，以便基于信号DNpump将电流脉冲吸收到低通滤波器112。
进一步看重新对准路径114，偏斜减轻电路B 120从电荷泵104接收信号UPbuf及DNbuf。偏斜减轻电路B 120使用与偏斜减轻电路A 118中所使用的与门实质上相同或相同的与门(例如，相同类型的门、相同大小的门、相同部件编号)来实现。偏斜减轻电路B 120将信号UPbuf及DNbuf都提供给与门输入，以产生提供给脉冲产生器重新对准电路116的信号Fup_and_dn。脉冲产生器116基于接收到信号Fup_and_dn来提供时钟重新对准信号CLKrl，其中在实施例中，时钟重新对准信号CLKrl的宽度是可控制的，诸如本文中进一步描述的。
图2的示范性重新对准路径114提供了多个特征，该多个特征单独地或共同地保持时钟重新对准信号CLKrl与VCO102及PLL100的当前状态的对准，以避免在重新对准期间破坏PLL100的锁定状态。首先，使用后PFD 110信号作为重新对准路径114的输入减轻了在电路的设计阶段估计缓冲器延迟的困难。如上所述，某些缓冲器延迟(例如，来自缓冲器202的延迟)可在计算机辅助电路设计期间由使用者控制。但是，在一些情况下，其他信号缓冲(例如，在输入Fref与Fin之间的缓冲器208处缓冲)可以由计算机辅助电路设计软件的自动布局及布线例程来选择，以解决与较大电路的PLL100出现在其中的其他组件之间的时序问题。如果重新对准路径114源自PFD110之前(例如，来自缓冲器208之前的参考频率FREF源附近)，则在缓冲器208处的不确定的缓冲器延迟量将在重新对准路径114中引入不确定性。重新对准路径信号114的早期提供可能需要使用可程序延迟线或延迟锁回路来解决缓冲器208及202中不确定的总延迟。通过从缓冲器208之后(在实施例中为缓冲器202)提供重新对准路径信号114，可以避免对可程序延迟线或延迟锁回路的任何需要。
第二，经由在偏斜减轻电路118、120处使用相同或实质上相同的结构(例如，逻辑门、一或多个晶体管)来改善时钟重新对准信号CLKrl与VCO102及PLL100的当前状态的对准。相同或实质上相同的门的使用导致从缓冲器202的输出到低通滤波器112的输入的时序与从缓冲器202的输出到脉冲产生器116的输入的时序实质上相同。在实施例中，偏斜减轻电路A 118通过针对偏斜减轻电路A118、偏斜减轻电路B120处所描绘的逻辑门中的每一者使用共同逻辑门设计来补偿匹配偏斜减轻电路B120处UPbuf及DNbuf的组合的等待时间。因此，在实施例中，当PLL 100处于锁定状态时，输入Fin与Fbk对准，且控制信号UPpfd与DNpfd对准，这两个信号均具有共同的脉冲宽度，其中通过将信号Fup_and_dn与信号UPpump及DNpump对准而减轻了对VCO102的相位误差贡献。
图3描绘了以上关于图2描述的信号的相对时序。在302处，参考信号Fref转变为高。在一些情况下，在进行自动布局及布线之前的设计期间，存在未知长度的延迟，PFD 110比较输入Fin及Fbk处的信号，并进一步在缓冲器202处进行缓冲，信号UPbuf及DNbuf在PLL 100的锁定状态期间对准时在304处转变为高。信号Upbuf在偏斜减轻电路A 118中遍历其与门，信号DNbuf在偏斜减轻电路A 118中遍历其与门，且在偏斜减轻电路B 120中的与门处处理信号UPbuf及DNbuf两者以形成信号UPpump、DNpump及Fup_and_dn，该信号UPpump、DNpump及Fup_and_dn在PLL100的锁定状态期间在306处一致地转变为高，亦即信号Fup_and_dn与信号UPpump、DNpump对准。
在一些情况下，已经观察到，当来自PFD 110的脉冲宽度大于从脉冲产生器116输出的脉冲宽度时，且当来自脉冲产生器116的脉冲宽度小于VCO时钟的周期的一半时，重新对准路径表现出改善的功能。即：
PFD脉冲_宽度>脉冲产生器脉冲_宽度；且
脉冲产生器脉冲_宽度<0.5x VCO周期。
图4是示出根据实施例的PLL信号的相对脉冲宽度的图。在402处，参考信号Fref转变为高。PFD 110比较输入Fin及Fbk处的信号，且在缓冲器202处进行缓冲之后，信号UPbuf及DNbuf在PLL 100的锁定状态期间对准时在404处对准时转变为高。信号Upbuf及Dnbuf两者均在偏斜减轻电路B120中的与门处处理以形成信号Fup_and_dn，该信号Fup_and_dn命令脉冲产生器116产生时钟重新对准信号CLKrl。信号UPbuf、DNbuf及Fup_and_dn的每个脉冲宽度均是基于从PFD110输出的脉冲宽度(PFD重设脉冲)。在图4的实例中，脉冲产生器116用以输出具有既小于VCO周期的一半又小于PFD脉冲_宽度的宽度(重新对准的脉冲宽度)的脉冲，或者相反地，PFD重设脉冲宽度大于重新对准的脉冲宽度。
为了确保可以提供根据期望参数的重新对准路径脉冲宽度，在实施例中，使用根据可修改的控制参数控制脉冲宽度的组态来实现脉冲产生器116。图5是示出具有脉冲产生器的PLL100的图，该脉冲产生器基于重新对准脉冲宽度控制信号进行操作。PLL 100包括PFD 110，该PFD 110在输入Fin处接收参考信号且在输入Fbk处接收反馈信号。电荷泵104接收来自PFD110的输出并产生脉冲，该些脉冲输出到低通滤波器112，该低通滤波器112向VCO102提供控制电压VCOin。重新对准路径114包括时钟重新对准电路116，该时钟重新对准电路116用以产生提供给VCO102的时钟重新对准信号CLKrl。在图5的实施例中，重新对准电路系统116接收重新对准脉冲宽度控制信号502，该重新对准脉冲宽度控制信号502用以控制时钟重新对准信号CLKrl的脉冲宽度，诸如以满足上述脉冲宽度标准。
图6是示出根据实施例的具有可控制脉冲宽度的脉冲产生器的图。脉冲产生器600接收输入信号Fup_and_dn，并基于宽度控制信号Widthcontrol[2:0]在其输出处提供时钟重新对准信号CLKrl。具体而言，信号Fup_and_dn由反相器列602接收，该反相器列602用于使信号Fup_and_dn延迟及反相。如图所示，信号Fup_and_dn的延迟及反相版本由宽度控制电路604接收，该宽度控制电路604包括与非门606、608、610、612、614及电连接在一起的反相器616、618、620。宽度控制电路604还接收三位宽度控制信号Widthcontrol[2:0]，并使用此接收到的信号来控制由脉冲产生器600产生的脉冲的宽度。
更具体而言，如在图6的示范性实施例中所见，三位宽度控制信号Widthcontrol[2:0]的第一位在与非门606处接收，三位宽度控制信号Widthcontrol[2:0]的第二位在与非门608处接收，且三位宽度控制信号Widthcontrol[2:0]的第三位在与非门610处接收。下表示出示范性方案，经由该方案，三位宽度控制信号Widthcontrol[2:0]可用于控制由脉冲产生器600产生的脉冲的宽度：
Figure BDA0003020130730000081
如上表可见，在此实例中，如果第一位(例如，最低有效位)为高(例如，逻辑位准为高或“1”)，且第二位及第三位为低(例如，逻辑位准为低或“0”)，则由脉冲产生器600产生的脉冲信号具有第一宽度(例如，最窄的宽度)。此外，在此实例中，如果第三位(例如，最高有效位)为高，且第一位及第二位为低，则由脉冲产生器600产生的脉冲信号具有第二宽度(例如，最宽的宽度)。另外，在此实例中，如果第二位为高，且第一位及第三位为低，则由脉冲产生器600产生的脉冲信号具有第三宽度(例如，在前述最窄的宽度与最宽的宽度之间的中等宽度)。在标题为“Oscillator Circuits and Methods for Realignment of anOscillator Circuit”的美国专利申请第16/744,413号中描述了可控制脉冲宽度发生器的示范性操作的进一步细节，其全部内容以引用的方式并入本文。
虽然先前的实例已经将与门用在实现偏斜减轻电路A 118及偏斜减轻电B120中，但是可以使用其他电路，诸如不同的逻辑门或不同的电路组件(例如，晶体管)。图7描绘了根据实施例的利用或门偏斜减轻电路的锁相回路。PLL 100包括PFD 110，该PFD 110在输入Fbk处接收反馈回路106之后，在输入Fin处接收参考信号Fref，且从反馈路径电路108(例如，分频器200及缓冲器201)接收反馈信号，并基于在输入Fin、Fbk处的那些输入信号的频率及相位的比较来产生输出控制信号Uppfd、DNpfd。电荷泵104接收PFD 110的输出，并使用该些输出来产生提供给低通滤波器112的电流脉冲，该低通滤波器112将电流脉冲转换为提供给VCO102的电压位准VCOIN。PLL 100进一步包括重新对准路径114，该重新对准路径114用以产生基于来自PFD 110的输出(即，源自控制信号UPpfd、DNpfd的信号)提供给VCO102的时钟重新对准信号CLKrl。
进一步参考电荷泵104，电荷泵104从PFD 110接收输入控制信号Uppfd、DNpfd，且在实施例中可以将那些输入信号提供给缓冲器202。来自缓冲器202信号Upbuf、DNbuf的缓冲输出在偏斜减轻电路A702处提供给偏斜减轻电路A702。在图7的实例中，偏斜减轻电路A702、偏斜减轻电路B704使用或门来实现。偏斜减轻电路A 702包含与门，该些与门输入中的一个经拉低，且另一输入分别接收信号Upbuf、DNbuf中的一者，以分别产生信号Uppump、DNpump。信号Uppump控制连接到电流源204的开关，以便基于信号UPpump将电流脉冲提供给低通滤波器112。信号DNpump控制连接到另一电流源206的开关，以便基于信号DNpump将电流脉冲吸收到低通滤波器112。
进一步关于重新对准路径114，偏斜减轻电路B 704从电荷泵104接收信号UPbuf及DNbuf。使用与偏斜减轻电路A 702中所使用的或门实质上相同或相同的或门来实现偏斜减轻电路B 704。偏斜减轻电路B 704将信号UPbuf及DNbuf都提供给或门输入，以产生提供给脉冲产生器重新对准电路116的信号Fup_or_dn。脉冲产生器116基于接收到信号Fup_or_dn来提供时钟重新对准信号CLKrl。
图8是描绘产生周期性输出波形的方法的流程图。该方法包括在802处使用相位/频率检测器比较参考信号与反馈信号的相位及频率。在804处，使用电荷泵基于相位/频率检测器的输出产生脉冲。在806处，基于电荷泵脉冲及时钟重新对准信号产生输出波形，时钟重新对准信号是基于来自相位/频率检测器的输出。
本文所述的系统及方法可以采取多种形式。在一个实例中，提供了用于锁相回路的系统及方法。锁相回路包含相位/频率检测器、电荷泵、振荡器以及重新对准路径。相位/频率检测器用以接收参考信号及反馈信号。电荷泵用以接收来自相位/频率检测器的输出并产生脉冲。振荡器用以基于电荷泵脉冲产生输出波形。重新对准路径用以基于来自相位/频率检测器的输出来产生提供给振荡器的一时钟重新对准信号。
在一些实施例中，电荷泵及重新对准路径包含多个匹配逻辑门，其中匹配逻辑门中的第一匹配门接收来自相位/频率检测器第一信号，匹配逻辑门中的第二匹配门接收来自相位/频率检测器的第二信号，且匹配逻辑门中的第三匹配门接收来自相位/频率检测器的第一信号及第二信号。
在一些实施例中，第一匹配门、第二匹配门及第三匹配门全部是与门或全部是或门。
在一些实施例中，锁相回路进一步包含低通滤波器，用以接收来自电荷泵的脉冲且产生输入到振荡器。
在一些实施例中，时钟重新对准信号经周期性地产生以重设锁相回路中的任何累积误差。
在一些实施例中，重新对准路径不接收来自相位/频率检测器之前的输入。
在一些实施例中，重新对准路径不包括可程序延迟线或延迟锁定回路。
在一些实施例中，锁相回路进一步包含反馈路径，反馈路径将输出波形作为反馈信号提供给相位/频率检测器。
在一些实施例中，反馈路径包含一分频器。
在一些实施例中，参考信号在第一延迟时段之后经提供给相位/频率检测器，其中延迟时段是由计算机辅助电路设计软件的自动布局及布线例程确定的。
在一些实施例中，电荷泵在第二延迟时段之后接收来自相位/频率检测器的输出，其中第二延迟时段是使用者能够使用计算机辅助设计软件选择的。
在一些实施例中，重新对准路径包含脉冲产生器，其中重新对准信号由脉冲产生器产生，时钟重新对准信号经提供给振荡器。
在一些实施例中，重新对准信号的脉冲宽度能够经由到脉冲产生器的输入来控制。
在一些实施例中，脉冲产生器的脉冲宽度经控制以具有比由相位/频率检测器产生的脉冲的宽度短的长度；及具有比输出波形的周期的半短的长度。
在一些实施例中，输入选择多个时序逻辑门中的其中一者提供选择信号，其中时序逻辑门中的每一者与重新对准信号的不同脉冲宽度相关联。
在另一实例中，产生周期性输出波形的方法包括使用相位/频率检测器比较参考信号与反馈信号的相位及频率。使用电荷泵基于相位/频率检测器的输出产生脉冲。基于电荷泵脉冲及时钟重新对准信号产生输出波形，时钟重新对准信号是基于来自相位/频率检测器的输出。
在一些实施例中，方法进一步包含以下步骤:在用于产生脉冲之前将相位/频率检测器的输出中的每一者提供给相应的第一对准逻辑门及第二对准逻辑门；以及在产生时钟重新对准信号之前将相位/频率检测器的输出中的两者提供给第三对准逻辑门。
在一些实施例中，第一对准逻辑门、第二对准逻辑门及第三对准逻辑门是普通类型的逻辑门。
作为另一实例，时钟产生电路包括电荷泵、重新对准电路及振荡器。电荷泵用以接收第一输入信号及第二输入信号，电荷泵用以将第一输入信号及第二输入信号路由至相应的第一对准逻辑门及第二对准逻辑门，电荷泵用以基于第一输入信号及第二输入信号产生脉冲信号。重新对准电路用以在第一输入信号及第二输入信号都经路由通过第三对准逻辑门之后，基于第一输入信号及第二输入信号来产生重新对准信号。振荡器用以基于脉冲信号及重新对准信号来产生输出波形。
在一些实施例中，第一对准逻辑门、第二对准逻辑门及第三对准逻辑门是普通类型的逻辑门。
前述概述了几个实施例的特征，使得熟悉此项技术者可以更好地理解本案的一实施例的态样。熟悉此项技术者应当理解，他们可以容易地将本案的一实施例用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或达成相同的优点。熟悉此项技术者还应当认识到，该些等效构造不脱离本案的一实施例的精神及范围，且在不脱离本案的一实施例的精神及范围的情况下，它们可以进行各种改变、替换及变更。

Claims (10)

1.一种锁相回路，其特征在于，包含：
一相位/频率检测器，用以接收一参考信号及一反馈信号；
一电荷泵，用以接收来自该相位/频率检测器的多个输出并产生多个脉冲；
一振荡器，用以基于该些电荷泵的该些脉冲产生一输出波形；以及
一重新对准路径，用以基于来自该相位/频率检测器的该些输出来产生提供给该振荡器的一时钟重新对准信号。
2.如权利要求1所述的锁相回路，其特征在于，该电荷泵及该重新对准路径包含多个匹配逻辑门，其中该些匹配逻辑门中的一第一匹配门接收来自该相位/频率检测器一第一信号，该些匹配逻辑门中的一第二匹配门接收来自该相位/频率检测器的一第二信号，且该些匹配逻辑门中的一第三匹配门接收来自该相位/频率检测器的该第一信号及该第二信号；
其中该第一匹配门、该第二匹配门及该第三匹配门全部是与门或全部是或门。
3.如权利要求1所述的锁相回路，其特征在于，进一步包含：
一低通滤波器，用以接收来自该电荷泵的该些脉冲且产生一输入到该振荡器。
4.如权利要求1所述的锁相回路，其特征在于，该时钟重新对准信号经周期性地产生以重设该锁相回路中的任何累积误差。
5.如权利要求1所述的锁相回路，其特征在于，进一步包含：
一反馈路径，该反馈路径将该输出波形作为该反馈信号提供给该相位/频率检测器；
其中该反馈路径包含一分频器。
6.如权利要求1所述的锁相回路，其特征在于，该参考信号在一第一延迟时段之后经提供给该相位/频率检测器，其中该延迟时段是由一计算机辅助电路设计软件的自动布局及布线例程确定的；
其中该电荷泵在一第二延迟时段之后接收来自该相位/频率检测器的该些输出，其中该第二延迟时段是使用者能够使用该计算机辅助设计软件选择的。
7.如权利要求1所述的锁相回路，其特征在于，该重新对准路径包含：
一脉冲产生器，其中该重新对准信号由该脉冲产生器产生，该时钟重新对准信号经提供给该振荡器；
其中该重新对准信号的一脉冲宽度能够经由到该脉冲产生器的一输入来控制。
8.如权利要求7所述的锁相回路，其特征在于，该输入选择多个时序逻辑门中的其中一者提供一选择信号，其中该些时序逻辑门中的每一者与该重新对准信号的一不同脉冲宽度相关联。
9.一种产生一周期性输出波形的方法，其特征在于，包含以下步骤：
使用一相位/频率检测器比较一参考信号与一反馈信号的相位及频率；
使用一电荷泵基于该相位/频率检测器的多个输出来产生多个脉冲；
基于该些电荷泵的该些脉冲及一时钟重新对准信号来产生一输出波形，该时钟重新对准信号是基于来自该相位/频率检测器的该些输出。
10.一种时钟产生电路，其特征在于，包含：
一电荷泵，用以接收一第一输入信号及一第二输入信号，该电荷泵用以将该第一输入信号及该第二输入信号路由至相应的一第一对准逻辑门及一第二对准逻辑门，该电荷泵用以基于该第一输入信号及该第二输入信号来产生多个脉冲信号；
一重新对准电路，用以在将该第一输入信号及该第二输入信号都路由通过一第三对准逻辑门之后，基于该第一输入信号及该第二输入信号来产生一重新对准信号；以及
一振荡器，该振荡器用以基于该些脉冲信号及该重新对准信号来产生一输出波形。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633899A (en) * 1996-02-02 1997-05-27 Lsi Logic Corporation Phase locked loop for high speed data capture of a serial data stream
US6597219B1 (en) * 2002-07-19 2003-07-22 Sun Microsystems, Inc. Delay locked loop design with switch for loop filter capacitance leakage current control
KR100717103B1 (ko) * 2006-03-04 2007-05-10 삼성전자주식회사 전압제어 발진기의 발진 주파수를 자동 튜닝할 수 있는위상동기루프 회로, 및 지연라인의 지연시간을 자동 튜닝할수 있는 지연동기루프 회로
US20080122544A1 (en) * 2006-11-27 2008-05-29 Mediatek Inc. Jitter smoothing filter

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