TWI634749B - 產生展頻時脈之鎖相迴路電路及用於鎖相迴路電路之有限脈衝響應分數除頻器 - Google Patents

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Abstract

本發明之實施例係描述使用分數N型鎖相迴路之技術。某些實施例係描述用於展頻時脈產生器之分數除頻器型分數N型鎖相迴路，其利用相位平均技術來抑制相位內插器非線性。某些實施例係基於具有混合有限脈衝響應(finite impulse response，FIR)濾波之分數除頻器來描述分數N型鎖相迴路。某些實施例係描述用於混合有限脈衝響應分數N型鎖相迴路之小型且低功率除頻器。

Description

產生展頻時脈之鎖相迴路電路及用於鎖相迴路電路之有限脈衝響 應分數除頻器
本發明之實施例大體上係有關於電子電路的領域，特定而言係有關於用於展頻時脈產生器之分數除頻器及/或分數N型鎖相迴路。
展頻時脈(Spread Spectrum Clock，SSC)訊號係用於電子元件，以利於抑制電磁干擾。SSC訊號係根據期望的調變形狀函數(例如正弦波、三角波等)而具有不同頻率之時脈，前述不同頻率通常在最小/最大值之間振盪。SSC訊號可藉由根據預定之調變頻率及調變角度對鎖相迴路電路所產生之時脈訊號頻率進行調變而產生。積分三角調變器(sigma-delta modulator)型分數N型鎖相迴路(fractional-N PLL(Phase Locked Loop))可用以產生SSC訊號；然而，積分三角調變器之量化雜訊會對鎖相迴路輸出引發抖動(jitter)。
本發明之實施例係描述使用分數N型鎖相迴路之技術。某些實施例係描述用於展頻時脈產生器之分數除頻器型分數N型鎖相迴路，其利用相位平均技術來抑制相位內插器非線性。某些實施例係基於具有混合有限脈衝響應(finite impulse response，FIR)濾波之分數除頻器來描述分數N型鎖相迴路。某些實施例係描述用於混合有限脈衝響應分數N型鎖相迴路之小型且低功率除頻器。
100‧‧‧展頻時脈產生電路
102‧‧‧展頻時脈形狀產生器
104‧‧‧分數N型鎖相迴路
105‧‧‧相位頻率偵測器
106‧‧‧電荷幫浦
107‧‧‧迴路濾波器
108‧‧‧壓控振盪器
120、822‧‧‧積分三角調變器
122、126‧‧‧總和節點
124‧‧‧相位累加器
150‧‧‧數位方塊
200、402、512‧‧‧多模數除頻器
202、661、830‧‧‧整數除頻器
204、206‧‧‧數位正反器
250‧‧‧時序圖
302、602、802‧‧‧相位頻率偵測器
304、604、804‧‧‧電荷幫浦
306‧‧‧迴路濾波器
310、510‧‧‧分數除頻器
350、750、760、850‧‧‧圖
400、650、820‧‧‧電路
404、710、714‧‧‧相位內插器
406、712、910‧‧‧多工器
450‧‧‧控制電路
452‧‧‧總和節點
490、900‧‧‧控制邏輯
500‧‧‧展頻時脈產生電路
514‧‧‧n位元相位內插器
550‧‧‧數位方塊
600、800‧‧‧有限脈衝響應濾波分數N型鎖相迴路
606、806‧‧‧多相位反饋除頻器
608、808‧‧‧迴路濾波器
610、810‧‧‧三角積分調變器
612、660、812、824‧‧‧數位正反器鏈
662~665、831~837‧‧‧數位正反器
700‧‧‧除頻器控制邏輯
702、902‧‧‧累加器
826‧‧‧共享多模數除頻器
1000‧‧‧裝置或系統
1002‧‧‧匯流排或互連結構
1004‧‧‧處理器
1012‧‧‧主記憶體
1016‧‧‧唯讀記憶體
1018‧‧‧非揮發性記憶體元件
1020‧‧‧傳送器或接收器
1022‧‧‧埠
1024‧‧‧輸入裝置
1026‧‧‧輸出裝置
1030‧‧‧電源裝置或設備
本發明之實施例係藉由後附圖式中之實例加以說明，而非用以限制本發明。後附圖式中相似之元件符號係指類似之元件。
第一圖係根據本發明之一實施例顯示展頻時脈產生器電路。
第二A圖係根據本發明之一實施例顯示產生「mmd_clk」及延遲時脈「mmd_clk_d」訊號的多模數除頻器之概要示意圖。
第二B圖係根據本發明之一實施例顯示多模數除頻器及相位內插器之時序圖。
第三A圖係根據本發明之一實施例顯示積分三角調變器分數N型鎖相迴路之元件。
第三B圖係根據本發明之一實施例顯示相位平均技術的波形。
第四A圖及第四B圖係根據本發明之一實施例顯示利用相位平均操作來抑制相位內插器非線性的電路。
第五圖係根據本發明之一實施例顯示展頻時脈(SSC)產生器電路。
第六A圖至第六C圖係根據本發明之一實施例顯示用以對量化雜訊進行濾波的混合有限脈衝響應濾波元件。
第七A圖係根據本發明之一實施例顯示用於分數除頻器之除頻器控制邏輯。
第七B圖及第七C圖係根據本發明之一實施例顯示所使用之有限脈衝響應多相位分數除頻器之功能。
第八A圖至第八C圖係根據本發明之一實施例顯示有限脈衝響應反饋除頻器電路。
第九圖係根據本發明之一實施例顯示分數除頻器之分頻器控制邏輯。
第十圖係根據本發明之一實施例顯示包含利用SSC產生的訊號之邏輯的裝置或系統。
此處係描述用於展頻時脈產生器之分數除頻器及分數N型鎖相迴路之裝置、系統及方法的實施例。下述敘述提出了若干特定細節，以利於徹底瞭解本發明之實施例。然而，將得以領會者為，對本領域中具通常知識之技藝者而言，此處所述之技術可在不需要一或多個特定細節之下實施，或可以其他方法、元件、材料等實施。於其他實例中，已知的結構、材料或操作並未加以顯示或詳細描述，以避免混淆某些觀點。
於本發明之某些實施例中，積分三角調變器型分數N型鎖相迴路可用以產生展頻時脈(SSC)訊號，其由電子元件使用以抑制電磁干擾。積分三 角調變器所產生之量化雜訊可對鎖相迴路輸出引發抖動；為了減少此量化雜訊，本發明之實施例可利用下述之多相位除頻器(multi-phase dividers)、有限脈衝響應(FIR)濾波器及數位類比轉換器補償技術。
相位旋轉器(Phase rotators)或相位內插器(Phase Interpolators，PIs) 允許其取樣時脈的相位得以以非常微小的增量進行調整。分數N型除頻器允許鎖相迴路合成器得以具有比參考頻率還細微的頻率解析度。分數除頻器可包含一相位內插器，且若分頻比步進(step)夠細微則可用於整數鎖相迴路，或著可用於積分三角型分數N型鎖相迴路以減少量化雜訊；然而，相位內插器的非線性可能會在輸出時脈頻譜中造成突波(spurs)或混附波。如下所述，此處稱為「相位平均技術」的程序係用以抑制相位內插器之非線性，並移除輸出時脈頻譜中之突波及混附波。
第一圖係根據本發明之一實施例顯示展頻時脈產生器電路。於此 實施例中，展頻時脈(SSC，spread spectrum clock)產生電路100包含分數N型鎖相迴路(PLL)104，其顯示進一步包含相位頻率偵測器105，相位頻率偵測器(phase-frequency detector，PFD)105接收顯示為「ref_clk」的參考時脈訊號以及顯示為「pi_out」的分數除頻器110(將於下進一步敘述)輸出。相位頻率偵測器105可比較ref_clk及pi_out之間的頻率及相位差異。例如，當ref_clk的上升邊緣領先(或落後)於pi_out，則PFD105可產生一向上(或向下)脈衝，其持續時間等於其間的相位差異。PFD105係顯示成將向上及向下的訊號提供至電荷幫浦106；迴路濾波器107對向上(up)/向下(dn)脈衝進行濾波，並提供增加/降低的輸出以控制壓控振盪器(voltage controlled oscillator，VCO)108，於其中前述增加/降低的控制電壓會增加/降低壓控振盪器之振盪頻率。顯示為「vco_clk」的VCO108之輸出係為電路100之展頻時脈輸出訊號，且應與沒有展頻時脈(SSC)調變之vco_clk相比。
分數除頻器110，於其中除頻器數值每一段時間會改變，包含多 模數除頻器(Multi-Modulus Divider，MMD)112，其接收vco_clk，以及n位元之相位內插器114，其接收來自於MMD的經除頻時脈訊號；每一元件係顯示成分別使用獨立的控制字組-「mmd」及「ph<n-1：0>」。控制字組「mmd」係控制MMD112之分頻比，而控制字組「ph<n-1：0>」係選擇n位元之相位內插器114之相位。上述控制字組係來自於下述數位方塊150之元件。此外，除了提供輸 出至PFD105以外，分數除頻器110亦提供輸出時脈「clk」至積分三角調變器120。
如此圖所示，數位方塊150包含三個小部份-展頻時脈(SSC)形 狀產生器104、積分三角調變器120以及相位累加器(phase accumulator)(或用於分數除頻器之相位控制邏輯)124。展頻時脈(SSC)形狀產生器102提供一輸出至積分三角調變器120。SSC形狀產生器102係顯示成產生若干個輸出訊號(此處另稱為代碼)。「int.frac」代碼係為分頻比，其中「int」係為分頻比之整數部份，而「frac」係為分頻比之分數部份。由於n位元之相位內插器114係用於除頻器110，故除頻器具有1/(2n)之步進。因此，「frac<k-n+1,0>」之下方位元係輸入至積分三角調變器120，而積分三角調變器之輸出係增加回總和節點122處之上方位元「frac<k-1：k-n>」及「int」(其中「frac」具有k的長度)。
積分三角調變器120之輸出的整數部份係顯示為「sdm_int」，而 分數部份係為「sdm_frac<n-1：0>」。代碼「sdm_frac<n-1：0>」係輸入至相位累加器124(此處另稱為相位旋轉器)，其輸出代碼「ph<n-1：0>」。代碼「ph<n-1：0>」控制n位元之相位內插器114之輸出的相位，而代碼「sdm_frac<n-1：0>」控制相位內插器在每一週期所跳躍的相位步進。相位累加器的攜帶位元係增加至總和節點126處之「sdm_int」，而總和「mmd」控制MMD112的分頻比。
第二A圖係根據本發明之一實施例顯示產生「mmd_clk」及延遲 時脈「mmd_clk_d」訊號的多模數除頻器之概要示意圖。多模數除頻器(MMD)200(其例如可對應至第一圖之MMD112)包含整數除頻器202以及二個數位正反器(digital flip-flops，DFFs)204及206。「vco_clk」係輸入至整數除頻器202，且其輸出訊號「div_out」；此時脈係由DFF204所取樣，前述DFF204係顯示成由時脈訊號「vco_clk」所觸發，且此DFF輸出「mmd_clk」。此訊號係顯示成再次由DFF206取樣，前述DFF206亦由「vco_clk」觸發，且此DFF輸出另一時脈訊號「mmd_clk_d」。
第二B圖係根據本發明之一實施例顯示MMD(例如第一圖之 MMD112)及相位內插器(例如第一圖之相位內插器114)之時序圖。時序圖250係顯示「mmd_clk_d」為經除頻之時脈訊號「mmd_clk」之延遲；延遲期間係顯示為「Tvco」，其包含一個壓控振盪器時脈週期。「mmd_clk」及「mmd_clk_d」訊號係輸入至一n位元相位內插器，且相位內插器將整個Tvco分成2n個相位(亦 即從輸入時脈之相位產生2n個相位偏移之輸出)。
分數除頻器之操作可藉由下述實例來描述：一個4位元之相位內 插器可提供一個1/16相位步進，而例如40+7/16的分頻比可予以實現。其步驟可下所述：假設「vco_clk」及最初之相位內插器相位起始於「0」，MMD之分頻比可設為「40」，意指MMD輸出「vco_clk」之第40個及第41個週期。相位內插器之相位步進可設為「7」，第一個相位內插器輸出發生於40+7/16Tvco。
之後，MMD再一次設定為「40」，且其提供「vco_clk」之第80個及第81個週期；然而，相位內插器係設定為「14」，第二個相位內插器發生於80+14/16Tvco之時點。然而，第一及第二相位內插器輸出之間的時間差為40+7/16Tvco。
MMD接續設定為「41」，且其提供「vco_clk」之第121個及第122個週期至相位內插器之輸入；相位內插器係設定為「5」。第三相位內插器輸出發生於121+5/16Tvco，第二及第三相位內插器輸出之間的時間差再一次為40+7/16Tvco。
因此，40+7/16之分數分頻比係予以實現。參照回第一圖，相位累加器124係由相位步進控制字組「sdm_frac<n-1：0>」所控制，其溢位係增加至「int」，其改變了MMD112之分頻比。
於實施例中，相位內插器係為非線性，意指相位內插器之相位步進並不一致，如此可能會造成量化雜訊提高。例如，為了實現40+7/16的分頻比，當40個週期的「vco_clk」的MMD計數器係為固定不變時，相位內插器之相位步進係非一致(亦即從ph0到ph7的7/16Tvco係不同於ph1到ph8)。因此，相位內插器非線性可能會造成混附波及突波，且可能會增加量化雜訊。
第三A圖係根據本發明之一實施例顯示積分三角調變器分數N型鎖相迴路之元件。於此實例中，有2n個分數除頻器310、相位頻率偵測器(PFD)302及耦合至迴路濾波器306之電荷幫浦304。電荷幫浦電流係為原始電流的2n分之一。例如若n=4，則有16個分數除頻器、16個PFD以及16個電荷幫浦。假定第一個相位內插器藉由從第12個相位跳躍至第三個相位而實現了7/16Tvco的相位步進，接著第二個相位內插器藉由從第13個相位跳躍至第4個相位而實現了7/16Tvco的相位步進，諸如此類。因此，16個相位跳躍操作的總和為 7個週期，相位總和係由16個電荷幫浦所平均；若PFD302及電荷幫浦304匹配，則相等的相位步進係為7/16Tvco的相位步進。此實例步驟若進一步由第三B圖之圖350所顯示；然而，本發明之實施例可實行更少的元件，且仍然可在對應的相位總和平均中實現大部分的相等量化雜訊抑制，如下所述。
第四A圖及第四B圖係根據本發明之一實施例顯示利用相位平 均操作來抑制相位內插器非線性的電路。如電路400中所示，單一共用多模數除頻器(MMD)402係予以利用，且其分頻比係由訊號「mmd_0」所控制。
此訊號係顯示成由第四B圖之控制邏輯490所產生，且可包含 第一相位內插器之整數分頻比。除了訊號「clk」及「clk_d」以外，MMD402係顯示成提供另一時脈「clk_2d」，其係為「clk」之二個Tvco延遲。
類似於上述實施例，2n個相位內插器係予以使用，其係由訊號 「ph_k」所控制，其中如控制電路450所顯示，k從1變化到2n。多工器406 係用於每一相位內插器404；每一多工器選擇一組時脈訊號(顯示為{clk,clk_d})或另一組時脈訊號(顯示為{clk_d,clk_2d})，以輸入至其各自的相位內插器。
每一多工器406係顯示成由訊號「delta_mmd_k」所控制；於此 實例中，控制字組係為單一位元，以從兩組時脈訊號中選擇。如控制電路450中所示，「ph_k」及「delta_mmd_k」訊號係來自於總和節點452之輸出。例如，若一週期處之ph_0為9/16，且第k個相位內插器的最初相位係設定為11/16，則「ph_k」係為「2/16」而「delta_mmd_k」係為「1」。
於此實例中，最初相位取決於期望的相位平均；例如，若期望的 相位平均粒度為16，則第一相位累加器最初會設定為0/16，第一相位內插器從開始的相位0跳躍，第二相位累加器最初設定為1/16，接著第二相位內插器從開始的相位1跳躍。對於其餘之相位內插器亦同理(亦即第三相位內插器從開始的相位「2」跳躍，第16個相位內插器從相位「15」跳躍)。然而，本發明之實施例可實行更少的元件，且仍然可在對應的相位總和平均中實現大部分的相等量化雜訊抑制。對於期望的相位平均粒度4，第一相位內插器將會從相位「0」開始跳躍，第二相位內插器最初從相位「4」跳躍，第三相位內插器將會最初從相位「8」跳躍，以及第四相位內插器將會最初從相位「12」跳躍。因此，於此實施例中，與先前技術方案相比，只有使用三個額外之PFD及三個額外之相位內插器。
如上所討論，分數N型鎖相迴路中之積分三角調變器之量化雜 訊會對輸出時脈引發抖動。於某些實施例中，基於分數除頻器之混合有限脈衝響應反饋除頻器可用以減少量化雜訊，且亦抑制所使用的相位內插器的非線性所造成之突波及雜訊。
第五圖係根據本發明之一實施例顯示展頻時脈(SSC)產生器電 路。於此實施例中，展頻時脈(SSC)產生電路500包含與第一圖之SSC產生電路100相同之功能元件，除了數位方塊550不包含展頻時脈形狀產生器(亦即與第一圖之展頻時脈形狀產生器104相比)。
分數N型鎖相迴路中之積分三角調變器120的量化雜訊可對輸 出時脈引發抖動；於某些實施例中，為了減少量化雜訊，若干技術例如多相位除頻器、有限脈衝響應及數位類比轉換器補償技術係予以使用。於下述實施例中，基於分數除頻器之混合有限脈衝響應反饋除頻器係用以減少量化雜訊(除了抑制相位內插器的非線性所造成之突波及雜訊以外)，且此方案可僅利用單一個MMD。
如圖中所示，多模數除頻器(MMD)512及n位元相位內插器514形成分數除頻器510，且其分別利用獨立的控制字組「mmd」及「ph<n-1：0>」。控制字組「mmd」係控制MMD除頻器之分頻比，而控制字組「ph<n-1：0>」係選擇n位元之相位內插器的相位。兩個控制字組均來自於數位方塊550。數位方塊可分成兩個部份一牽涉到積分三角調變器120的部份以及牽涉到相位累加器124(或用於分數除頻器510之相位控制邏輯)之部份。
第六A圖至第六C圖係根據本發明之一實施例顯示用以對量化雜訊進行濾波的混合有限脈衝響應濾波元件。於此實施例中，第六A圖之有限脈衝響應濾波分數N型鎖相迴路600係顯示成包含多個相位頻率偵測器(PFD)602、電荷幫浦604、多相位反饋除頻器606以及迴路濾波器608，以對量化雜訊進行濾波。三角積分調變器(△-Σ)610之輸出係施加於數位正反器(DFF)鏈612，以產生延遲輸出(顯示為第六B圖之電路650中之MC0…MC6、MC7、MC8…MC15)，這些延遲輸出係控制多相位反饋除頻器606。為了進一步減少量化雜訊，係使用分數除頻器，而非整數除頻器。
如第六A圖所示，此有限脈衝響應濾波技術減少量化雜訊，卻提高了功率消耗及增加了晶片面積，乃因有多個PFD、電荷幫浦及除頻器。例 如，若反饋除頻器使用基於MMD及相位內插器之分數除頻器，則對於相位平均粒度16，可有16個類比MMD、16個類比相位內插器以及16個數位相位累加器。為了減少功率消耗及晶片面積的增加，本發明之實施例可利用單一個共用MMD以用於多個相位內插器。
因此，MMD產生4個時脈{mmd_clk_-d,mmd_clk,mmd_clk_d, mmd_clk_2d}，如第六C圖之數位正反器(DFF)鏈660所顯示；整數除頻器661之輸出係由循序的數位正反器(DFF)662-665所取樣，這些DFF鏈之輸出各別為「mmd_clk_-d」、「mmd_clk」、「mmd_clk_d」及「mmd_clk_2d」。因此，循序的時脈之間的延遲係為一個週期的VCO時脈。第七個相位內插器之輸入係連接至「mmd_clk」及「mmd_clk_d」，然而其他相位內插器的輸入可選自下列時脈群組：{(mmd_clk_-d,mmd_clk),(mmd_clk,mmd_clk_d),(mmd_clk_d,mmd_clk_2d)}。
第七A圖係根據本發明之一實施例顯示用於分數除頻器之除頻 器控制邏輯。於此實施例中，除頻器控制邏輯700可包含任何分數除頻器之除頻器控制邏輯，除了參考除頻器。於此實施例中，「分頻比差異」累加器702係顯示成接收任何「k」DFF鏈輸出MCk及MC7之間的差異，此處稱為「Delta_MCk」。
累加器702之輸出係顯示成與「ph7<n-1：0>」相加。整數輸出 「delta_mmd_k」係控制第k個相位內插器710之多工器712，而訊號「ph_k」係控制相位內插器714。
「delta_mmd_k」的範圍取決於對應的積分三角調變器輸入形式、積分三角調變器結構、有限脈衝響應形式、參考除頻器以及初始相位設定。用於這些已述實施例之初始相位設定可與較早敘述之實施例不同，乃因多個相位內插器用之分頻比不同。
例如，若積分三角調變器之輸入係為固定不變，若使用多階雜訊塑形(multi-stage noise shaping)(MASH1-1)積分三角調變器，若有限脈衝響應(FIR)階數(tap)為16，若有限脈衝響應形式為(z-0+z-1+z-2+...+z-15)，若參考除頻器選擇MC7作為輸入，則可能的「delta_mmd_k」可為{-1,0,+1}。於此實例中，若「delta_mmd_k」為「-1」，則第k個相位內插器選擇群組{mmd_clk_-d,mmd_clk}作為n位元之相位內插器714之輸入。若「delta_mmd_k」為「0」，則第k個相 位內插器選擇{mmd_clk,mmd_clk_d}作為輸入。若「delta_mmd_k」為「1」，則第k個相位內插器選擇{mmd_clk_d,mmd_clk_2d}作為輸入。
第七B圖及第七C圖係根據本發明之一實施例顯示所使用之有 限脈衝響應多相位分數除頻器之功能。圖750及下述敘述係描述一有限脈衝響應多相位分數除頻器可如何操作的實例。於第N-1個疊代(iteration)中，第7個相位內插器可設定為5/16相位步進，而其在第N個階段中實現了40+6/16分頻比；因此，共享的共同MMD的分頻比係設定為40，且各自的相位內插器之相位係設定為11/16。與參考除頻器相比，於第N-1個疊代中，「delta_mmd_6」為「-1」，故到第6個相位內插器之輸入時脈為{mmd_clk_-d,mmd_clk}，而「ph」為了各自的相位內插器選擇15/16相位步進。
比較第6個相位內插器之時脈與第7個相位內插器之時脈，此實 例中之差異為-(-1+15/16)-5/16)=-6/16，其亦指累加器(例如第七圖之累加器702)之輸出為-6/16。於第N個疊代中，第6個分數除頻器之分頻比係為40+7/16，而第7個分數除頻器之分頻比係為40+6/16，故第N個階段中之分頻比係為40+7/16-(40+6/16)=+1/16；因此，第N個疊代中之累加器輸出係為-6/16++1/16=-5/16。
再者，於第N個疊代中，第7個除頻器之相位係為11/16，加法器 之輸出為6/16，故第N個疊代中之「delta_mmd_6」為「0」，而第N個階段中之「ph6」為6/16。
以相似的方式，「ph8」為2/16，而在第N-1個疊代中「delta_mmd_8」 為1；因此，第8個相位內插器與第7個相位內插器之間所累加的相位差異係為13/16。第N個階段中之分頻比差異係為-1/16，故累加器輸出係為12/16。第N個階段中之「ph7」係為11/16，且「ph7」與累加器輸出的總和係為1+7/16。故第N個疊代中之「delta_mmd_8」仍然為1，而第N個疊代中之「ph8」為7/16。
是故，於上述實施例中，群組有限脈衝響應分頻器係利用單一個 共享MMD。由於MMD係在高頻操作，故減少MMD的實例會顯著地降低有限脈衝響應分數除頻器之功率消耗及晶片面積。
相位內插器之不一致會造成相位內插器非線性，因此引發混附波 及突波並增加中頻率中的量化雜訊。不幸地，相位內插器的非線性亦造成低頻率中的若干突波或混附波；然而，若第七A圖之累加器702之初始設定係加以 配置，則相位內插器之非線性可大大地加以抑制。
此實施例中之初始相位設定係不同於以上所討論之其他實施例，乃因用於多個相位內插器之分頻比係不同。例如，若一實施例中有16個相位內插器，則分頻比可設定如下：
(1)40+5/16(早期，最先來臨的)
(2)40+6/16
(3)40+5/16
(4)40+7/16
(5)40+5/16
(6)40+4/16
(7)40+5/16
(8)40+6/16
(9)40+7/16
(10)40+5/16
(11)40+5/16
(12)40+4/16
(13)40+6/16
(14)40+6/16
(15)40+5/16
(16)40+4/16
(17)40+5/16
(18)40+7/16
(19)40+5/16
(20)40+4/16
(21)40+5/16
(22)40+4/16
(23)40+5/16
(24)40+4/16
(25)40+5/16
(26)40+4/16(最後來臨的)
若有16個相位內插器，則分頻比(1)40+5/16可最初設定到第16個相位內插器，分頻比(2)40+6/16可最初設定到第15個相位內插器...分頻比(16)40+4/16可最初設定到第1個相位內插器；假設第1個相位內插器初始相位係設定為相位0，如此在第一時脈時間中其會從相位0跳躍至相位4。
於第二時脈時間中，第2個相位內插器分頻比可設定為40+4/16，與第一時脈中第1個相位內插器之分頻比相同。第一時間中第2個相位內插器之分頻比可設定為(15)40+5/16。初始相位可設定為相位12。故於第一時脈時間中，第2個相位內插器從相位12跳躍至相位1。於第二時脈時間中，其從相位1跳躍至相位5。
對於第3個相位內插器，分頻比可設定為40+6/16於第一時脈，40+5/16於第二時脈，40+4/16於第三時脈。是故，其初始相位可設定為：初始相位=相位2-(40+5/16)-(40+6/16)=相位7；於第一時脈，其從相位7跳躍至相位13；於第二時脈，其從相位13跳躍至相位2…。
對於第16個相位內插器，初始相位可設定為相位15-(40+5/16)-(40+5/16)-(40+6/16)-(40+5/16)-(40+7/16)-(40+5/16)-(40+4/16)-(40+5/16)-(40+6/16)-(40+7/16)-(40+5/16)-(40+5/16)-(40+4/16)-(40+6/16)-(40+6/16)-(40+5/16)；因此，於第16時脈，第16個相位內插器之分頻比可設定為40+4/16，與第一時脈中第1個相位內插器之分頻比相同，從相位15跳躍至相位3。
第七C圖之圖760係顯示初始相位形式之實例。假定第N+0個階段中之第1個相位內插器之相位係為15/16，且40+7/16的分頻比造成相位跳躍至6/16。藉由選擇第2個相位內插器之適當初始相位，使第N+1個階段中之第2個相位內插器之相位為0/16是可能的，40+7/16的分頻比使第2個相位內插器之相位跳躍至相位7/16。以同樣的方式，當選擇不同的相位內插器之特定初始相位設定時，要讓不同的相位內插器根據圖760所顯示之形式跳躍其相位是可能的。
於分數N型鎖相迴路例如第六A圖之有限脈衝響應濾波分數N型鎖相迴路600之設計中，在同頻(in-band)壓控振盪器雜訊與三角積分量化雜訊之間的取捨會限制迴路頻寬的選擇。當除頻器之輸入頻率太高以致於不能允許可編程除頻器或計數器的適當運作時，可使用預除器(pre-scalar)。預除器將輸入頻率以固定比率分割，且因此可在較高頻率操作，乃因其不會遭受到與計數及 重設有關的延遲。此外，由於反饋除頻器中之預除器會以非常高之頻率運作，故多反饋除頻器可能會佔用顯著的晶片空間面積及消耗大量的功率。是故，減少有限脈衝響應反饋除頻器之尺寸及功率消耗會減輕此影響。
第八A圖至第八C圖係根據本發明之一實施例顯示有限脈衝響 應反饋除頻器電路。於此實施例中，第八A圖之有限脈衝響應濾波分數N型鎖相迴路800係顯示成包含多個相位頻率偵測器(PFD)802、電荷幫浦804、多相位反饋除頻器806以及迴路濾波器808，以對量化雜訊進行濾波。三角積分調變器810之輸出係施加於DFF鏈810，以產生延遲輸出，而這些延遲輸出係控制多相位反饋除頻器806。與第六A圖相反，控制字組係顯示為「mmd_k」，其表示反饋除頻器係為整數除頻器，而非分數除頻器。
第八B圖係根據本發明之一實施例顯示有限脈衝響應反饋除頻 器電路。於此實施例中，電路820包含積分三角調變器822、數位正反器(DFF)鏈824(僅繪出一部份)、共享多模數除頻器(MMD)826、一組多工器及控制邏輯。 如以上所述，積分三角調變器822之輸出係施加於DFF鏈824，以產生「MC0…MC6、MC7、MC8…MC15」。於此實施例中，「MC7」係加以選擇以控制MMD826之分頻比。於此實施例中，沒有相位內插器，可使用一個以上的MMD。
於此實施例中，MMD826(亦即電路820之第8個MMD)係顯示 成產生7個時脈{mmd_clk_-3d,mmd_clk_-2d,mmd_clk_-d,mmd_clk,mmd_clk_d,mmd_clk_2d,mmd_clk_3d}。例如，如第八C圖之DFF鏈824所顯示，整數除頻器830之輸出可由循序的數位正反器(DFF)831-837所取樣；此DFF鏈的輸出可用作為那些輸出時脈(意指循序的時脈之間的延遲係為一個週期的VCO時脈)。第8個反饋除頻器(參照回第八B圖)之輸出係顯示為「mmd_clk」，然而複數個多工器的輸入係從該組時脈選擇一個時脈。
如以上所述，此實例中之第8個反饋除頻器之輸出係選擇 「mmd_clk」。如第八D圖之圖850所顯示，從第N-1個階段至第N階段，MMD係予以設定以實現40的分頻比。例如，假設第6個MMD欲從第N-1個階段到第N個階段實現42的分頻比，例如若於第N-1個階段中第6個MMD選擇「mmd_clk_d」作為輸出，則於第N個階段中第6個MMD將會選擇「mmd_clk_d」作為輸出。以同樣的方式，若於第N-1個階段中第8個MMD使用「mmd_clk_d」作為輸出，且其係為了實現39的分頻比，則於第N個階段中第8個MMD將會 使用「mmd_clk」。
第九圖係根據本發明之一實施例顯示分數除頻器之分頻器控制 邏輯。於此實例中，控制邏輯900可控制除了參考除頻器以外的任何除頻器。「分頻比差異」累加器902及MCk與MC7之間的差值(稱為「Delta_MCk」)係施加於此累加器。累加器902的輸出可控制多工器910。「delta_mmd_k」的範圍係取決於積分三角調變器輸入形式、積分三角調變器結構、有限脈衝響應形式、參考除頻器以及初始相位設定。例如，若積分三角調變器之輸入係為固定不變，若選擇MASH1-1積分三角調變器，若有限脈衝響應(FIR)階數(tap)為16，若有限脈衝響應形式為(z-0+z-1+z-2+…+z-15)，若參考除頻器選擇MC7作為輸入，則可能的「delta_mmd_k」可為{-3,-2,-1,0,+1,+2,+3}。若「delta_mmd_k」為「-3」，則第k個多工器選擇「mmd_clk_-3d」作為輸入。另一實例為，若「delta_mmd_k」為「0」，則第k個多工器選擇「mmd_clk」作為輸入。
第十圖係根據本發明之一實施例顯示包含利用SSC產生的訊號 之邏輯的裝置或系統。於此圖式中，某些與本發明沒有密切關係的標準且已知的元件並未加以顯示。於某些實施例中，裝置或系統1000(此處大體上稱為裝置)包含一匯流排或互連結構1002或其他用以傳送資料之通訊手段。裝置1000可包含一處理手段例如一個或以上之處理器1004，其與互連結構1002耦合以用於處理資訊。處理器1004可包含一個或以上之實體處理器及一個或以上之邏輯處理器。匯流排或互連結構1002係顯示為單一互連結構，以用於簡化，但可代表多個不同之互連結構或匯流排，且至此樣互連結構之元件連結可加以改變。第十圖所示之互連結構1002係代表由適當之橋接器(bridges)、配接器(adapter)或控制器所連接之任何一個或以上之獨立實體匯流排、點對點連結或兩者之抽象化。
於某些實施例中，裝置1000更包含隨機存取記憶體(random access memory，RAM)或其他動態儲存裝置或元件以作為主記憶體1012，用以儲存資訊及欲由處理器1004執行之指令。隨機存取記憶體可包含動態隨機存取記憶體(DRAM，dynamic random access memory)。於某些實施例中，裝置之記憶體可進一步包含某些暫存器或其他特定目的之記憶體。
裝置1000可包含唯讀記憶體(read only memory，ROM)1016或其 他靜態儲存裝置，用以儲存靜態資訊及用於處理器1004之指令。裝置1000可包含一個或以上之非揮發性記憶體元件(non-volatile memory elements)1018用以 儲存某些元件，其包含例如快閃記憶體及硬碟或固態硬碟。
一個或以上之傳送器或接收器1020亦可耦合至互連結構1002。 於某些實施例中，傳送器或接收器1020可耦合至一個或以上之埠1022，於其中前述埠可例如包含一個或以上之高解析度多媒體介面(HDMITM，High-Definition Multimedia Interface)埠、一個或以上之行動高畫質連接(MHLTM，Mobile High-Definition Link)埠、一個或以上之DVI(Digital Visual Interface，數位視覺介面)埠及/或其類似物。
於某些實施例中，裝置1000包含一個或以上之輸入裝置1024， 其中輸入裝置包含以下之一者或多者：鍵盤、滑鼠、觸控板、語音指令辨識系統、手勢辨識系統或其他用以提供輸入至一運算系統之裝置。裝置1000亦可透過互連結構1002耦合至一輸出裝置1026。於某些實施例中，輸出裝置1026例如顯示器可包含液晶顯示器(LCD，liquid crystal display)或任何其他顯示技術，用以顯示資訊或內容給使用者。於某些狀況中，輸出裝置1026可包含觸控螢幕，其亦用作為至少一部分之輸入裝置。於某些狀況中，輸出裝置1026可為或可包含音訊裝置，例如揚聲器，用以提供音訊資訊。裝置1000亦可包含一電源裝置或設備1030，其可包含電源供應器、電池、太陽能電池、燃料電池或其他用以提供或產生電力之系統或裝置。電源裝置或設備1030所提供之電力可依需求分配至裝置1000之元件。
為說明本發明上述敘述提出了若干特定細節，以利於徹底瞭解本 發明。然而，將得以領會者為，對本領域中具通常知識之技藝者而言，本發明可在不需要其中的某些特定細節之下實施。於其他實例中，已知的結構及裝置係以方塊圖的形式顯示。圖中所示之元件之間可能有中間結構。此處所述或所顯示之元件可能具有額外的輸入或輸出並未加以顯示或敘述。所顯示之元件或零件亦可以不同之配置方式或順序加以配置，包含任何欄位之重新排序或欄位大小之修改。
本發明可包含不同的方法。本發明之方法可藉由硬體元件加以實 施或可具體實施於電腦可讀指令中，其可用以使一般用途或特定用途之處理器或編程有指令之邏輯電路實施本方法。另則，本方法可藉由硬體與軟體的結合加以實施。
部份之本發明可提供為電腦程式產品，上述電腦程式產品可包含 電腦可讀非暫態儲存媒體(computer-readable non-transitory storage medium)，其具有電腦程式指令儲存於其上，其可用以編程一電腦(或其他電子裝置)以實施根據本發明之方法。電腦可讀儲存媒體可包含但不限於軟碟、光碟、唯讀光碟(compact disk read-only memory，CD-ROMs)及磁性光碟(magneto-optical disks)、唯讀記憶體(ROM)、隨機存取記憶體(RAM)、可抹除可編程唯讀記憶體(erasable programmable read-only memory，EPROMs)、可電性式抹除可編程唯讀記憶體(electrically-erasable programmable read-only memory，EEPROMs)、磁性或光學性卡片、快閃記憶體或其他類型之適於儲存電子指令之媒體/電腦可讀媒體。此外，本發明亦可下載為電腦程式產品，其中程式可從遠端電腦傳送至進行要求之電腦。
本發明之方法中的若干者係以其最基礎的形式加以敘述，但在不 脫離本發明之基礎範圍下仍可加入若干方法至其任一者或從其任一者刪除若干方法，且可增加若干資訊至此處所述訊息之任一者中或從其刪減若干資訊。本領域中具通常知識之技藝者將得以領會，可對本發明進一步做若干更動及改變。此處所提供之特定實施例並非用以限制本發明，而係用以說明本發明。
若敘述了「A」元件耦合至「B」元件或與其耦合，則A元件可 直接耦合至B元件或透過例如C元件非直接耦合。當說明書敘述了A元件、特徵、結構、方法或特性「造成」B元件、特徵、結構、方法或特性，其係指「A」為「B」的至少一部分原因，但亦可能有至少一其他元件、特徵、結構、方法或特性協助造成「B」。若說明書指出一元件、特徵、結構、方法或特性「得」、「可能」或「可」被包含，則該特定元件、特徵、結構、方法或特性並不要求一定要被包含。若說明書指「一」元件，則其並不意指僅有一個所述元件。
本發明之實施例係為本發明之實作或實例。說明書中所提到之 「一實施例」、「某些實施例」或「其他實施例」係指與實施例有關而敘述之特定特徵、結構或特性被包含於至少某些實施例中，但不一定是所有實施例。「一實施例」或「某些實施例」之若干次出現並不一定全部指向相同之實施例。應領會者為，於上述本發明之示範性實施例的敘述中，為簡化揭露內容並有助於瞭解若干進步之觀點中之一者或以上者，本發明之若干特徵有時會聚集於單一實施例、圖式或其敘述中。

Claims (14)

  1. 一種產生展頻時脈之鎖相迴路電路，包括：複數個分數除頻器，該複數個分數除頻器之每一者包含一多模數除頻器以及複數個相位內插器，其中該多模數除頻器接收來自一壓控振盪器之輸出並產生複數個經除頻時脈訊號，其中該複數個相位內插器接收來自該多模數除頻器之該經除頻時脈訊號並輸出各自的分數除頻器輸出訊號；以及一數位方塊，包含一積分三角調變器，其中該積分三角調變器係輸出用以產生一第一控制訊號之一整數值，以用於將供每一該複數個分數除頻器用之該多模數除頻器之分頻比控制成相同數值，且輸出用以產生一第二控制訊號之一分數數值，以用於選擇每一該複數個分數除頻器之該複數個相位內插器之相位，使得每一該分數除頻器輸出訊號之平均相位匹配一期望相位步進。
  2. 如請求項1所述之產生展頻時脈之鎖相迴路電路，其中每一該分數除頻器內之該相位內插器之數量係等於該期望相位步進之分母。
  3. 如請求項1所述之產生展頻時脈之鎖相迴路電路，其中每一該分數除頻器內之該相位內插器之數量係小於該期望相位步進之分母。
  4. 如請求項1所述之產生展頻時脈之鎖相迴路電路，其中該數位方塊之該積分三角調變器包含一多階雜訊塑形(MASH1-1)積分三角調變器。
  5. 如請求項1所述之產生展頻時脈之鎖相迴路電路，更包含：一電荷幫浦及迴路濾波器，其耦合於一相位頻率偵測器與該壓控振盪器之間，用以對來自該相位頻率偵測器之向上/向下脈衝進行濾波，並提供一輸出訊號以控制該壓控振盪器。
  6. 一種產生展頻時脈之鎖相迴路電路，包含：複數個分數除頻器，該複數個分數除頻器之每一者包含一多模數除頻器以及複數個相位內插器，其中該多模數除頻器接收來自一壓控振盪器之輸出並產 生複數個經除頻時脈訊號，其中該複數個相位內插器接收來自該多模數除頻器之該經除頻時脈訊號並輸出各自的分數除頻器輸出訊號；以及一數位方塊，包含一積分三角調變器，其中該積分三角調變器係輸出用以產生一第一控制訊號之一整數值，以用於根據一有限脈衝響應形式控制供每一該複數個分數除頻器用之該多模數除頻器之分頻比，以利於抑制該複數個相位內插器之有限脈衝響應濾波器之非線性行為。
  7. 如請求項6所述之產生展頻時脈之鎖相迴路電路，其中每一該複數個分數除頻器之該多模數除頻器包含一單一多模數除頻器，該單一多模數除頻器係共享於該複數個相位內插器之間。
  8. 如請求項6所述之產生展頻時脈之鎖相迴路電路，其中用於該複數個分數除頻器之初始相位形式係經過選擇以抑制該複數個相位內插器之該有限脈衝響應濾波器之非線性行為。
  9. 如請求項6所述之產生展頻時脈之鎖相迴路電路，其中該數位方塊之該積分三角調變器包含一多階雜訊塑形(MASH1-1)積分三角調變器。
  10. 如請求項6所述之產生展頻時脈之鎖相迴路電路，更包含：一相位頻率偵測器；以及一電荷幫浦及迴路濾波器，其耦合於該相位頻率偵測器與該壓控振盪器之間，用以對來自該相位頻率偵測器之向上/向下脈衝進行濾波，並提供一輸出訊號以控制該壓控振盪器。
  11. 一種用於鎖相迴路電路之有限脈衝響應分數除頻器，包含：一積分三角調變器，用以輸出一經調變參考訊號；複數個數位正反器，用以接收該積分三角調變器之輸出並產生延遲輸出，該延遲輸出包含一參考延遲輸出；複數個多模數除頻器，該多模數除頻器之每一者係對應於該複數個數位正反 器之其中一者，用以產生複數個經除頻訊號，該複數個經除頻訊號之每一者係對應於一各自的延遲輸出；一多工器，用以輸出該複數個經除頻訊號之其中一者；以及控制邏輯，用以至少部份基於一經選擇的延遲輸出與該參考延遲輸出之間的差來控制該多工器輸出的選擇。
  12. 如請求項11所述之用於鎖相迴路電路之有限脈衝響應分數除頻器，更包含：一分頻比累加器，用以控制該多工器輸出的該選擇。
  13. 如請求項11所述之用於鎖相迴路電路之有限脈衝響應分數除頻器，其中該積分三角調變器包含一多階雜訊塑形(MASH1-1)積分三角調變器。
  14. 如請求項13所述之用於鎖相迴路電路之有限脈衝響應分數除頻器，其中該多階雜訊塑形積分三角調變器之輸入係為固定不變。
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