JP5473669B2 - クロック生成回路と半導体装置 - Google Patents

Description

本発明は、クロック生成技術に関し、特に、スペクトラム拡散クロック生成回路（ＳＳＣＧ）と該クロック生成回路を備えた半導体装置に関する。

近時、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等半導体装置の動作周波数の向上に伴い、ＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ：電磁妨害）対策の重要性が高まっている。例えばプリンタ、パソコン用途、ディジタル民生機器等に、ＥＭＩ対策としてスペクトラム拡散クロック生成回路（Ｓｐｒｅａｄ Ｓｐｅｃｔｒｕｍ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ：「ＳＳＣＧ」と略記される）が搭載されることが多い。ＬＳＩの内部クロック信号が特定の周波数を持つことで、該クロックのスペクトラムは当該特定の周波数にピークを持ち、放射電磁雑音の原因となっている。ＳＳＣＧはクロックの周波数をわずかに変動させて発振させる（周波数変調する）ことで、スペクトラムのエネルギーを他の周波数へ分散させ、当該特定の周波数に存在したピーク値を下げる。印加制御電圧によって発振周波数が可変する電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）の周波数の変調には、三角波やＨｅｒｓｈｅｙ−ｋｉｓｓ変調波形が用いられることが多い。

図１０に、ＳＳＣＧの変調波形であるＨｅｒｓｈｅｙ−ｋｉｓｓ波形を示す（図１０は、特許文献１のＦｉｇ．４をそのまま引用）。図１０において、横軸は周期の割合（ＰＥＲＣＥＮＴＡＧＥ ＯＦ ＰＥＲＩＯＤ）、縦軸は変調偏差の割合（ＰＥＲＣＥＮＴＡＧＥ ＯＦ ＭＯＤＵＬＡＴＩＯＮ ＤＥＶＩＡＴＩＯＮ）である。

Ｈｅｒｓｈｅｙ−ｋｉｓｓ波形による変調回路には、特許文献１に記載されているように、
・ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ：位相同期ループ）のフィードバックループ内の分周器の分周比を変化させる方法、
・アナログ領域で生成する方法、
・所望の変調波形のディジタルコードをデジタルアナログ変換器（ＤＩＧＩＴＡＬ ＴＯ ＡＮＡＬＯＧ ＣＯＮＶＥＲＴＥＲ：「ＤＡＣ」と略記される）に入力してその出力を利用する方法等がある。

図１１は、ＰＬＬのフィードバックループ内の分周器の分周比を変化させる構成を示す図（特許文献１のＦｉｇ．６をそのまま引用した図）である。図１１のＰＬＬは、リファレンスクロック側に分周器（Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｏｕｎｔｅｒ１）３５、フィードバックループ側に、分周器（Ｐｒｏｇｒａｍｍａｂｌｅ Ｃｏｕｎｔｅｒ）４２を備えている。また、それぞれの分周比がルックアップテーブル（ＬＯＯＫＵＰ ＴＡＢＬＥ１）４６と、ルックアップテーブル（ＬＯＯＫＵＰ ＴＡＢＬＥ２）４７で設定される。分周器３５、４２の分周比を、ＰＬＬの動作中に、ルックアップテーブル４６、４７から切り替えることで、ＶＣＯ３９の出力クロック信号のスペクトラムを拡散している。なお、Ｙ１（３１）は発振回路（ＯＳＣ）３３で用いるピエゾクリスタル素子である。

図１２は、アナログ領域で変調波形を生成する構成を示す図（特許文献１のＦｉｇ．７からそのまま引用した図）である。アナログ変調回路（ＡＮＡＬＯＧ ＭＯＤＵＬＡＴＩＯＮ ＣＩＲＣＵＩＴ）５２で変調波形を生成しＶＣＯ５１の制御電圧に加え、ＶＣＯ５１の出力クロックのスペクトラムを拡散している。

アナログ変調回路５２は、図示されない三角波生成部とｌｏｇ（対数）変換回路の出力を３倍し、ａｎｔｉ−ｌｏｇ（逆対数）回路を通すことで、Ｈｅｒｓｈｅｙ−ｋｉｓｓの３乗の特性を得る。なお、位相検出器（Ｐｈａｓｅ Ｄｅｔｃｔｏｒ）３７、フィルタ（Ｆｉｌｔｅｒ）３８、ＶＣＯ３９、分周器４２はＰＬＬのループを構成し、ＶＣＯ３９に入力される制御電圧にアナログ変調回路５２からの変調波形を加算した電圧を出力用のＶＣＯ５１に与え、バッファ（Ｂｕｆｆｅｒ）４０を介して出力する。

図１３は、特許文献１のＦｉｇ．８をそのまま引用した図である。発振回路７２と反転増幅器（インバータ）７１でクロック信号を生成している。インバータ７１の出力を分周器３５で分周したクロック信号が、ＰＬＬ（位相検出器３７、フィルタ３８、ＶＣＯ３９、分周器４２のループ）へリファレンスクロックとして位相検出器３７に入力される。発振回路７２は可変容量素子（バラクタダイオードＤ）を含み、その容量値がアナログ変調回路５２からの出力電圧で可変される。バラクタダイオードＤの容量値を可変させ、発振回路７２の発振周波数を変えることで、ＰＬＬからの出力クロックのスペクトラムを拡散している。アナログ変調回路部５２は、図１２に示したものと同じ構成とされる。

図１４は、特許文献１のＦｉｇ．９をそのまま引用した図であり、所望の波形のディジタルコードをデジタルアナログ変換器（ＤＡＣ）８３に入力してその出力を利用する例を示す図である。ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）８２から所望のディジタルコードがデジタルアナログ変換器８３へ入力される。デジタルアナログ変換器８３でアナログ変調波形を生成し、ＶＣＯ５１の制御電圧に加え、ＶＣＯ５１の出力クロックのスペクトラムを拡散している。

米国特許第５４８８６２７号明細書（ＵＳ Ｐａｔｅｎｔ ５，４８８，６２７） 米国特許第４２７８８３９号明細書（ＵＳ Ｐａｔｅｎｔ ４，２７８，８３９）

以下に関連技術の分析を行う。

ＳＳＣＧのＰＬＬにおいて、変調により、ＶＣＯの出力周波数の増減方向が変わる際に、ＶＣＯの出力クロック周波数がすぐに追従しないことがある。このため、スペクトルが変調された帯域の下限と上限にピークを持ち、抑圧量が低下することがある（後に図５を参照して説明される）。そして、このピークを持った部分で電磁放射のエネルギーが増えてしまう。

この問題を解消するための変調方式として、Ｈｅｒｓｈｅｙ−ｋｉｓｓ波形による変調方式がある。

例えばＲＯＭが搭載できないＬＳＩ等において、アナログ回路によって変調波形の生成を行う場合、Ｈｅｒｓｈｅｙ−ｋｉｓｓによる変調は、上記したように、図１２、図１３のアナログ変調回路部５２で行われる。この場合、
・ｌｏｇ（対数）変換回路、
・３倍の増幅器、
・ａｎｔｉ−ｌｏｇ（逆対数）変換回路、
・三角波発振器
が必要である。

本発明の目的は、スペクトルの抑圧効果の高い変調波形を得ることができるクロック生成回路と半導体装置を提供することにある。また、本発明によれば、上記目的を達成するとともに、Ｈｅｒｓｈｅｙ−ｋｉｓｓによる変調方式と比べ、回路規模を小さくするクロック生成回路と半導体装置を提供するものである。

本発明によれば、発振クロックの周波数が可変に制御される発振器と、前記発振器の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部と、を備え、前記変調波形に基づき前記発振器から周波数変調されたクロック信号を出力するクロック生成回路であって、前記変調波形生成部は、前記変調波形として、正接（ｔａｎｇｅｎｔ）波形、又は、正接波形と三角波を合成した波形を生成するクロック生成回路が提供される。

本発明によれば、前記変調波形生成部は、正接波形、又は、正接波形と三角波を合成した波形をデルタシグマ変調した信号を記憶する記憶部と、第２のフィルタと、を備え、前記記憶部に記憶されたデルタシグマ変調された信号を読出し前記第２のフィルタに通すことで、前記第２のフィルタから、正接波形、又は、正接波形と三角波を合成した波形が再生される。

本発明によれば、スペクトルの抑圧効果の高い変調波形を得ることができる。また、本発明によれば、Ｈｅｒｓｈｅｙ−ｋｉｓｓによる変調方式と比べ、回路規模を小さくすることができる。

本発明の一実施形態の構成を示す図である。 本発明の第１の実施例の構成を示す図である。 ｔａｎ波形の変調波形を示す図である。 ｔａｎ＋三角波の変調波形を示す図である。 ＳＳＣＧで変調された帯域の下限と上限にピークを持つ例を示す図である。 本発明の第２の実施例の構成を示す図である。 （Ａ）、（Ｂ）は本発明の第３の実施例の構成を示す図である。 図７のｔａｎ生成回路（アナログ領域）の構成を示す図である。 ｔａｎ生成回路の入出力特性（アナログ領域）を示す図である。 Ｈｅｒｓｈｅｙ−ｋｉｓｓの変調波形を示す図である。 関連技術（特許文献１）の構成を示す図（その１）である。 関連技術（特許文献１）の構成を示す図（その２）である。 関連技術（特許文献１）の構成を示す図（その３）である。 関連技術（特許文献１）の構成を示す図（その４）である。

本発明の実施形態について説明する。本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ Ｍｏｄｅｓ）の１つによれば、図１を参照すると、発振クロックの周波数が可変に制御される発振器（例えば電圧制御発振器：ＶＣＯ）１５と、発振器（ＶＣＯ）１５の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部２０とを備えている。変調波形生成部２０は、前記変調波形として、正接（ｔａｎｇｅｎｔ、以下、「ｔａｎ」と略記される）波形、又は正接波形と三角波を合成した波形を生成する。より詳細には、入力されるレファレンスクロック（基準クロック）と、発振器（ＶＣＯ）１５からの発振クロック又は前記発振クロックを分周したクロックとの比較器（周波数位相比較器）１２での位相比較結果に対応したレベルの信号に、変調波形生成部２０からの変調波形を合成した信号を、周波数を可変するための制御信号（ＰＬＬ制御電圧）として発振器（ＶＣＯ）１５に与え、発振器（ＶＣＯ）１５から周波数変調されたクロック信号が生成される。

本発明においては、発振器（ＶＣＯ）１５の周波数の変化の方向が切り替わる前後（周波数変調範囲の上限と下限の前後）で、単位時間当たりの周波数変化量を増やすため、変調波形生成部２０において、ｔａｎ波形もしくはｔａｎ＋三角波による変調波形が生成される。

リファレンスクロックと発振器（ＶＣＯ）１５の発振クロック又は前記発振クロックを分周器１１で分周したクロックとの位相、又は、位相と周波数を比較する比較器（周波数位相比較器）１２と、比較器（周波数位相比較器）１２での比較結果に対応したレベルの信号を生成するチャージポンプ１３と、チャージポンプ１３の出力信号を平滑化する第１のフィルタ（低域パスフィルタ）１４と、第１のフィルタ（低域パスフィルタ）１４の出力信号と、変調波形生成部２０の出力信号（ＳＳＣＧ変調波形）を合成（加算）した信号を、前記制御信号（ＰＬＬ制御電圧）として発振器（ＶＣＯ）１５に供給する合成回路（加算器）１６と、を含む。発振器（ＶＣＯ）１５、発振クロックを分周する場合の分周器１１、比較器（周波数位相比較器）１２、チャージポンプ１３、第１のフィルタ（低域パスフィルタ）１４、及び、加算器１６はＰＬＬのループ（ＰＬＬのメインパス）を構成する。

本実施形態において、変調波形は、
・デルタシグマ（ΔΣ）変調されたパルスコードから得る方式、
・ＤＡＣによる方式、
・アナログ領域、
等で生成することができる。

本発明によれば、ｔａｎまたはｔａｎ＋三角波方式は、例えば図７（Ａ）、（Ｂ）に示すように、三角波発振回路２５、ｔａｎ生成回路２６を備えた構成とされ、Ｈｅｒｓｈｅｙ−ｋｉｓｓによる変調に比べ、回路規模を小さくすることができる。

ＳＳＣＧでは、周波数変調を行わない場合の周波数から、発振器（ＶＣＯ）１５の出力クロックの周波数を例えば数％程度変化させる。

このとき、
（１）［元の周波数（＝周波数変調しない場合のクロックの周波数）］から［速い周波数］に偏移し、
（２）［速い周波数］（周波数変調範囲の上限）から［元の周波数］に戻り、
（３）さらに、［元の周波数］から［遅い周波数］に偏移したのち、
（４）［遅い周波数］（周波数変調範囲の下限）から［元の周波数］に戻る、
という具合に周期的に変化する。

しかしながら、
［速い周波数］→［遅い周波数］、または、
［遅い周波数］→［速い周波数］、
と変化の方向が切り替わる際に、発振器（ＶＣＯ）１５からの出力クロックの周波数が直ちに追従しないため、出力クロックの周波数スペクトルの変調範囲の下限と上限にピークを持つことがある。

そこで、本発明の一実施形態においては、図１に示すように、変調波形生成部２０は、ＳＳＣＧ変調波形として、ｔａｎ波形もしくはｔａｎ波に三角波を加算した波形（ｔａｎθ＋（ａｘ＋ｂ）またはｔａｎθ＋（−ａｘ＋ｃ））の波形を生成する。なお、ｔａｎθに加算されるａｘ＋ｂは、傾きが正の直線であり、発振クロックの周波数変調の１周期（３６０度）において、０〜９０度、２７０〜３６０度の範囲でｔａｎ（θ）に加算され、−ａｘ＋ｃは傾きが負の直線であり、９０〜２７０度の範囲でｔａｎ（θ）に加算される。

第１のフィルタ（低域パスフィルタ）１４の出力電圧（周波数位相比較結果に対応して電圧レベル）に、ｔａｎ波もしくはｔａｎ＋三角波（ＳＳＣＧ変調波形）を加算した制御電圧（ＰＬＬ制御電圧）を、発振器（ＶＣＯ）１５に与えることで、周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やしている。このため、周波数変調範囲の下限と上限のスペクトルのピークを抑えられる。

図３、図４に示すように、ｔａｎ波もしくはｔａｎ波に三角波を加算した波形は、Ｈｅｒｓｈｅｙ−ｋｉｓｓの波形（図１０）とは異なる波形である。

図３、図４において、横軸は時間（周波数変調の１周期、１周期を３６０度とする角度θにも対応する）、縦軸は変調信号の振幅である。図３に示すように、ｔａｎ（θ）はθ＝９０度（＝１／４周期）とθ＝２７０度（＝３／４周期）で正、負にそれぞれ最大値と最小値（周波数変調範囲の上限と下限）をとる。また図４に示すように、ｔａｎ波に三角波を加算した波形は、周波数変調１周期の範囲で、９０度（＝１／４周期）と２７０度（＝３／４周期）で、正、負にそれぞれ最大値と最小値（周波数変調範囲の上限と下限）をとる。

発振器（ＶＣＯ）１５の出力クロックの周波数が、上記（２）の［速い周波数］から［元の周波数］に戻る転換点（周波数変調範囲の上限）が、図３、図４における９０度（＝１／４周期）に対応し、発振器（ＶＣＯ）１５の出力クロックの周波数が、上記（４）の［遅い周波数］から［元の周波数］に戻る転換点（周波数変調範囲の下限）が、図３、図４における２７０度（＝３／４周期）に対応する。すなわち、周波数の変化の方向が切り替わる箇所（周波数変調範囲の上限、下限）の前後で、変調波形の電圧振幅（絶対値）が増大し、単位時間当たりの周波数変化量が増加していることがわかる。また、図３、図４におけるゼロクロス点（０度、１８０度）は、発振器（ＶＣＯ）１５の出力クロックの周波数が［元の周波数］である場合に対応する。

なお、図１において、発振器（ＶＣＯ）１５からの発振クロックを分周する分周器１１、リファレンスクロック（基準クロック）と、分周器１１の分周クロックの周波数、位相差を検出する周波数位相比較器１２、周波数位相比較器１２での周波数位相差に応じたレベルの信号を出力するチャージポンプ１３、チャージポンプ１３の出力を平滑化する低域パスフィルタ（「ループフィルタ」ともいう）１４、加算器（電圧加算器）１６、ＰＬＬ制御電圧に応じて発振周波数が可変制御されるＶＣＯ１５からなるループがＰＬＬのメインパスを構成している。以下、いくつかの実施例に即して説明する。

＜実施例１＞
図２は、本発明の一実施例の構成を示す図である。図２は、図１に示した実施形態の具体例を示す図であり、ｔａｎ波形またはｔａｎ波に三角波を加算した波形（以下、「ｔａｎ＋三角波」と表記する）で、ＳＳＣＧのＶＣＯを変調する構成が示されている。図１の実施形態と同様、変調波形生成部２０と、ＰＬＬのメインパスから構成される。なお、図２において、図１と同一又は同等の要素には同一の参照符号が付されている。

変調波形生成部２０は、ｔａｎ波形もしくはｔａｎ＋三角波形がデルタシグマ（ΔΣ）変調されて書き込まれているＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）２１と、ＲＯＭ２１の出力パルスの振幅レベルを調整するレベル調整部２２と、低域パスフィルタ２３を備えている。

ＰＬＬのメインのパスは、ＶＣＯ１５の発振クロックを分周する分周器１１と、分周器１１の分周信号とリファレンスクロックの周波数、位相を比較する周波数位相比較器１２と、周波数位相差に応じたレベルの信号を出力するチャージポンプ１３と、チャージポンプ１３の出力を平滑化する低域パスフィルタ１４と、加算器１６と、制御電圧（ＰＬＬ制御電圧）に応じて発振周波数が可変制御されるＶＣＯ１５から構成される。

ＶＣＯ１５の制御電圧（ＰＬＬ制御電圧）は、変調波形生成部２０の出力である低域パスフィルタ２３の出力（ＳＳＣＧ変調波形）と、ＰＬＬメインパスの低域パスフィルタ１４の出力とを加算器１６で加算した電圧とされる。

本実施例において、スペクトラム拡散用の変調波形（ｔａｎ波形もしくはｔａｎ＋三角波）を生成するための信号は、ｔａｎ波形もしくはｔａｎ＋三角波をデルタシグマ（ΔΣ）変調した信号（パルスコード）としてＲＯＭ２１に記憶されている。

なお、ΔΣ変調は、アナログ信号をオーバサンプリングし、量子化雑音のスペクトラム密度を広い周波数帯域に分散させるものであり、積分器と比較器（量子化器：例えば１ビット量子化器）を備え、入力信号から比較器（量子化器）の信号を遅延させた信号を減算した結果を積分器に入力する。ΔΣ変調された１ビット量子化データをアナログフィルタ（低域パスフィルタ）に通すことで、元のアナログ信号波形（この場合、ｔａｎ波形もしくはｔａｎ＋三角波）が再生される。

レベル調整部２２は、ΔΣ変調されたコード（ｔａｎ波形もしくはｔａｎ＋三角波を生成するためのコード）をＲＯＭ２１から読み出し振幅レベルを調整し、低域パスフィルタ（アナログフィルタ）２３を通過させることで、ｔａｎ波形もしくはｔａｎ＋三角波の電圧波形に戻される。図３にｔａｎ波形の変調波形、図４にｔａｎ＋三角波の変調波形を示す。図３、図４において、横軸は時間（又は１周期を３６０で表した角度）、縦軸は変調信号の電圧（周波数変調の偏差（変調割合）に対応）である。

図３に示すｔａｎ波形は、横軸を、周波数変調１周期に対応する０度から３６０度とした場合、９０度（１／４周期）、２７０度（３／４周期）で＋、−に最大となり、０度（０周期）、１８０度（１／２周期）、３６０度（１周期）でゼロクロスする。

図４のｔａｎ＋三角波は、９０度（１／４周期）で＋に最大となり、０度（０周期）、１８０度（１／２周期）で０となる正極性の三角波形を、ｔａｎ波形に重畳し、２７０度（３／４周期）で−に絶対値が最大となり、１８０度（１／２周期）、３６０度（１周期）で０となる負極性の三角波形をｔａｎ波形に重畳したものである。

低域パスフィルタ２３からのｔａｎ波形又はｔａｎ＋三角波（ＳＳＣＧ変調波形）は、低域パスフィルタ１４の出力信号と、加算器１６で加算され、制御電圧としてＶＣＯ１５に供給される。なお、図２において、変調波形生成部２０が、図３、図４のｔａｎ波形又はｔａｎ＋三角波と１８０度位相がずれた波形（逆相信号波形）を、ＳＳＣＧ変調波形として生成する構成とした場合、図２の加算器１６は、低域パスフィルタ１４の出力信号から該ＳＳＣＧ変調波形を減算した信号をＰＬＬ制御電圧としてＶＣＯ１５に供給する減算器で構成される。

前述したように、ＳＳＣＧでは、ＶＣＯ１５の出力クロックの周波数を、変調しない場合の周波数から数％変化させる。すなわち、［元の周波数（＝変調しない場合のクロックの周波数）］→［速い周波数］→［元の周波数］→［遅い周波数］→［元の周波数］という周期的な変化する。

このとき、
［周波数が速い］→［周波数が遅い］、または、
［周波数が遅い］→［周波数が速い］
と変化の方向が切り替わる際に、ＶＣＯ１５の出力クロック周波数がすぐに追従しないため、図５に示すように、変調された周波数帯域の下限と上限とにそれぞれピークを持ち、抑圧量が低下することがある。このため、ピークを持った部分（図５の変調された周波数帯域の下限と上限）で電磁放射のエネルギーが増えてしまう。

これに対して、本実施例によれば、ｔａｎ波形（ｔａｎθ）もしくはｔａｎ＋三角波（ｔａｎθ＋（ａｘ＋ｂ）またはｔａｎθ＋（−ａｘ＋ｃ））の変調波形によってＶＣＯ１５の発振周波数を変調し、発振周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やすことで、ＶＣＯ１５の発振周波数をただちに追従可能としている。このため、本実施例によれば、周波数変調範囲の下限と上限でのスペクトルのピークを抑えることができる。

＜実施例２＞
次に本発明の第２の実施例を説明する。図６は、本発明の第２の実施例の構成を示す図である。図６において、図１と同一又は同等の要素には、同一の参照符号が付されている。本実施例は、変調波形生成部２０の構成が前記第１の実施例と相違している。

図６を参照すると、変調波形生成部２０は、ｔａｎ波もしくはｔａｎ＋三角波の波形（ｗａｖｅ ｆｏｒｍ）のコードが記憶されたＲＯＭ２１と、ＲＯＭ２１から読み出したｔａｎ波形もしくはｔａｎ＋三角波のコードからアナログ波形を出力するデジタルアナログ変換器（ＤＡＣ）２４と、低域パスフィルタ２３により構成される。ＰＬＬのメインのパスは、図２と同様である。ＶＣＯ１５の制御電圧（ＰＬＬ制御電圧）は、変調波形生成部２０の出力（ＳＳＣＧ変調波形）とＰＬＬメインパスの低域パスフィルタ２３の出力を加算する加算器１６の出力である。

前記実施例１ではＲＯＭ２１には、スペクトラム拡散用の変調波形（ｔａｎ波形もしくはｔａｎ＋三角波）をΔΣ変調されたコードを記憶しているが、本実施例においては、スペクトラム拡散用の変調波形（ｔａｎ波形もしくはｔａｎ＋三角波）をサンプリングしたデジタルコードが、ＲＯＭ２１に書きこまれている。

ＤＡＣ２４は、ＲＯＭ２１から読み出したｔａｎ波形もしくはｔａｎ＋三角波のコード（デジタル信号系列）をアナログ信号電圧に変換することで、変調波（ｔａｎ波形もしくはｔａｎ＋三角波）のアナログ電圧波形を出力する。ＤＡＣ２４からのアナログ出力信号を受ける低域パスフィルタ２３（「ｒｅｃｏｎｓｔｒｕｃｔｉｏｎ ｆｉｌｔｅｒ」ともいう）により、ＤＡＣ２４のアナログ出力信号のうちサンプリング周波数の１／２以上の不要な高周波が遮断（Ｃｕｔ−Ｏｆｆ）される。低域パスフィルタ２３の出力信号（アナログ出力電圧）がＳＳＣＧ変調波形として加算器１６に入力され、低域パスフィルタ１４の出力電圧と加算される。ＶＣＯ１５の出力クロックの周波数は、［元の周波数（＝変調しない場合のクロックの周波数）］→［速い周波数］→［元の周波数］→［遅い周波数］→［元の周波数］と周期的に変化する。

本実施例によれば、前記実施例１と同様、ｔａｎ波形もしくはｔａｎ＋三角波（ｔａｎθ＋ａｘ＋ｂまたは、ｔａｎθ−ａｘ＋ｃ）の変調波形でＶＣＯ１５の周波数を変調し、周波数の変化の方向が切り替わる前後で、単位時間当たりの周波数変化量を増やしている。このため、本実施例によれば、周波数変調範囲の下限と上限のスペクトルのピークを抑えることができる。

＜実施例３＞
次に本発明の第３の実施例を説明する。以下では、第３の実施例として、図１において、ｔａｎ波形またはｔａｎに三角波を加算した変調波形を生成する変調波形生成部２０をアナログ領域で構成した構成を説明する。図７（Ａ）、（Ｂ）は、アナログ領域で、ｔａｎ波形もしくはｔａｎ＋三角波の変調波形を生成する部分の構成を示す図である。

図７（Ａ）は、変調波形生成部２０が、変調波形として、ｔａｎ波形を生成する場合の構成である。三角波発振回路２５は三角波を発振出力する。三角波発振回路２５は、三角波として、周波数変調１周期（３６０度）の０、１８０度でゼロクロスし、９０度で最大値の正の三角波と、１８０度と３６０度でゼロクロスし、２７０度で最小値（振幅最大値）をとる負の三角波とを、半周期毎に、交互に掃引出力する。

三角波発振回路２５からの掃引三角波がｔａｎ生成回路２６に入力される。ｔａｎ生成回路２６は、図９に示すような入出力特性（横軸は入力、縦軸は出力を示し、例えばそれぞれ入力電圧、出力電圧である）を持つ。三角波発振回路２５からの掃引三角波を入力するｔａｎ生成回路２６から、ｔａｎ波（２７−１）（図３のｔａｎ波形の変調波形に対応）が出力される。

図８は、図７（Ａ）のｔａｎ生成回路２６の構成の一例を示す図である。図８に示す回路は、特許文献２等に記載されている回路（バイポーラトランジスタ）を、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタで構成したものである。

図８を参照すると、一端がグランドに接続された電流源Ｉ_０の他端に一端が接続された抵抗Ｒ３、Ｒ６の他端にゲートがそれぞれ接続されたｎＭＯＳトランジスタＭＮ１、ＭＮ２と、抵抗Ｒ３、Ｒ６の他端にソースがそれぞれ接続されたｎＭＯＳトランジスタＭＮ３、ＭＮ４と、を備えている。ｎＭＯＳトランジスタＭＮ１、ＭＮ３のドレインは抵抗Ｒ１の一端に共通接続され、抵抗Ｒ１の他端は電源ＶＣＣに接続されている。ｎＭＯＳトランジスタＭＮ２、ＭＮ４のドレインは抵抗Ｒ２の一端に共通接続され、抵抗Ｒ２の他端は電源ＶＣＣに接続されている。ｎＭＯＳトランジスタＭＮ１のソースは抵抗Ｒ４の一端に接続され、抵抗Ｒ４の他端は、抵抗Ｒ６の一端に接続されている。ｎＭＯＳトランジスタＭＮ２のソースは抵抗Ｒ５の一端に接続され、抵抗Ｒ５の他端は、抵抗Ｒ３の一端に接続されている。ｎＭＯＳトランジスタＭＮ３、ＭＮ４のゲートは入力信号ＩＮＰＵＴを差動で入力し、ｎＭＯＳトランジスタＭＮ３、ＭＮ４のドレインから出力信号ＯＵＴが差動で出力される。なお、ｔａｎ生成回路２６は、特許文献２のように、バイポーラトランジスタで構成してもよいことは勿論である。ｎＭＯＳトランジスタＭＮ３、ＭＮ４のゲートには、図７（Ａ）の三角波発振回路２５から出力される三角波が差動で入力され、ｎＭＯＳトランジスタＭＮ３、ＭＮ４のドレインからｔａｎ波形が差動出力される。

図７（Ｂ）は、変調波形生成部２０が、変調波形として、ｔａｎ＋三角波を生成する場合の構成である。三角波発振回路２５、ｔａｎ生成回路２６は、図７（Ａ）に示した構成とされる。三角波発振回路２５からの三角波形はレベル設定回路２８−１でレベルが調整される。三角波としては、周波数変調１周期（３６０度）の０、１８０度でゼロクロスし、９０度で最大値の正の三角波と、１８０度と３６０度でゼロクロスし、２７０度で最小値（振幅最大値）をとる負の三角波とが半周期毎に交互に出力される。三角波発振回路２５からの掃印三角波を入力するｔａｎ生成回路２６は、例えば前述した図８の回路構成を有し、ｔａｎ波形を出力し、レベル設定回路２８−２でレベルが調整される。レベル設定回路２８−１、２８−２でレベル調整された三角波とｔａｎ波が加算器（第２の加算器）２９に入力されて加算され、加算器２９の出力が、ｔａｎ＋三角波（２７−２）（図４のｔａｎ＋三角波の変調波形に対応）となる。

本発明によれば、ｔａｎ波形もしくはｔａｎ＋三角波の変調波形を用いることで、Ｈｅｒｓｈｅｙ−ｋｉｓｓの変調波形を用いることなく、スペクトルの抑圧効果の高い変調方式が得られる。

なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１１ 分周器
１２ 周波数位相比較器
１３ チャージポンプ
１４ 低域パスフィルタ
１５ ＶＣＯ（電圧制御発振器、発振器）
１６ 加算器
２０ 変調波形生成部
２１ ＲＯＭ
２２ レベル調整部
２３ 低域パスフィルタ
２４ ＤＡＣ
２５ 三角波発振回路
２６ ｔａｎ生成回路
２７−１ ｔａｎ波
２７−２ ｔａｎ＋三角波
２８−１、２８−２ レベル設定回路
２９ 加算器
３１ Ｙ１（ピエゾクリスタル）
３３ 発振回路（ＯＳＣ）
３５ ＰＲＯＧＲＡＭＭＡＢＬＥ ＣＯＵＮＴＥＲ １
３７ ＰＨＡＳＥ ＤＥＴＥＣＴＯＲ
３８ ＦＩＬＴＥＲ
３９ ＶＣＯ １
４０ ＢＵＦＦＥＲ
４２ ＰＲＯＧＲＡＭＭＡＢＬＥ ＣＯＵＮＴＥＲ ２
４５、８５ ＰＲＯＧＲＡＭＭＡＢＬＥ ＣＯＵＮＴＥＲ ３
４６ ＬＯＯＫＵＰ ＴＡＢＬＥ １
４７ ＬＯＯＫＵＰ ＴＡＢＬＥ ２
４９ ＵＰ／ＤＯＷＮ
５１ ＶＣＯ ２
５２ ＡＮＡＬＯＧ ＭＯＤＵＬＡＴＩＯＮ ＣＩＲＣＵＩＴ
６２ ＲＯＭ
６３ ＤＥＶＩＤＥ ＢＹ ２ ＣＩＲＣＵＩＴ
７１ インバータ
７２ 発振回路（ＯＳＣ）
８２ ＲＯＭ
８３ ＤＩＧＩＴＡＬ ＴＯ ＡＮＡＬＯＧ ＣＣＮＶＥＲＴＥＲ

Claims (5)

1. 発振クロックの周波数が可変に制御される発振器と、
   前記発振器の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部と、
   を備え、前記変調波形に基づき前記発振器から周波数変調されたクロック信号を出力するクロック生成回路であって、
   前記変調波形生成部は、前記変調波形として、正接（ｔａｎｇｅｎｔ）波形、又は、正接波形と三角波を合成した波形を生成し、
   前記変調波形生成部は、
   正接波形、又は、正接波形と三角波を合成した波形をデルタシグマ変調した信号を記憶する記憶部と、
   第２のフィルタと、
   を備え、
   前記記憶部に記憶されたデルタシグマ変調された信号を読出し前記第２のフィルタに通すことで、前記第２のフィルタから、正接波形、又は、正接波形と三角波を合成した波形が再生される、ことを特徴とするクロック生成回路。
2. 発振クロックの周波数が可変に制御される発振器と、
   前記発振器の発振クロックの周波数を変調させるための変調波形を生成する変調波形生成部と、
   を備え、前記変調波形に基づき前記発振器から周波数変調されたクロック信号を出力するクロック生成回路であって、
   前記変調波形生成部は、前記変調波形として、正接（ｔａｎｇｅｎｔ）波形、又は、正接波形と三角波を合成した波形を生成し、
   前記変調波形生成部は、
   三角波を発振出力する三角波発振回路と、
   前記三角波発振回路の出力を入力し、正接波形を生成する正接生成回路と、
   前記三角波発振回路の出力のレベルを調整する第１のレベル設定回路と、
   前記正接生成回路の出力のレベルを調整する第２のレベル設定回路と、
   前記第１のレベル設定回路の出力と前記第２のレベル設定回路の出力とを加算する加算器と、
   を備え、
   前記正接生成回路に入力され、
   前記加算器の出力が、前記変調波形生成部の前記変調波形として出力されるクロック生成回路。
3. 入力されるリファレンスクロックと、前記発振器からの発振クロック又は前記発振クロックを分周したクロックとの位相、又は、位相と周波数を比較する比較器と、
   前記比較器での比較結果に対応したレベルの信号を生成するチャージポンプと、
   前記チャージポンプの出力信号を平滑化する第１のフィルタと、
   前記第１のフィルタの出力信号と前記変調波形生成部からの変調波形とを合成した信号を、周波数を可変させるための制御信号として前記発振器に供給する回路と、
   を含む請求項１又は２記載のクロック生成回路。
4. 前記記憶部から読み出した信号のレベルを調整するレベル調整部をさらに備えた請求項１記載のクロック生成回路。
5. 請求項１乃至４のいずれか１項に記載のクロック生成回路を備えた半導体装置。

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