CN102006065B - 一种用于减少σδ调制器量化噪声的分数锁相环结构 - Google Patents

Abstract

本发明公开了一种用于减少∑Δ调制器量化噪声的分数锁相环结构，其特征在于，该结构由鉴相鉴频器组、延时电路、电荷泵组、环路滤波器、压控振荡器和分频器依次连接而成，其中，分频器连接于∑Δ调制器，由∑Δ调制器提供分频器的分数分频比，延时电路和电荷泵组构成一个内嵌的有限冲激响应滤波器。该滤波器不影响环路动态特性，不存在并行支路的异步工作状态，具有较小的功耗，能有效克服∑Δ分数锁相环带外噪声受限于∑Δ调制器量化噪声的问题。

Description

一种用于减少ΣΔ调制器量化噪声的分数锁相环结构

技术领域

本发明涉及无线收发机技术领域，特别涉及一种用于减少∑Δ调制器量化噪声的分数锁相环结构。

背景技术

∑Δ分数锁相环由于能提供高的频率分辨率、低带内相位噪声和快速建立时间，在现代通信系统中得到越来越广泛的应用。然而，∑Δ分数锁相环也存在一些问题，正如图1所示，这种结构引入了量化噪声，恶化了带外的相位噪声性能，从而限制了∑Δ分数锁相环的应用范围。

为了减小量化噪声的影响，人们提出了多种解决方法。一种方法是减少环路带宽，通过环路的低通特性削弱带外的噪声，这种方法使得∑Δ分数锁相环丧失了快速建立时间的特点，这与引入∑Δ分数锁相环的初衷是相违背的。第二种方法是利用鉴相鉴频器和数模转换器实现噪声抵消，这种方法能有效地降低带外噪声，但是这种结构非常复杂，消耗大量的功耗和面积。第三种方法是采用参考信号倍频来增加∑Δ调制器的工作频率的方法，量化噪声能被锁相环的低通特性有效地削弱。但是这种方法将会升高带内相位噪声，限制了分数锁相环整体性能的提高。

为了降低硬件的复杂度，减少模拟电路对温度、工艺和电压的敏感，避免对低频噪声的放大，人们又提出了一种半数字的实现方法，如图2所示。该结构包括k个分频器、k个鉴相鉴频器(PFD)和k个电荷泵。通过∑Δ调制器的串行输出来控制k个并行的分频器来实现一个内置的有限冲激响应滤波器，从而有效降低带外的量化噪声。然而，该结构的主要问题是存在k个分频器，而分频器是射频锁相环主要的消耗功耗的模块，这使得该结构不适合频率较高的应用场合，限制了它的适应范围，另外该结构存在并行支路异步工作状态问题。

图2中提到的方案和前三种方法相比，在不影响动态特性的前提下能有效提高噪声性能，具有较低的硬件复杂度，较好的抗工艺、电压和温度波动性能。但是该方法存在功耗过高的问题，无法满足射频收发信机对∑Δ分数锁相环相位噪声和功耗的苛刻要求，且存在并行支路异步工作状态问题，因此需要一种改进的方案，在保持图2中方案已有的优良特性的同时，同时能有效降低锁相环路的功耗。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的是提供一种用于减少∑Δ调制器量化噪声的分数锁相环结构，以克服∑Δ分数锁相环带外噪声受限于∑Δ调制器量化噪声的问题，通过引入一个内嵌的有限冲激响应滤波器，能有效削弱高频部分的量化噪声，同时保持较低的功耗，消除异步工作状态问题。

(二)技术方案

为达到上述目的，本发明提供了一种用于减少∑Δ调制器量化噪声的分数锁相环结构，该结构由鉴相鉴频器组、延时电路、电荷泵组、环路滤波器、压控振荡器和分频器依次连接而成，其中，分频器连接于∑Δ调制器，由∑Δ调制器提供分频器的分数分频比，延时电路和电荷泵组构成一个内嵌的有限冲激响应滤波器。

上述方案中，所述∑Δ调制器的输入为K，时钟信号为分频器的输出f_PD信号，∑Δ调制器的输出MC作为分频器的输入控制字。

上述方案中，所述延时电路由k个缓存器依次连接而成，延时电路的k个输出作为电荷泵组的输入信号。

上述方案中，所述电荷泵组包括k组输入信号来自延时电路的输出信号，电荷泵组的输出连接在一起用做环路滤波器的输入。

上述方案中，所述分频器提供锁相环路的分频系数，其输出分为两路，一路作为调制器的时钟信号，另外一路作为鉴相鉴频器的输入信号。

上述方案中，所述鉴相鉴频器组的输入为参考信号f_ref和分频器输出信号f_pd，输出信号提供给两个延时电路。

(三)有益效果

从上述技术方案可以看出，本发明具有如下特点及良好效果：

1、内嵌的有限冲激响应滤波器，将有效削弱高频部分的量化噪声，因而，可在不增加带外相位噪声的情况下实现低采样率的∑Δ分数锁相环，拓宽∑Δ分数锁相环的适应范围。

2、内嵌的有限冲激响应滤波器，仅仅使用了一个分频器，分频器数目减小了k-1个，与图2传统结构相比，降低了电路功耗，简化了电路设计。

3、内嵌的有限冲激响应滤波器的各个并行支路的相位差仅存在由延时电路产生的差异，无任何附加相位差，不会导致图2中由并行工作的分频器产生的异步工作状态问题。

4、内嵌的有限冲激响应滤波器的传递函数的零点能根据应用自由定制，对相位噪声的抑制程度依赖零点的选择。对锁相环路的动态响应没有影响，对模拟部分温度、电压和工艺的波动不敏感。

附图说明

图1是传统∑Δ分数锁相环中量化噪声的影响示意图；

图2是传统的用于减少∑Δ调制器量化噪声的分数锁相环电路结构示意图；

图3是本发明提供的用于减少∑Δ调制器量化噪声的分数锁相环电路结构示意图；

图4是本发明中的电荷泵组电路结构示意图；

图5是本发明中的等效的离散时间模型的示意图；

图6是本发明中的混合有限冲激响应滤波器的概念图；

图7本发明的一个实例的相位噪声和传统∑Δ分数锁相环相位噪声的对比示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图3示出了本发明提供的用于减少∑Δ调制器量化噪声的分数锁相环结构，该结构由鉴相鉴频器组、延时电路、电荷泵组、环路滤波器、压控振荡器和分频器依次连接而成。鉴相鉴频器组用来鉴别f_ref信号和触发器输出信号之间的相差和频差，电荷泵组把鉴相鉴频器输出的相差和频差转换成电荷泵组的充放电流。环路滤波器把电流转换成压控振荡器的控制电压。∑Δ调制器提供分频器的分数分频比，分频器为反馈路径上模块，提供分频系数。延时电路和电荷泵组构成了一个内嵌的有限冲激响应滤波器。

鉴相鉴频器的输入为参考信号f_ref和分频器的输出信号f_pd，输出为up和dn信号。延时电路的输入为up或者dn信号，延时电路的k路输出信号提供给电荷泵作为输入信号。∑Δ调制器的输出MC作为分频器的输入控制字。延时电路由k个缓存器依次连接而成，每个缓存器由偶数个反相器依次连接而成。相邻两个缓存器之间延时由应用需求决定。分频器提供反馈回路的分频比，由多级两模分频器级联而成多模分频器或者由单个两模分频器结合两个主从计数器构成多模分频器。分频器的输出分为两路，一路作为鉴相鉴频器的输入信号，一路作为∑Δ调制器的时钟输入。

电荷泵组如图4所示，电荷泵组有k组输入信号，输出连接在一起，用做环路滤波器的输入。假若电荷泵组总的电流为I_cp，则每个支路的电流为I_cp/k。电荷泵组电流扮演了两种角色，一方面，同传统结构一样，总电流影响了环路的动态特性；另外一方面，各支路电流决定所实现的有限冲激响应滤波器传递函数各项的系数。只要根据所要实现的传递函数设置调制器输出的延时深度以及电荷泵组各支路电流的分配比例，就可以实现全定制的噪声整形。此外，无论设计参数如何选取，该结构实现的有限冲激响应滤波器有恒定的单位直流增益。电荷泵组各个支路电流的失配将改变传递函数的系数，系数的改变将影响有限冲激滤波器的零点位置，对传递函数的仿真分析表明，在远离零点的频偏处，滤波器增益波动很小，而在预期的零点位置处，即使有失配存在，量化噪声也能被降低不影响整体性能的水平。这个特性使得在量化噪声的总体改善对失配不敏感。

图2结构中存在并行的多个鉴相鉴频器，它们一方面共享同一个参考信号，另外一方面则是由各自对应的分频器产生各自的时钟信号，存在信号异步问题。异步工作状态使得电荷泵组开启时间以及噪声注入时间增加，从而严重恶化带内相位噪声性能，同时支路间的异步引入的附加相位偏移还将影响有限冲激响应滤波器的传递函数。为了避免这些性能上的恶化，需要在电路上保证并行支路处于准同步状态，这将增加额外的电路开销。在本发明中，反馈支路仅有一个分频器，延时电路将鉴相鉴频器输出延时后产生电荷泵组的输入信号，各支路信号的相位差仅与延时电路相关，无任何附加相位差。也就是说，对于任何一个支路而言，其工作状态和传统∑Δ分数锁相环完全一致，不存在异步工作状态的问题，无需额外的电路开销，这简化了电路设计。

本发明与图2中传统结构相比，一个不同之处在于反馈路径模块的实现方式，传统结构采用k个分频器并行工作，分频器的控制字来自∑Δ调制器的串行输出。而本发明中仅仅采用1个分频器。另外一个不同之处在于，传统结构中的∑Δ调制器的输出经触发器组延时后控制各个分频器，，每个触发器输出一个多比特的用于控制分频器分频比的控制字。而在本发明中，触发器组被延时电路取代，延时电路提供k组输出信号给电荷泵，延时电路和电荷泵一起构成了内嵌的有限冲激响应滤波器。传统结构中触发器组输出为多比特输出，而本发明中延时电路的输出为单比特输出，两者相比，延时电路消耗更少的功耗。本发明中分频器的数量减小k-1个，在压控振荡器输出频率较高的应用场合，减少k-1个分频器意味着减少功耗的数量是相当可观的。

图5显示一个等效的离散时间模型，因为多输出电荷泵组使得电荷泵组增益增加了k倍，为了保持锁相环路开环增益不变，每一级电荷泵组电流成比例下降为1/k。这种成比例变化在图5中反映为系数1/k。因此z域有限冲激响应滤波器的传递函数为： $H\left(z\right)=\frac{1}{k}\underset{i=0}{\overset{k-1}{\mathrm{\Σ}}}{z}^{-i\·n}.$

图6是有限冲激响应滤波器的概念图，调制器的输出被加载到分频器，分频器输出给鉴相鉴频器，鉴相鉴频器的输出经过延时电路产生一组延时，延时电路和电荷泵组执行一个有限冲激响应滤波，滤波是针对∑Δ调制器的输出，因而滤波能减少量化噪声。这种滤波方法不会增加直流增益，因而不会恶化带内噪声，相对于噪声抵消方法，它对模拟失配不敏感，对线性度要求不高。

图7为本发明给出的一个设计实例的相位噪声行为级仿真结果，一个是不加滤波技术的，一个是本发明的∑Δ分数锁相环结构。该设计实例输出频率为2568.753MHz，k＝8，n＝1。参考频率为2.046MHz，带宽为100kHz，约为参考信号频率的1/20。，在仿真中，所有的模块引入了噪声特性。，可以看出，引入数模混合有限冲激响应滤波技术后的锁相环结构有更少的带外相位噪声。这说明该滤波技术有助于抑制带外的相位噪声。

本发明优于传统结构的锁相环频率综合器，因为内嵌的有限冲激响应滤波器，将有效削弱高频部分的量化噪声，因而，可在不增加带外相位噪声的情况下实现低采样率的∑Δ分数锁相环，拓宽∑Δ分数锁相环的适应范围。

本发明的第二个优点是内嵌的有限冲激响应滤波器，仅仅使用了一个分频器，分频器数目减小了k-1个，与图2传统结构相比，降低了电路功耗，简化了电路设计。

本发明的第三个优点是内嵌的有限冲激响应滤波器的各个并行支路的相位差仅存在由延时电路产生的差异，无任何附加相位差，不会导致由图2传统结构中并行工作的分频器产生的异步工作状态问题。

本发明的第四个优点是内嵌的有限冲激响应滤波器的传递函数的零点能根据应用自由定制，对相位噪声的抑制程度依赖零点的选择。对锁相环路的动态响应没有影响，对模拟部分温度、电压和工艺的波动不敏感。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种用于减少∑Δ调制器量化噪声的分数锁相环结构，其特征在于，该结构由鉴相鉴频器组、延时电路、电荷泵组、环路滤波器、压控振荡器和分频器依次连接而成，其中，分频器连接于∑Δ调制器，由∑Δ调制器提供分频器的分数分频比，延时电路和电荷泵组构成一个内嵌的有限冲激响应滤波器，延时电路由k个缓存器依次连接而成，k为正整数，延时电路的k个输出作为电荷泵组的输入信号；电荷泵组包括k组输入信号来自延时电路的输出信号，电荷泵组的输出连接在一起用做环路滤波器的输入。

2.根据权利要求1所述的用于减少∑Δ调制器量化噪声的分数锁相环结构，其特征在于，所述∑Δ调制器的输入为K，时钟信号为分频器的输出f_PD信号，∑Δ调制器的输出MC作为分频器的输入控制字。

3.根据权利要求1所述的用于减少∑Δ调制器量化噪声的分数锁相环结构，其特征在于，所述分频器提供锁相环路的分频系数，其输出分为两路，一路作为调制器的时钟信号，另外一路作为鉴相鉴频器的输入信号。

4.根据权利要求1所述的用于减少∑Δ调制器量化噪声的分数锁相环结构，其特征在于，所述鉴相鉴频器组的输入为参考信号f_ref和分频器输出信号f_pd，输出信号提供给两个延时电路。

Images