CN102075186B

CN102075186B - 一种∑δ分数锁相环改良结构

Info

Publication number: CN102075186B
Application number: CN2009102387643A
Authority: CN
Inventors: 黄水龙; 王小松; 张海英
Original assignee: Institute of Microelectronics of CAS
Current assignee: Beijing Zhongke Micro Investment Management Co ltd
Priority date: 2009-11-24
Filing date: 2009-11-24
Publication date: 2012-10-31
Anticipated expiration: 2029-11-24
Also published as: CN102075186A

Abstract

本发明公开了一种∑Δ分数锁相环改良结构，包括鉴相鉴频器、电荷泵、环路滤波器、采样电路、压控振荡器、第一分频器、第二分频器、触发器组和∑Δ调制器，其中，鉴相鉴频器组、电荷泵、环路滤波器、采样电路、压控振荡器和第一分频器依次连接形成环状结构，第二分频器的一端连接于触发器组，另一端连接于压控振荡器与第一分频器之间的节点，触发器组的一端连接于采样电路，另一端连接于第一分频器与鉴相鉴频器之间的节点，∑Δ调制器的一端连接于第一分频器，另一端连接于第一分频器与鉴相鉴频器之间的节点。本发明具有较小的功耗，克服了∑Δ分数锁相环带外噪声受限于∑Δ调制器量化噪声的问题，降低了压控振荡器模拟控制线的增益。

Description

一种∑Δ分数锁相环改良结构

技术领域

本发明涉及无线收发机技术领域，特别涉及一种可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构。

背景技术

∑Δ分数锁相环由于能提供高的频率分辨率、低带内相位噪声和快速建立时间，在现代通信系统中得到越来越广泛的应用。但是∑Δ分数锁相环也面临一些挑战。首先，压控振荡器模块对电源、工艺、温度和偏置的波动非常敏感，使得实际频率调谐范围远大于设计范围，大的VCO增益极易把其控制线上的噪声转变成相位噪声，进而影响PLL的性能。其次，这种结构引入了量化噪声，恶化了带外的相位噪声性能。

为了降低压控振荡器的增益，目前广泛采用的是数字自校正技术，自校正技术实际上是把VCO较宽的频率调谐范围分成一系列增益较小，两两之间有交叠的曲线。工作曲线的切换通过算法实现，从而工作在较大的频率范围。自校正的主要局限有两个方面，一方面，频率校正的精度受限于工艺上最小可实现电容；另外一方面，频率调谐精度和环路的建立时间是矛盾的，过高的频率精度需要更长的建立时间，这限制了数字校正技术的应用范围。

为了减小量化噪声的影响，人们提出了一种半数字的实现方法，如图1所示。该结构包括k个分频器、k个鉴相鉴频器(PFD)和k个电荷泵。通过∑Δ调制器的串行输出来控制k个并行的分频器来实现一个内置的有限冲激响应滤波器，从而有效降低带外的量化噪声。然而，该结构的主要问题是存在k个分频器，而分频器是射频锁相环主要的消耗功耗的模块，这使得该结构不适合频率较高的应用场合，限制了它的适应范围，另外该结构存在并行支路异步工作状态问题。

无线收发机对锁相环频率综合器的噪声性能、功耗和建立时间提出了越来越苛刻的要求，上述因素制约了锁相环频率综合器的应用，因此，迫切需要一种锁相环频率综合器的解决方案，在保持图1中方案已有的优良特性的同时，能有效降低锁相环路的功耗和压控振荡器的增益。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的是提供一种可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，以克服∑Δ分数锁相环带外噪声受限于∑Δ调制器量化噪声的问题和解决过大的压控振荡器增益引起的噪声放大问题，通过引入一个内嵌的有限冲激响应滤波器，有效削弱高频部分的量化噪声，降低压控振荡器的增益，同时保持较低的功耗，消除异步工作状态问题。

(二)技术方案

为达到上述目的，本发明提供了一种可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，该结构包括鉴相鉴频器、电荷泵、环路滤波器、采样电路、压控振荡器、第一分频器、第二分频器、触发器组和∑Δ调制器，其中，鉴相鉴频器组、电荷泵、环路滤波器、采样电路、压控振荡器和第一分频器依次连接形成环状结构，第二分频器的一端连接于触发器组，另一端连接于压控振荡器与第一分频器之间的节点，触发器组的一端连接于采样电路，另一端连接于第一分频器与鉴相鉴频器之间的节点，∑Δ调制器的一端连接于第一分频器，另一端连接于第一分频器与鉴相鉴频器之间的节点。

上述方案中，所述触发器组、采样电路和压控振荡器一起构成了一个内嵌的有限冲激响应滤波器，用于削弱高频部分的量化噪声，降低压控振荡器模拟控制线的增益。

上述方案中，所述触发器组用于提供一组移位输出的采样信号，由k个触发器依次连接而成，每相邻两个触发器之间差n个时钟周期，触发器组的输出信号作为采样电路的采样信号。

上述方案中，所述∑Δ调制器提供第一分频器的分数分频比，其输入为K，时钟信号为第一分频器的输出f_div信号，其输出MC作为第一分频器的输入控制字。

上述方案中，所述采样电路包括k个支路，每个支路的开关在控制信号作用下轮流闭合，将环路滤波器上的电压信号作用于压控振荡器的模拟控制线。

上述方案中，所述第一分频器提供锁相环路的分频系数，其输出分为两路，一路作为调制器的时钟信号，另外一路作为鉴相鉴频器的输入信号。

上述方案中，所述第二分频器提供触发器组的时钟信号clk，clk信号的频率至少两倍于fdiv信号频率。

上述方案中，所述压控振荡器有k个平行的输入支路，一个输出支路，输出信号用来驱动第一分频器和第二分频器。

(三)有益效果

从上述技术方案可以看出，本发明具有如下特点及良好效果：

1、本发明提供的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，采用内嵌的有限冲激响应滤波器，将有效削弱高频部分的量化噪声，因而，可在不增加带外相位噪声的情况下实现低采样率的∑Δ分数锁相环，拓宽∑Δ分数锁相环的适应范围。

2、本发明提供的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，采用内嵌的有限冲激响应滤波器，分频器数目减小了k-2个，与图1结构相比，降低了电路功耗，简化了电路设计。

3、本发明提供的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，采用内嵌的有限冲激响应滤波器，其各个并行支路的相位差仅存在由延时电路产生的差异，无任何附加相位差，不会导致图1中由并行工作的分频器产生的异步工作状态问题。

4、本发明提供的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，采用内嵌的有限冲激响应滤波器，使得压控振荡器模拟控制线的增益降低为传统压控振荡器模块的1/k，小的增益意味着模拟控制端对噪声的放大减弱，有助于锁相环噪声性能的优化。

附图说明

图1是传统的可减少∑Δ调制器量化噪声的分数锁相环电路结构示意图；

图2是本发明提供的可减少∑Δ调制器量化噪声的∑Δ分数锁相环电路改良结构的示意图；

图3是本发明提供的压控振荡器结构示意图；

图4是等效的离散时间模型；

图5是本发明中的有限冲激响应滤波器的概念图；

图6本发明的一个实例的相位噪声和传统∑Δ分数锁相环相位噪声的对比示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

图2示出了本发明提供的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构。该结构包括鉴相鉴频器、电荷泵、环路滤波器、采样电路、压控振荡器、第一分频器、第二分频器、触发器组和∑Δ调制器，其中，鉴相鉴频器组、电荷泵、环路滤波器、采样电路、压控振荡器和第一分频器依次连接形成环状结构，第二分频器的一端连接于触发器组，另一端连接于压控振荡器与第一分频器之间的节点，触发器组的一端连接于采样电路，另一端连接于第一分频器与鉴相鉴频器之间的节点，∑Δ调制器的一端连接于第一分频器，另一端连接于第一分频器与鉴相鉴频器之间的节点。

触发器组、采样电路和压控振荡器一起构成了一个内嵌的有限冲激响应滤波器。触发器组提供一组移位输出的采样信号。∑Δ调制器的输入为K，时钟信号为分频器的输出f_PD信号，∑Δ调制器的输出MC作为第一分频器的输入控制字。触发器组由k个触发器依次连接而成，每相邻两个触发器之间差n个时钟周期，触发器组的输出信号作为采样电路的采样信号。采样电路包括k个支路，每个支路的开关在控制信号作用下轮流闭合，将环路滤波器上的电压信号作用于压控振荡器的模拟控制线。第一分频器提供锁相环路的分频系数，其输出分为两路，一路作为调制器的时钟信号，另外一路作为鉴相鉴频器的输入信号。第二分频器提供触发器组的时钟信号clk，clk信号的频率至少两倍于fdiv信号频率。压控振荡器有k个平行的输入支路，仅有一个输出。压控振荡器的输出用来驱动第一分频器和第二分频器。

图3为本发明中压控振荡器电路结构，由pmos交叉耦合对提供负阻，补偿电感和电容谐振回路中的能量损失。由变容二极管构成可变电容部分。本发明采用k对相同的变容管对，每对变容管有相同的频率调谐范围，对应着不同的模拟控制端。总的频率调谐范围是单对频率调谐范围的k倍。假如总的频率调谐范围是一定的，则每对变容管对的频率调谐范围是总的频率调谐范围的1/k。这意味着本发明中总的压控振荡器的不变的前提下，每个模拟控制端的增益变为1/k倍，增益的减小，意味着模拟控制端的噪声干扰减小，有利于优化输出的相位噪声性能。本发明中变容管对也可由mos电容构成。交叉耦合对不局限于pmos交叉耦合对，也可以由nmos交叉耦合对构成。本发明也适应由环振构成的压控振荡器，此时对环振的偏置电流的控制类似控制LC振荡器中的变容管的电压。

第一分频器提供反馈回路的分频比，由多级两模分频器级联而成多模分频器或者由单个两模分频器结合两个主从计数器构成多模分频器。当分频器的结构是基于多级两模分频器的级联结构时，第二分频器可以是第一分频器中间某一个两模分频器的输出。这种情况下，两个分频器合并成一个分频器，进一步降低了电路的功耗和简化了电路设计。当第二分频器是基于两模分频器结合主从计数器的结构时，第二分频器模块无法集成在分频器中，这种情况下，第二分频器的输入为压控振荡器的输出，而第二分频器的输出至少为第一分频器输出的两倍以上。因为第二分频器的输出信号作为采样信号对第一分频器的输出采样，为了满足采样定理，采样信号的频率要高出被采样信号频率的两倍以上，另外为了减少被采样信号的失真，需要适当提高第二分频器输出信号的频率。

图1结构中存在并行的多个鉴相鉴频器，它们一方面共享同一个参考信号，另外一方面则是由各自对应的分频器产生各自的时钟信号，存在信号异步问题。异步工作状态使得电荷泵组开启时间以及噪声注入时间增加，从而严重恶化带内相位噪声性能，同时支路间的异步引入的附加相位偏移还将影响有限冲激响应滤波器的传递函数。为了避免这些性能上的恶化，需要在电路上保证并行支路处于准同步状态，这将增加额外的电路开销。在本发明中，反馈支路仅有一个分频器，触发器组将分频器信号延时后产生采样电路的控制信号，各支路信号的相位差仅有延时差异引起，无任何附加相位差。也就是说，对于任何一个支路而言，其工作状态和传统∑Δ分数锁相环完全一致，不存在异步工作状态的问题，无需额外的电路开销，这简化了电路设计。

本发明与图1中传统结构相比，不同之处在于反馈路径模块的实现方式，传统结构采用k个分频器并行工作，分频器的控制字来自∑Δ调制器的串行输出。而本发明中仅仅采用2个分频器，如果提供分频系数的分频器采用双模分频器级联实现的方式，则分频器的数量将减少到一个。传统结构中的∑Δ调制器的输出经触发器组延时后控制各个分频器，触发器的时钟频率等于图2中第一分频器输出频率，每个触发器输出一个多比特的用于控制分频器分频比的控制字。而在本发明中，触发器的时钟频率为第二分频器的输出频率，至少为分频器输出频率的两倍以上，从这种意义上，本发明中的触发器组的功耗大于传统结构触发器组的频率。但是，本发明中的触发器输出为单比特输出，这相对传统触发器组又降低了功耗。如果适当选择第二分频器的分频比，则本发明中触发器组消耗的功耗不大于传统结构中触发器消耗的功耗。本发明中分频器的数量至少减小k-2个，在压控振荡器输出频率较高的应用场合，减少k-2个分频器意味着减少功耗的数量是相当可观的。

图4显示一个等效的离散时间模型，因为多输入压控振荡器增加了压控振荡器增益k倍，为了保持锁相环路开环增益不变，压控振荡器每一路的增益成比例下降为1/k。这种成比例变化在图4中反应为系数1/k。因此z域有限冲激响应滤波器的传递函数为：

H (z) = \frac{1}{k} Σ_{i = 0}^{k - 1} z^{- i \cdot n} .

图5是有限冲激响应滤波器的概念图，电荷泵的电流通过环路滤波器变成控制电压Vin，控制电压在采样电路的作用下，每一级延迟一个或者多个时钟周期，形成压控振荡器的k路输入。采样电路相当执行一个低通的滤波，对带外由∑Δ调制器引起的量化噪声能有效地滤除。滤波函数跟每一级延时的深度以及有限冲击响应滤波函数的级数有关。当k增加时，意味着压控振荡器的增益下降，噪声性能变好，但是版图的复杂度会增加。延时深度不同，对应着不同的传递函数，对带外的噪声滤除效果也相应不同，根据具体应用的不同选择k和延时的深度。这种滤波方法不会增加直流增益，因而不会恶化带内噪声，对环路的动态特性没有影响，相对于噪声抵消方法，它对模拟失配不敏感，对线性度要求不高。

图6为本发明给出的一个设计实例的相位噪声行为级仿真结果，一个是不加滤波技术的，一个是本发明的∑Δ分数锁相环结构。该设计实例输出频率为2568.753MHz，k＝8，n＝1。参考频率为2.046MHz，带宽为100kHz，约为参考信号频率的1/20。，在仿真中，所有的模块引入了噪声特性。，可以看出，引入有限冲激响应滤波技术后的锁相环结构有更少的带外相位噪声。这说明该滤波技术有助于抑制带外的相位噪声。

本发明优于传统结构的锁相环频率综合器，因为内嵌的有限冲激响应滤波器，将有效削弱高频部分的量化噪声，因而，可在不增加带外相位噪声的情况下实现低采样率的∑Δ分数锁相环，拓宽∑Δ分数锁相环的适应范围。

本发明的第二个优点是内嵌的有限冲激响应滤波器，仅仅使用了两个分频器，分频器数目减小了k-2个，与图2传统结构相比，降低了电路功耗，简化了电路设计。

本发明的第三个优点是内嵌的有限冲激响应滤波器的各个并行支路的相位差仅存在由量化控制字产生的差异，无任何附加相位差，不会导致由并行工作的分频器产生的异步工作状态问题。

本发明的第四个优点是内嵌的有限冲激响应滤波器使得压控振荡器模拟控制线的增益降低为传统压控振荡器模块的1/k，小的增益意味着模拟控制端对噪声的放大减弱，有助于锁相环噪声性能的优化。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，其特征在于，该结构包括鉴相鉴频器、电荷泵、环路滤波器、采样电路、压控振荡器、第一分频器、第二分频器、触发器组和∑Δ调制器，其中，鉴相鉴频器组、电荷泵、环路滤波器、采样电路、压控振荡器和第一分频器依次连接形成环状结构，第二分频器的一端连接于触发器组，另一端连接于压控振荡器与第一分频器之间的节点，触发器组的一端连接于采样电路，另一端连接于第一分频器与鉴相鉴频器之间的节点，∑Δ调制器的一端连接于第一分频器，另一端连接于第一分频器与鉴相鉴频器之间的节点；

其中，所述触发器组用于提供一组移位输出的采样信号，由k个触发器依次连接而成，每相邻两个触发器之间差n个时钟周期，触发器组的输出信号作为采样电路的采样信号，触发器组的输出为单比特输出。

2.根据权利要求1所述的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，其特征在于，所述触发器组、采样电路和压控振荡器一起构成了一个内嵌的有限冲激响应滤波器，用于削弱高频部分的量化噪声，降低压控振荡器模拟控制线的增益。

3.根据权利要求1所述的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，其特征在于，所述∑Δ调制器提供第一分频器的分数分频比，其输入为K，∑Δ调制器的时钟信号为第一分频器的输出fdiv信号，其输出MC作为第一分频器的输入控制字。

4.根据权利要求1所述的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，其特征在于，所述采样电路包括k个支路，每个支路的开关在控制信号作用下轮流闭合，将环路滤波器上的电压信号作用于压控振荡器的模拟控制线。

5.根据权利要求1所述的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，其特征在于，所述第一分频器提供锁相环路的分频系数，其输出分为两路，一路作为调制器的时钟信号，另外一路作为鉴相鉴频器的输入信号。

6.根据权利要求1所述的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，其特征在于，所述第二分频器提供触发器组的时钟信号clk，clk信号的频率至少两倍于fdiv信号频率。

7.根据权利要求1所述的可减少∑Δ调制器量化噪声和压控振荡器增益的∑Δ分数锁相环改良结构，其特征在于，所述压控振荡器有k个平行的输入支路，一个输出支路，输出信号用来驱动第一分频器和第二分频器。