CN103095294A

CN103095294A - Pll电路、通信装置以及通信装置的回环测试方法

Info

Publication number: CN103095294A
Application number: CN2012105668119A
Authority: CN
Inventors: 小笠原和夫; 中平政男
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-07-30
Filing date: 2009-07-08
Publication date: 2013-05-08
Anticipated expiration: 2029-07-08
Also published as: US20100027586A1; US8270553B2; KR101164477B1; KR20110126571A; JP4562787B2; KR101121401B1; CN103095294B; JP2010035015A; CN101640535A; US8660223B2; US20120287967A1; CN101640535B; KR20100013256A

Abstract

本发明提供一种PLL电路、通信装置以及通信装置的回环测试方法。设置在PLL电路中的控制单元控制相位内插器，以在根据SSC的调制轮廓预定的时刻以基本延迟量Δ为单位逐步地改变施加到相移信号C_PS的相移量。此外，控制单元以下面的方式控制在通过分割相移信号C_PS的频率而获得的反馈时钟信号C_FB的一个周期中施加到从相位内插器输出的相移信号C_PS的总相移量：该总相移量和C_FB的前一个周期中的总相移量之间的差总是等于或者小于基本延迟量Δ。

Description

PLL电路、通信装置以及通信装置的回环测试方法

本申请是分案申请，原案的国家申请号为200910140151.6，申请日为2009年7月8日，发明名称为“PLL电路、通信装置以及通信装置的回环测试方法”。

技术领域

本发明涉及生成展频时钟的PLL（锁相环）电路，以及使用该电路的通信装置。

背景技术

已经广泛地采用展频时钟（SSC）信号，以抑制由电子装置产生的EMI（电磁干扰）的发生。例如，根据预定的调制频率和调制度，通过调制由PLL电路等生成的时钟信号的频率来生成SSC。以下列举的专利文献1至5公开了生成SSC的装置。

专利文献1：日本特开专利申请公布No.2006-166049

专利文献2：美国专利No.6888412

专利文献3：日本专利No.4074166

专利文献4：日本特开专利申请公布No.2007-6121

专利文献5：日本特开专利申请公布No.2006-211479

借助于相位内插器，通过提前（advancing）或者延缓（retarding）由诸如PLL电路等的时钟生成电路生成的输出时钟信号的相位，在专利文献1中公开的SSC生成装置生成调频的SSC。

另一方面，专利文献2至5公开了包括SSC生成功能的PLL电路。在他们中，在专利文献2和3中公开的PLL电路包括布置在反馈路径上的相位内插器，其中，所述反馈路径向相位比较器或者相位和频率比较器提供压控振荡器（VCO）的输出时钟信号，用于与参考信号进行相位比较。通过相位内插器，通过周期性地提前或延缓输出时钟信号的相位，对VCO的输出时钟信号进行调频，由此获得SSC。此外，通过布置在PLL电路的反馈路径上的延迟电路，通过周期性地改变施加到反馈时钟信号的延迟量，在专利文献4中公开的PLL电路生成SSC。此外，通过周期性地改变布置在PLL电路的反馈路径上的分频器的分频比，在专利文献5中公开的PLL电路生成SSC。

当时钟生成电路的输出通过在专利文献1中公开的方法来进行频率调制时，因为由相位内插器的相位控制产生的高频抖动分量叠加在SSC上，所以SSC的抖动趋向于变大。另一方面，在专利文献2和3中公开的PLL电路通过在反馈路径上布置用于执行调频的组件的相位内插器，周期性地增加或减小VCO的控制电压；并且通过周期性地波动的控制电压，对VCO的输出时钟信号进行频率调制。因此，因为由相位内插器的相位控制产生的高频抖动分量由于PLL的闭环频率特性（低通滤波器特性）而衰减，在专利文献2和3中公开的PLL电路可以改善SSC的抖动特性。

发明内容

在普通的PLL电路中，为了抑制参考时钟信号的频率，通过分频器分割VCO的输出时钟信号的频率，并且此后，所分割的时钟信号被反馈给相位比较器。在下文中，将在经受分频之后的输出时钟信号称为“反馈时钟信号”，其中，所述输出时钟信号被反馈给相位比较器。

现在，本发明人已经发现了如下问题。即，如在专利文献2和3中公开的PLL电路中，当改变反馈时钟信号的相位，以改变SSC的调制度时，除非适当控制反馈时钟的相位改变量，否则由于PLL的瞬态响应，作为SSC的抖动的VCO的输出抖动不能被充分地抑制。

专利文献2公开了如下技术：（1）在PLL反馈路径上插入相位内插器，并且生成n个时钟信号CLK0至CLK(n-1)，其以相互不同的相移量从VCO的输出时钟信号进行相移，以及（2）选择升序或者降序的n个时钟信号CLK0至CLK(n-1)中的一个，用于将其提供给相位比较器。然而，专利文献2没有公开在其中通过分频器将相移的时钟信号反馈给相位比较器的构造，并且也没有给出解决上述问题的建议。

此外，专利文献3公开了如下构造，在所述构造中，通过相位内插器周期性地改变VCO的输出时钟信号的相位，并且将通过分割相移的时钟信号的频率而获得的反馈时钟信号提供给相位比较器。然而，如从图16中所示的调制波形和专利文献3的描述将清楚的，在专利文献3中公开的PLL电路在反馈时钟信号的一个周期中，将施加到反馈时钟信号的总相移量与前一周期中的总相移量相比增加或者减小1Δ（专利文献3中为1dt）或者2Δ。在对相移量的这样控制中，由于PLL的瞬态响应的影响，SSC的抖动可能没有完全被抑制。注意到，Δ是相位内插器的基本延迟量（专利文献3中的基本延迟时间）。该基本延迟量与由相位内插器生成的n个时钟信号之间的最小时间差相对应。因此，在描述中使用的“相移量”具有时间维度。

本发明的第一示例性方面是一种生成展频时钟（SSC）的PLL电路。该PLL电路包括相位比较单元、压控振荡器（VCO）、相位内插器、分频电路、以及控制单元。相位比较单元接收参考时钟信号以及反馈时钟信号，并且根据参考时钟信号和反馈时钟信号之间的相位差来生成控制电压。VCO根据控制电压在振荡频率处振荡，生成输出时钟信号作为SSC。相位内插器生成如下的相移信号，所述相移信号通过将输出时钟信号的相位移位从相互差别基本延迟量的整数倍的多个相移量中选择的相移量而获得。分频电路通过分割相移的信号的频率来生成反馈时钟信号，以向相位比较器提供反馈时钟信号。控制单元控制相位内插器在根据SSC的调制轮廓（profile）预定的时刻，以基本延时量的单位来逐渐改变施加到相移的信号的相移量。此外，控制单元以下面的方式控制在反馈时钟信号的一个周期中施加到相移的信号的总相移量：该总相移量和在反馈时钟信号的前一个周期中的总相移量之间的差总是等于或者小于一个基本延迟量。

在根据本发明的第一示例性方面的PLL电路中，在通过分割输出时钟信号的频率来生成反馈时钟信号中，可以将在反馈时钟中生成的相位步进宽度（在反馈时钟的一个周期中的总相移量和前一周期中的总相移量之间的差）抑制为等于或者小于一个基本延迟量。因此，在抑制SSC的抖动的同时，SSC的调制度的平滑过渡变得可能。

附图说明

结合附图，从某些示例性实施例的以下说明中，以上和其他的示例性方面、优点和特征将变得更加明显，在其中：

图1是根据本发明的第一示例性实施例的PLL电路的框图；

图2是示出在图1中所示的PLL电路中包括的SSC控制器的构造示例的框图；

图3示出了关于在图1中所示的PLL电路的时序图；

图4是示出通过图1中所示的PLL电路生成的SSC的抖动分布模拟结果的图；

图5示出了根据本发明的第二示例性实施例的PLL电路中包括的SSC控制器的构造示例；

图6示出了根据本发明第二示例性实施例的PLL电路的时序图；

图7是根据本发明的第三示例性实施例的通信装置的框图；

图8是在图7中所示的通信装置中包括的PLL电路的框图；

图9是从图7中所示的PLL电路输出的时钟信号的波形图；以及

图10是从图7中所示的PLL电路输出的时钟信号的波形图。

具体实施方式

将参考附图，详细描述应用本发明的特定示例性实施例。在整个附图中，相同的组件通过相同的附图标记来指示，并且出于清楚的目的将根据需要省略重复的描述。

<第一示例性实施例>

图1是示出根据第一示例性实施例的PLL电路1的构造的框图。现将描述用于生成展频输出时钟信号C_OUT的PLL电路1的操作。通过布置在反馈路径上的相位内插器15提前或者延缓VCO_14的输出时钟信号C_OUT的相位，PLL电路1周期性地增加或者减小输入到相位比较单元10的参考时钟信号C_REF和反馈时钟信号C_FB之间的相位差。根据相位差的该周期性波动，从相位比较单元10提供到VCO_14的控制电压Vc周期性地增加或者减小，并且输出时钟信号C_OUT被调频。在以下的说明中，将描述图1中所示的每个组件。

相位比较单元10接收C_REF和C_FB，并且根据C_REF和C_FB之间的相位差而生成控制电压Vc。在图1的构造示例中，相位比较单元10包括相位比较器11、电荷泵12以及环路滤波器13。相位比较器11生成指示C_REF和C_FB之间相位差的相位差信号。注意的是，相位比较器11可以是能够拉动频率的相位和频率比较器。电荷泵12根据相位差信号来操作，并且向环路滤波器13提供电荷，或者从环路滤波器13中消耗电荷。环路滤波器13对从电荷泵12提供的电荷（电流）结合以生成控制电压Vc。

压控振荡器（VCO）14在根据控制电压Vc的振荡频率处振荡，并且生成输出时钟信号C_OUT。随着根据C_REF和C_FB之间的相位差的波动而周期性重复增加和减小的控制电压Vc被提供到VCO 14，对VCO 14的输出时钟信号C_OUT的频率进行调制。

相位内插器15接收从VCO 14输出的输出时钟信号C_OUT，并且将C_OUT的相位移位从相互差别基本延迟量Δ的整数倍的Nr个相移量ΔP0至ΔP（Nr-1）中选择的相移量。然后，相位内插器15将相移时钟信号（在下文中，称为相移信号）C_PS提供给第一分频器16。现在，基本延迟量Δ是通过将输出时钟信号C_OUT的周期T_OUT除以Nr而获得的值（T_OUT/Nr）。简言之，基本延迟量Δ相应于相位内插器15的相位分辨率。

此外，相位内插器15根据从SSC控制器18提供的控制信号S_UD而进行操作。控制信号S_UD是指示应该施加到C_OUT上的相移量的信号。例如，控制信号S_UD可以是通过其的信号值来指示相移量的数字信号。可选地，控制信号S_UD可以是脉冲信号。在此情况下，相移量可以通过脉冲数或者脉冲宽度来表示。

当控制信号S_UD是指示相位被提前的UP信号时，相位内插器15提前相移信号C_PS的相位。当相移信号C_PS的相位被提前时，反馈时钟信号C_FB的相位同样被提前。因此，相位比较单元10判断VCO14的振荡频率高于参考时钟信号C_REF的频率（在下文中，称为参考时钟频率）F_REF，从而减小控制电压Vc。如此，VCO 14的振荡频率减小，并且生成下展频（down-spread）SSC。另一方面，当控制信号S_UD是指示相位被延缓的DOWN信号时，相位内插器15延缓相移信号C_PS的相位。当相移信号C_PS的相位被延缓时，反馈时钟信号C_FB的相位也同样被延缓。因此，相位比较单元10判断VCO 14的振荡频率低于参考时钟频率F_REF，从而增加控制电压Vc。如此，VCO14的振荡频率增加，并且生成上展频（up-spread）SSC。

相位内插器15的具体构造可以是任何已知的构造。例如，可以将专利文献1的图10或者11中公开的构造应用到相位内插器15中。此外，如专利文献2和3中所公开的，VCO 14可以被形成为环形振荡器以生成具有相互不同相位的Nr个时钟信号C0至C（Nr-1）。在该情况下，根据控制信号S_UD，相位内插器15可以从由VCO 14生成的Nr个时钟信号C0至C（Nr-1）中选择一个时钟信号。

第一分频器16和第二分频器17分割相移信号C_PS的频率，以生成反馈时钟信号C_FB。更具体地，第一分频器16分割相移信号C_PS的频率，以生成控制时钟信号C_CNT。第二分频器17进一步分割控制时钟信号C_CNT的频率，以生成反馈时钟信号C_FB。因此，当第一分频器16的分频数是“m”，并且第二分频器17的分频数是“n”时，反馈时钟信号C_FB的周期是相移信号C_PS周期的“m×n”倍。

根据预定的SSC调制轮廓，SSC控制器18生成控制信号S_UD，以通过相位内插器15控制相移操作。注意的是，SSC调制轮廓包括例如调制频率F_SSC和最大调制度D_SSC，并且定义输出时钟信号C_OUT的频谱和波形。注意的是，根据分频器16和17的分频数m×n，确定通过控制信号S_UD的UP/DOWN的指示频率。这是因为，如在随后描述的，基于反馈时钟信号C_FB的周期T_FB来确定通过SSC控制器18的UP/DOWN的指示。通过分频数m×n来定义周期T_FB。

SSC控制器18控制在反馈时钟信号C_FB的一个周期T_FB中施加到相移信号C_PS的总相移量，使得该总相移量和在前一个周期的总相移量之间的差总是等于或者小于基本延迟量Δ。更具体地，当施加到在一个周期T_FB（j）中的相移信号C_PS的总相移量等于11个基本延迟量（11Δ）时，使得施加到下一个周期T_FB（j+1）中的相移信号C_PS的总相移量等于12或者10个基本延迟量（12Δ或10Δ）。

在以下的描述中，将描述SSC控制器18的构造示例。图2示出了SSC控制器18的构造示例。在图2中，阶段（stage）计数器180是对控制时钟信号C_CNT的脉冲数进行计数的计数器，并且输出当前阶段数SC（k）。当控制时钟信号C_CNT的脉冲数已经达到预先定义的数目时，阶段计数器180将阶段数SC（k）增加或者减小1。

阶段在此指的是如下的周期，在所述周期中，对于输出时钟信号C_OUT施加一个调制度，并且在每个阶段中对输出时钟信号C_OUT的调制度进行修改。换言之，输出时钟信号C_OUT的调制频率F_SSC根据一个阶段的持续时间和总的阶段数来定义。例如，当一个阶段的持续时间是反馈时钟信号C_FB的周期（在下文中，称为反馈时钟周期）T_FB的30倍，并且第二分频器17的分频数n是10时，阶段计数器180可以在每当控制时钟信号C_CNT计数了300个脉冲时将阶段数SC（k）增加或者减小1。

控制信号生成器181接收来自阶段计数器180的阶段数SC（k），并且根据该阶段数SC（k）输出指示相移量的控制信号S_UD。与以上示例相似的，考虑其中第二分频器17的分频数n是10的情况，反馈时钟周期T_FB是控制时钟信号C_CNT的周期T_CNT的10倍。因此，在这种情况下，对于控制时钟信号C_CNT的每十个脉冲，控制信号生成器181可以根据阶段数SC（k）输出指示相移量的控制信号S_UD。

顺便地，通常分频器可以形成有计数器。使用计数器的分频器通过该计数器对输入时钟信号的脉冲数进行计数，以根据分频数当计数值达到预定数目时，重置计数器值并且输出脉冲信号。因此，可以将嵌入在第二分频器17中的计数器171的计数值提供给SSC控制器18。如此，可以减小SSC控制器18的电路的大小。然而，该电路构造仅在SSC控制器18和嵌入到第二分频器17中的计数器171的重置周期相互同步时才是可用的。

此外，如果SSC控制器18能够处理高频时钟，则可以省略第一分频器16，从而通过相移信号C_PS来操作SSC控制器18。

现在，将参考图3的时序图对PLL电路1的操作进行描述。注意的是，在关于图3的描述中，将使用下述的值作为每个参数的特定示例。

·参考时钟频率（F_REF）：30MHz

·参考时钟周期（T_REF）：33.33ns

·输出时钟的参考频率（F_OUT0）：1.5GHz

·SSC调制频率（F_SSC）：32.15kHz

·SSC调制周期（T_SSC）：32μs

·SSC最大调制度（D_SSC）：-5000ppm

·一个阶段周期：1μs=30×T_REF

·相位内插器15的分辨率（Nr）：64

·第一分频器16的分频数（m）：5

·第二分频器17的分频数（n）：10

图3中所示的波形示出了输出时钟频率F_OUT，其是输出时钟信号C_OUT的频率。在图3中的部分（B）根据阶段周期示出了以微秒为单位的时间。作为一个阶段周期的一微秒是反馈时钟周期T_FB的30倍。换言之，一个阶段周期包括反馈时钟信号C_FB的30个脉冲。

在图3A至3G的示例中，在调制度为最大的第16个阶段中的相移量是基本延迟量Δ的16倍大（16Δ）。在该阶段中，相移信号C_PS的相位对于每个反馈时钟周期T_FB，或者对于相移信号C_PS的每50个脉冲而言提前了16/Nr。因此，如在以下的表达式（1）中所示，在第16个阶段中的调制度是-5000ppm。图3中的部分（C）示出了通过控制信号S UD为每个阶段指定的相移量（UP/DOWN的数目）。

- \frac{1}{m \times n} \times \frac{16}{Nr} = - \frac{1}{50} \times \frac{16}{64} = - 0.005 = - 5000 ppm - - - (1)

在第一示例性实施例中，当修改输出时钟信号C_OUT的调制度时，SSC控制器18将在反馈时钟信号C_FB中生成的相位步进宽度的最大值抑制到一个基本延迟量Δ。更具体地，SSC控制器18控制在控制时钟信号C_CNT的10个脉冲周期内施加到相移信号C_PS的总相移量与在前10个脉冲周期内施加到相移信号C_PS的总相移量之间的差，为1Δ或者为零。注意的是，控制时钟信号C_CNT的10个脉冲周期相应于反馈时钟信号C_FB的一个脉冲周期（一个周期T_FB）。

此外，图3中的部分（D）和部分（E）示出了在第十到第十二阶段周围的控制信号S_UD（图3中的部分（C））的放大的视图。图3的部分（F）和部分（G）示出了当发生阶段变化时在C_REF和C_FB之间的相位差。总而言之，如图3中的部分（D）到（G）中所示，相邻阶段之间的反馈时钟信号C_FB的相移量的差是Δ或者更小。注意的是，相邻阶段之间的反馈时钟信号C_FB的相位差是2πΔ/（m ×n ×T_OUT）=2π/（Nr×m×n）弧度。

如上所述，根据PLL电路1，当通过分割输出时钟信号C_OUT的频率而生成反馈时钟信号C_FB时，在用于改变输出时钟信号C_OUT的调制度的反馈时钟信号C_FB中生成的相位步进宽度的最大值可以被抑制到基本延迟量Δ。因此，可以抑制作为SSC的输出时钟信号C_OUT的抖动，并且调制度的平滑过渡变得可能。

图4是示出了PLL电路1的输出时钟信号C_OUT的抖动分布模拟的结果的图。该模拟条件如下。

·参考时钟频率（F_REF）：30MHz

·分频器16和17的总的分频数（m ×n）：50

·输出时钟的参考频率（F_OUT0）：1.5GHz

·相位内插器15的分辨率（Nr）：64

·SSC调制频率（F_SSC）：32.15kHz

·SSC最大调制度（D_SSC）：-2500ppm

图4中所示的图是在SSC的一个周期中包括的抖动分量的计算结果，并且示出了在执行高通滤波器（-3dB2MHz，-40dB/dec）处理以移除作为抖动分布的SSC调制频率的低频分量之后的值。该结果为：峰值到峰值的抖动为大约13.8ps。该值接近于相位内插器15的相位分辨率（大约10.4ps）。

<第二示例性实施例>

在第二示例性实施例中，将对通过如上所述的SSC控制器18进行的相移控制的改进进行描述。注意的是，根据第二示例性实施例的PLL电路的构造可以与图1中所示的PLL电路1的构造相似。因此，将省略对根据第二示例性实施例的PLL电路的整体框图的描述和解释。在以下的描述中，将描述在根据第二示例性实施例的PLL电路中包括的SSC控制器28的操作和构造示例。

图5是示出了SSC控制器28的构造示例的框图。在图5中所示的阶段计数器180和控制信号生成器181与图2中所示的那些相似。在阶段计数器180和控制信号生成器181之间布置分数计数器280。分数计数器280根据从阶段计数器180提供的阶段数SC（k）来生成分数阶段数SCF（k）。控制信号生成器181输出控制信号S_UD，其示出根据SCF（k）指定的阶段数的相移量。

分数计数器280在SC（k-1）、SC（k）和SC（k+1）之间规则地改变SCF（k）的值。将利用图6的时序图来描述SCF（k）的变化示例。在图6的示例中，一个阶段对应于参考时钟周期T_REF的32个周期。注意的是，如在第一示意性实施例中描述的，阶段指的是如下的周期，在所述周期中，将一个调制度施加到输出时钟信号C_OUT。在图6的示例中，一个阶段被进一步分割成四个子阶段（图6中的部分（C））。每个子阶段对应于参考时钟周期T_REF的8个周期。此外，子阶段可以被设置为跨在与相邻阶段的边界处的阶段。

分数计数器280为每个子阶段改变SCF（k）的确定算法。例如，在被设置为跨第四阶段（未示出）和第五阶段的子阶段P1中，SCF（5）包括以1：1的比率交替的值SC（4）和值SC（5），其中，值SC（4）显示第四阶段，值SC（5）显示第五阶段。在以下的子阶段P2中，包括在SCF（5）中的SC（4）和SC（5）的比率为1：3。在子阶段P3中，SCF（5）仅包括显示第五阶段的值SC（5）。此外，在子阶段P4中，在SCF（5）中包括的SC（5）和SC（6）的比率为3：1。在被设置为跨第五阶段和第六阶段的子阶段P5中，SCF（5）包括以1：1的比率交替的值SC（5）和值SC（6），其中，值SC（5）显示第五阶段，值SC（6）显示第六阶段。

如上所述，在从第k个阶段到第（k+1）个阶段的切换点周围，SSC控制器28在SC（k）和SC（k+1）之间规则地改变提供到控制信号生成器181上的阶段数。因此，根据规则变化的阶段数而改变施加到相移信号C_PS的相移量。根据该种控制，将有规则变化的相移量的平均值反映到SSC的时钟频率上，由此，可以进一步地使得SSC的调制度的平滑过渡变得可能。例如，在图6中，子阶段之间的相位步进宽度可以暂时是Δ/4。

<第三示例性实施例>

图7示出了根据第三示例性实施例的通信装置30的构造。在图7中，PLL电路3具有与上述第一示例性实施例的PLL电路1的构造相似的构造。然而，如图8中所示，PLL电路3包括用于向发送单元301提供由相位内插器15生成的相移信号C_PS的配线和端子。

例如，发送单元301发送诸如SATA（串行ATA）等的数据信号。发送单元301被布置为使得能够接收从PLL电路3提供的C_PS和C_OUT，并且通过选择性提供的两个时钟信号中的任何一个来进行操作。提供到发送单元301的操作时钟信号的切换可以通过例如可从通信装置30外部操作的开关、跳线引脚等来进行。此外，提供到发送单元301的操作时钟信号的切换可以根据从通信装置30外部输入的模式切换信号来执行。另一方面，例如，接收单元302接收诸如SATA等的数据信号。接收单元302通过从PLL电路3提供的C_OUT来操作。应注意，在图7中所示的是发送单元301和接收单元302被构造成发送和接收差分信号。然而，发送单元301和接收单元302可以发送和接收单端信号。

图9和图10示出了通过电路模拟器获得的C_OUT和C_PS的波形图。图10是通过放大图9的大约21微秒的部分而获得的波形图。如将从图9和图10中清楚的，在预定的调制周期对C_OUT的频率进行调制的同时，C_PS的频率没有被调制，并且C_PS的平均频率基本上处于C_OUT的参考频率F_OUT0（1.5GHz）处。这是因为，随着在负方向上的输出时钟信号C_OUT的调制度变大，相位内插器15极大地提前C_OUT的相位以生成相移信号C_PS。换言之，通过相位内插器15相移操作抵消了输出时钟信号C_OUT的频率波动。

在执行通信装置30的回环测试中利用相移信号C_PS来操作发送单元301的操作模式是有效的。通信装置30使用同时生成的展频时钟信号C_OUT和非展频时钟信号C_PS来执行回环测试。

通过向发送单元301提供非展频时钟信号C_PS来执行回环测试。另一方面，通过展频时钟信号C_OUT来操作接收单元302。然后，发送单元301的输出信号被回送以由接收单元302接收。

如果在执行回环测试中，发送单元301和接收单元302都利用展频信号C_OUT进行操作，仅可以进行其中发送单元301和接收单元302的操作时钟具有相同的频率的同步系统的估计。另一方面，通信装置30能够利用非展频时钟信号C_PS操作发送单元301。因此，可以容易地执行其中接收单元302的操作时钟与发送单元301的操作时钟不同步的异步系统中的接收单元302的估计。

应该注意的是，可以将通过低通滤波器等经历了波形整形的信号提供给发送单元301，来代替提供相移信号C_PS本身。

顺便地，在第三示例性实施例中示出的通信装置30中新采用的构造可以被广泛地应用到包括具有布置在PLL反馈路径中的相位内插器的PLL电路的通信装置中，所述PLL反馈路径包括专利文献2和3中公开的PLL电路，其中，所述构造是用于选择性地向发送单元301提供从相位内插器15输出的相移信号C_PS或者展频输出时钟信号C_OUT的构造。换言之，在通信装置30中新采用的该构造可以被应用到包括不控制在本发明的第一和第二示例性实施例中所描述的相移量的PLL电路的通信装置中。

虽然已经通过若干示例性实施例的方式描述了本发明，但是本领域的技术人员应理解的是，在所附权利要求的精神和范围内，可以利用各种修改方式实施本发明，并且本发明不限于上述的示例。

此外，权利要求的范围不受上述示例性实施例的限制。

此外，应该注意的是，申请人的意图是包括所有权利要求元素的等价物，即使在随后的审查期间做出修改也是如此。

Claims

1.一种通信装置，包括：

PLL电路，所述PLL电路包括：

（a）相位比较单元，所述相位比较单元接收参考时钟信号和反馈时钟信号，并且根据所述参考时钟信号和所述反馈时钟信号之间的相位差生成控制电压；

（b）压控振荡器，所述压控振荡器根据所述控制电压在振荡频率处振荡，并且生成调频的输出时钟信号；

（c）相位内插器，所述相位内插器接收所述输出时钟信号，并且生成相移信号，所述相移信号是通过将所述输出时钟信号的相位移位而获得的；

（d）反馈路径，所述反馈路径向所述相位比较单元提供所述相移信号或者通过分割所述相移信号的频率而获得的信号作为所述反馈时钟信号；以及

（e）控制单元，所述控制单元通过控制所述相位内插器在根据所述SSC的调制轮廓预定的时刻改变相移量来周期地改变所述输出时钟信号的调制度；

信号接收单元，所述信号接收单元在接收所述输出时钟信号的供给后操作；以及

信号发送单元，所述信号发送单元能够接收所述输出时钟信号和所述相移信号，或者通过对所述相移信号的波形进行整形而获得的整形的时钟信号，所述信号发送单元通过选择性地提供的所述输出时钟信号、或者所述相移信号、或者所述整形的时钟信号来操作。

2.一种根据权利要求1所述的通信装置的回环测试方法，所述方法包括：

通过所述相移信号或者通过所述整形的时钟信号操作所述信号发送单元，并且发送来自所述信号发送单元的信息信号；以及

将所述信息信号回送以将所述信息信号输入到所述信号接收单元。

3.根据权利要求1所述的通信装置，

其中，所述相位内插器通过下述生成如下获得的相移信号：通过使所述输出时钟信号的相位移位从相互差别基本延迟量的整数倍的多个相移量中选择的相移量。

4.根据权利要求1所述的通信设备，

其中，所述控制单元以下面的方式控制在所述反馈时钟信号的一个周期中施加到所述相移信号的总相移量：所述总相移量和在所述反馈时钟信号的前一个周期中的总相移量之间的差总是等于或者小于一个基本延迟量。

5.根据权利要求1所述的PLL电路，其中，所述SSC的所述调制轮廓包括调制频率。

6.根据权利要求1所述的PLL电路，其中，所述SSC的所述调制轮廓包括最大调制度。

7.根据权利要求1所述的PLL电路，其中，所述相位比较单元包括相位比较器、电荷泵和所述环路滤波器。

8.根据权利要求1所述的PLL电路，其中，所述相位比较器是相位和频率比较器。