JP4666670B2 - 通信装置及びその折り返し試験方法 - Google Patents
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図1は、本実施の形態にかかるPLL回路1の構成を示すブロック図である。スペクトラム拡散された出力クロック信号C_OUTを生成するためのPLL回路1の動作の概要は以下の通りである。PLL回路1は、フィードバック経路上に配置された位相補間器15によってVCO14の出力クロック信号C_OUTの位相を進めたり遅らせたりすることにより、位相比較部10に入力される帰還クロック信号C_FBと参照クロック信号C_REFとの位相差を周期的に増減させる。この位相差の周期的な変動に応じて、位相比較部10からVCO14に供給される制御電圧Vcが周期的に増減し、出力クロック信号C_OUTが周波数変調される。以下では、図1に示した各構成要素について順に説明する。
・参照クロック周波数F_REF:30MHz
・参照クロック周期T_REF:33.33ns
・出力クロックの基準周波数F_OUT0:1.5GHz
・SSC変調周波数F_SSC:32.15kHz
・SSC変調周期T_SSC:32μs
・SSC最大変調度D_SSC:−5000ppm
・1ステージ期間:1μs=30×T_REF
・位相補間器15の分解能Nr:64
・第1分周器16の分周数m:5
・第2分周器17の分周数n:10
・参照クロック周波数F_REF:30MHz
・分周器16及び17の分周数m×n:50
・出力クロックの基準周波数F_OUT0:1.5GHz
・位相補間器15の分解能Nr:64
・SSC変調周波数F_SSC:32.15kHz
・SSC最大変調度D_SSC:−2500ppm
図4のグラフは、SSC1周期分に含まれるジッタ成分の計算結果であり、ジッタ分布としてSSC変調周波数の低周波数成分を除去するためのハイパスフィルタ(−3dB@2MHz,−40dB/dec)処理後の値である。結果は、Peak−to−Peakジッタが約13.8psである。この値は、位相補間器15の位相分解能(約10.4ps)に近い値である。
本実施の形態では、先に説明したSSCコントローラ18による位相シフト制御の改良について説明する。なお、本実施の形態にかかるPLL回路の構成は、図1に示したPLL回路1と同様とすればよい。このため、本実施の形態にかかるPLL回路の全体ブロック図の記載及びその説明は省略する。以下では、本実施の形態にかかるPLL回路が有するSSCコントローラ28の構成例及び動作について説明する。
本実施の形態にかかる通信装置30の構成を図7に示す。図7において、PLL回路3は、上述した発明の実施の形態1にかかるPLL回路1と同様の構成を有する。ただし、図8に示すように、PLL回路3は、位相補間器15によって生成される位相シフト信号C_PSを送信部301に供給するための配線及び端子を有する。
10 位相比較部
11 位相比較器
12 チャージポンプ
13 ループフィルタ
14 電圧制御発振器(VCO)
15 位相補間器
16 第1分周器
17 第2分周器
18、28 SSCコントローラ
171 カウンタ
180 ステージカウンタ
181 制御信号発生器
280 フラクショナル・カウンタ
30 通信装置
301 送信部
302 受信部
Claims (4)
- (a)基準クロック信号及び帰還クロック信号を受信し、前記基準クロック信号と前記帰還クロック信号との間の位相差に応じた制御電圧を生成する位相比較部、
(b)前記制御電圧に対応した発振周波数で発振し、スペクトラム変調された出力クロック信号を生成する電圧制御発振器、
(c)前記出力クロック信号を入力し、前記出力クロック信号を位相シフトさせた信号を生成する位相補間器、
(d)前記位相シフトさせた信号又はこれを分周した信号を前記帰還クロック信号として前記位相比較器に供給するフィードバック経路、及び
(e)前記出力クロック信号の変調プロファイルに応じて予め定められたタイミングで位相シフト量を変更するよう前記位相補間器を制御し、前記出力クロックの変調度を周期的に変更させる制御部、
を含むPLL回路と、
前記出力クロック信号の供給を受けて動作する信号受信部と、
前記位相シフトさせた信号又はこれを波形整形した整形クロック信号と前記出力クロック信号とを共に受信可能であり、選択的に供給される前記位相シフトさせた信号若しくは前記整形クロック信号又は前記出力クロック信号によって動作する信号送信部と、
を備える通信装置。 - 前記位相シフトさせた信号を分周して前記帰還クロック信号を生成し、前記位相比較器に供給する分周回路をさらに備え、
前記位相補間器は、基本遅延量の整数倍ずつ異なる複数の位相シフト量の中から選択された1の位相シフト量だけ前記出力クロック信号を位相シフトさせることによって、前記位相シフトさせた信号を生成し、
前記基本遅延量は、前記位相補間器によって生成可能な複数の位相シフトさせた信号間の最小時間差に相当し、
前記制御部は、前記帰還クロック信号の一周期内において前記位相シフトさせた信号に与える総位相シフト量を、当該総位相シフト量と直前の一周期における総位相シフト量との差分が常に前記基本遅延量1つ分以下となるよう制御する、請求項1に記載の通信装置。 - 前記制御部は、前記基本遅延量k個分に相当する第1の位相シフト量によって規定される第1の変調度から前記基本遅延量(k+1)個分に相当する第2の位相シフト量によって規定される第2の変調度に前記出力クロックの変調度を切り替えるに際して、前記帰還クロックの一周期内において前記位相シフトさせた信号に与える総位相シフト量を前記第1の位相シフト量と前記第2の位相シフト量との間で規則的に増減させる、請求項2に記載の通信装置。
- 請求項1〜3のいずれか1項に記載の通信装置の折り返し試験方法であって、
前記信号送信部を前記位相シフトさせた信号又は前記整形信号によって動作させ、情報信号を送信させること、及び
前記情報信号を折り返して前記信号受信部に入力すること、
を含む通信装置の折り返し試験方法。
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