JP2003124805A - Ｅｍｉ低減ｐｌｌ - Google Patents
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
- H03C3/00—Angle modulation
- H03C3/02—Details
- H03C3/09—Modifications of modulator for regulating the mean frequency
- H03C3/0908—Modifications of modulator for regulating the mean frequency using a phase locked loop
- H03C3/0975—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation in the phase locked loop at components other than the divider, the voltage controlled oscillator or the reference clock
-
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- H03—ELECTRONIC CIRCUITRY
- H03C—MODULATION
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- H03C3/0958—Modifications of modulator for regulating the mean frequency using a phase locked loop applying frequency modulation by varying the characteristics of the voltage controlled oscillator
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
-
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- H03L7/0998—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator using phase interpolation
-
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
Abstract
(57)【要約】
【課題】製造プロセスに敏感でなく、低消費電力、小レ
イアウト面積でありながらも変調周波数及び変調率を自
由に制御できるＥＭＩ低減ＰＬＬを提供する。 【解決手段】ＶＣＯの出力信号に対して基準遅延時間の
整数倍の遅延時間、すなわち位相差を有する信号を制御
して変調率を決定し、このような過程を所定の変調周波
数に相当する周期中に反復させることによって前記目的
を達成する。本発明によるＥＭＩ低減ＰＬＬは、ＥＭＩ
を低減するだけでなく、ＲＯＭを使用しないためにレイ
アウト面積が相対的に小さくなり、広い帯域の周波数を
得られるという長所がある。またＶＣＯの出力信号に対
する位相差を論理回路で制御するために工程変化の影響
を受けないという長所がある。
イアウト面積でありながらも変調周波数及び変調率を自
由に制御できるＥＭＩ低減ＰＬＬを提供する。 【解決手段】ＶＣＯの出力信号に対して基準遅延時間の
整数倍の遅延時間、すなわち位相差を有する信号を制御
して変調率を決定し、このような過程を所定の変調周波
数に相当する周期中に反復させることによって前記目的
を達成する。本発明によるＥＭＩ低減ＰＬＬは、ＥＭＩ
を低減するだけでなく、ＲＯＭを使用しないためにレイ
アウト面積が相対的に小さくなり、広い帯域の周波数を
得られるという長所がある。またＶＣＯの出力信号に対
する位相差を論理回路で制御するために工程変化の影響
を受けないという長所がある。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬに係り、特に
ＥＭＩを低減するＰＬＬに関する。
ＥＭＩを低減するＰＬＬに関する。
【０００２】
【従来の技術】Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ
（以下、ＰＬＬ）の応用回路はデジタルシステムで必須
不可欠な役割を果たしている。技術の発展につれて、デ
ジタルシステムが高速化及び高集積化されてＰＬＬも高
速化されているが、システム及びＰＬＬの高速化はＥｌ
ｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎ
ｃｅ（以下、ＥＭＩ）などの問題を発生させる。ここ
で、ＥＭＩは、高周波数信号のエネルギーの大きさが所
定の基準値を越えたときに現れ、半導体装置はＥＭＩに
特に敏感である。
（以下、ＰＬＬ）の応用回路はデジタルシステムで必須
不可欠な役割を果たしている。技術の発展につれて、デ
ジタルシステムが高速化及び高集積化されてＰＬＬも高
速化されているが、システム及びＰＬＬの高速化はＥｌ
ｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎ
ｃｅ（以下、ＥＭＩ）などの問題を発生させる。ここ
で、ＥＭＩは、高周波数信号のエネルギーの大きさが所
定の基準値を越えたときに現れ、半導体装置はＥＭＩに
特に敏感である。
【０００３】ＥＭＩを減らす簡単な方法は、特定周波数
で大きいエネルギー（すなわち電力）を有する基準信号
の周波数を、所定の帯域幅を有し前記帯域幅内の周波数
でエネルギーが前記基準信号に比べて相対的に小さい周
波数信号に変調することである。例えば、基準信号の周
波数が１ＭＨｚである場合、所定の反復される一つの時
間サイクルで前記基準信号の周波数が０.９９ＭＨｚと
１.０１ＭＨｚとの間の信号に変調される。言い換えれ
ば、ＰＬＬの出力信号を使用するシステムが許容する最
大周波数及び最小周波数の範囲内で、前記ＰＬＬの出力
信号の周波数が、前記最大周波数及び最小周波数の範囲
内の周波数信号に所定の時間間隔をおいて反復して変調
される。
で大きいエネルギー（すなわち電力）を有する基準信号
の周波数を、所定の帯域幅を有し前記帯域幅内の周波数
でエネルギーが前記基準信号に比べて相対的に小さい周
波数信号に変調することである。例えば、基準信号の周
波数が１ＭＨｚである場合、所定の反復される一つの時
間サイクルで前記基準信号の周波数が０.９９ＭＨｚと
１.０１ＭＨｚとの間の信号に変調される。言い換えれ
ば、ＰＬＬの出力信号を使用するシステムが許容する最
大周波数及び最小周波数の範囲内で、前記ＰＬＬの出力
信号の周波数が、前記最大周波数及び最小周波数の範囲
内の周波数信号に所定の時間間隔をおいて反復して変調
される。
【０００４】図１は、変調周波数及び変調率を示す変調
信号プロファイルである。図１を参照すれば、周波数変
調された信号は、基準周波数信号（Ｆ０、ｆｕｎｄａｍ
ｅｎｔａｌ ｆｒｅｑｕｅｎｃｙ ｓｉｇｎａｌ）を中
心に最大の周波数（１＋d）Ｆ０及び最小の周波数（１
−d）Ｆ０の間を１／Ｆｍ時間間隔をおいて変化する。
ここで、変調周波数Ｆｍ及び変調率dは任意に定めるこ
とができ、変調周波数Ｆｍは約３０ＫＨｚないし１００
ＫＨｚが望ましく、変調率dは約４％以内である場合が
望ましい。
信号プロファイルである。図１を参照すれば、周波数変
調された信号は、基準周波数信号（Ｆ０、ｆｕｎｄａｍ
ｅｎｔａｌ ｆｒｅｑｕｅｎｃｙ ｓｉｇｎａｌ）を中
心に最大の周波数（１＋d）Ｆ０及び最小の周波数（１
−d）Ｆ０の間を１／Ｆｍ時間間隔をおいて変化する。
ここで、変調周波数Ｆｍ及び変調率dは任意に定めるこ
とができ、変調周波数Ｆｍは約３０ＫＨｚないし１００
ＫＨｚが望ましく、変調率dは約４％以内である場合が
望ましい。
【０００５】図２は、変調信号プロファイルの種類によ
るスペクトルを示す。図２は、正弦波形態の変調信号プ
ロファイル（図２（ａ））を有する変調信号のスペクト
ル（図２（ｂ））、三角波形態の変調信号プロファイル
（図２（ｃ））を有する変調信号のスペクトル（図２
（ｄ））及びＬｅｘｍａｒｋ社の特許であるハーシーキ
ス波（Ｈｅｒｓｈｅｙ ｋｉｓｓ ｓｉｇｎａｌ）形態
の変調信号プロファイル（図２（ｅ））を有する変調信
号のスペクトル（図２（ｆ））を各々示す。正弦波形態
の変調信号プロファイル（図２（ａ））の場合、サイド
バンドで電力があまりに大きくて（図２（ｂ））使用し
難いために、一般に三角波またはハーシーキス派形態の
変調信号プロファイルを使用する。
るスペクトルを示す。図２は、正弦波形態の変調信号プ
ロファイル（図２（ａ））を有する変調信号のスペクト
ル（図２（ｂ））、三角波形態の変調信号プロファイル
（図２（ｃ））を有する変調信号のスペクトル（図２
（ｄ））及びＬｅｘｍａｒｋ社の特許であるハーシーキ
ス波（Ｈｅｒｓｈｅｙ ｋｉｓｓ ｓｉｇｎａｌ）形態
の変調信号プロファイル（図２（ｅ））を有する変調信
号のスペクトル（図２（ｆ））を各々示す。正弦波形態
の変調信号プロファイル（図２（ａ））の場合、サイド
バンドで電力があまりに大きくて（図２（ｂ））使用し
難いために、一般に三角波またはハーシーキス派形態の
変調信号プロファイルを使用する。
【０００６】Ｄｉｔｈｅｒｅｄ ＰＬＬあるいはＳＳＣ
Ｇ（Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）
とは、周波数を変調させることによって電力の利得を減
らす方法でＥＭＩを減らす技術である。ＳＳＣＧはＬｅ
ｘｍａｒｋ社の特許された技術をいい、一般的にはＤｉ
ｔｈｅｒｅｄ ＰＬＬという。変調方法は、スプレッデ
ィング方法によってセンタースプレッディング、アップ
スプレッディング及びダウンスプレッディング方法があ
る。
Ｇ（Ｓｐｒｅａｄ Ｃｌｏｃｋ Ｇｅｎｅｒａｔｏｒ）
とは、周波数を変調させることによって電力の利得を減
らす方法でＥＭＩを減らす技術である。ＳＳＣＧはＬｅ
ｘｍａｒｋ社の特許された技術をいい、一般的にはＤｉ
ｔｈｅｒｅｄ ＰＬＬという。変調方法は、スプレッデ
ィング方法によってセンタースプレッディング、アップ
スプレッディング及びダウンスプレッディング方法があ
る。
【０００７】図３は、Ｄｉｔｈｅｒｅｄ ＰＬＬ出力の
スプレッディング方法によるスペクトル結果を示す。図
３は、センタースプレッディング方法（図３（ａ）及び
図３（ｂ））、アップスプレッディング方法（図３
（ｃ）及び図３（ｄ））及びダウンスプレッディング方
法（図３（ｅ）及び図３（ｆ））によって、基準信号の
スペクトルと前記基準信号に対応する変調信号のスペク
トル（図３（ａ）、図３（ｃ）及び図３（ｅ））及び基
準信号に対する変調信号プロファイル（図３（ｂ）、３
（ｄ）及び３（ｆ））を各々示す。
スプレッディング方法によるスペクトル結果を示す。図
３は、センタースプレッディング方法（図３（ａ）及び
図３（ｂ））、アップスプレッディング方法（図３
（ｃ）及び図３（ｄ））及びダウンスプレッディング方
法（図３（ｅ）及び図３（ｆ））によって、基準信号の
スペクトルと前記基準信号に対応する変調信号のスペク
トル（図３（ａ）、図３（ｃ）及び図３（ｅ））及び基
準信号に対する変調信号プロファイル（図３（ｂ）、３
（ｄ）及び３（ｆ））を各々示す。
【０００８】図３を参照して前記３つの方法について説
明する。
明する。
【０００９】第１に、センタースプレッディング方法
（図３（ａ）及び図３（ｂ））では、図３（ａ）の中央
に位置した周波数幅が狭くて電力が大きい基準信号を、
前記基準信号の周波数を基準にして高い周波数及び低い
周波数信号、すなわち、周波数帯域幅が広くて電力が相
対的に低い信号に変調する。
（図３（ａ）及び図３（ｂ））では、図３（ａ）の中央
に位置した周波数幅が狭くて電力が大きい基準信号を、
前記基準信号の周波数を基準にして高い周波数及び低い
周波数信号、すなわち、周波数帯域幅が広くて電力が相
対的に低い信号に変調する。
【００１０】第２に、アップスプレッディング方法（図
３ｃ及び３ｄ）では、図３（ｃ）の左側に位置した周波
数幅が狭くて電力が大きい基準信号を、周波数帯域幅が
前記基準信号の周波数を基準にして高く電力が相対的に
低い信号に変調する。
３ｃ及び３ｄ）では、図３（ｃ）の左側に位置した周波
数幅が狭くて電力が大きい基準信号を、周波数帯域幅が
前記基準信号の周波数を基準にして高く電力が相対的に
低い信号に変調する。
【００１１】第３に、ダウンスプレッディング方法（図
３（ｅ）及び図３（ｆ））では、図３（ｅ）の右側に位
置した周波数幅が狭くて電力が大きい基準信号を、周波
数帯域幅が前記基準信号の周波数を基準にして低く電力
が相対的に低い信号に変調する。
３（ｅ）及び図３（ｆ））では、図３（ｅ）の右側に位
置した周波数幅が狭くて電力が大きい基準信号を、周波
数帯域幅が前記基準信号の周波数を基準にして低く電力
が相対的に低い信号に変調する。
【００１２】前述したスプレッディング方式を実行する
ために、従来は２つの代表的な方法が使われた。その一
つは、ディバイダのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆ
ｉｃａｎｔ Ｂｉｔ）を制御することであり、他の一つ
は、ループフィルタの電位に鋸波を載せることである。
第１の方法として代表的なものに、Ｌｅｘｍａｒｋ社の
Ｈａｒｄｉｎが提案したＲＯＭ制御器を採択したＳＳＣ
Ｇがあり、その他には、シグマデルタを利用した方法が
ある。第２の方法は、Ｎｅｏｍａｇｉｃ社が提案したル
ープフィルタの電位にパルス発生器を設置するのであ
る。
ために、従来は２つの代表的な方法が使われた。その一
つは、ディバイダのＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆ
ｉｃａｎｔ Ｂｉｔ）を制御することであり、他の一つ
は、ループフィルタの電位に鋸波を載せることである。
第１の方法として代表的なものに、Ｌｅｘｍａｒｋ社の
Ｈａｒｄｉｎが提案したＲＯＭ制御器を採択したＳＳＣ
Ｇがあり、その他には、シグマデルタを利用した方法が
ある。第２の方法は、Ｎｅｏｍａｇｉｃ社が提案したル
ープフィルタの電位にパルス発生器を設置するのであ
る。
【００１３】ＲＯＭ制御器を使用する場合、ＲＯＭコー
ディングによって前記スプレッディングが実行されるの
で、出力周波数の範囲を調整するためにはＲＯＭのデー
タを新しくコーディングせねばならない。また、ＲＯＭ
は半導体装置でかなり大きい面積を占める短所がある。
パルス発生器をループフィルタの電位に設置する場合、
同じく出力周波数を変更させるのに制限がある。
ディングによって前記スプレッディングが実行されるの
で、出力周波数の範囲を調整するためにはＲＯＭのデー
タを新しくコーディングせねばならない。また、ＲＯＭ
は半導体装置でかなり大きい面積を占める短所がある。
パルス発生器をループフィルタの電位に設置する場合、
同じく出力周波数を変更させるのに制限がある。
【００１４】したがって、製造プロセスに敏感でなく、
低消費電力、小さいレイアウト面積を占めながらも変調
周波数及び変調率を自由に制御できる装置が要求され
る。
低消費電力、小さいレイアウト面積を占めながらも変調
周波数及び変調率を自由に制御できる装置が要求され
る。
【００１５】
【発明が解決しようとする課題】したがって、本発明が
解決しようとする技術的課題は、製造プロセスに敏感で
なく、低消費電力、小さいレイアウト面積を占めながら
も変調周波数及び変調率を自由に制御できるＥＭＩ減少
ＰＬＬを提供するところにある。
解決しようとする技術的課題は、製造プロセスに敏感で
なく、低消費電力、小さいレイアウト面積を占めながら
も変調周波数及び変調率を自由に制御できるＥＭＩ減少
ＰＬＬを提供するところにある。
【００１６】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明の一側面によるＥＭＩ低減ＰＬＬは、プ
リディバイダ、位相検出器、電圧制御オシレータ（Ｖｏ
ｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔ
ｏｒ、以下ＶＣＯ）、メインディバイダ、変調制御ブロ
ック及びポストディバイダを具備する。
るための本発明の一側面によるＥＭＩ低減ＰＬＬは、プ
リディバイダ、位相検出器、電圧制御オシレータ（Ｖｏ
ｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔ
ｏｒ、以下ＶＣＯ）、メインディバイダ、変調制御ブロ
ック及びポストディバイダを具備する。
【００１７】前記プリディバイダは、入力信号を所定の
値で分周して基準周波数信号を出力する。前記位相検出
器は、前記基準周波数信号及び所定のフィードバック信
号を受信し、前記基準周波数信号と前記フィードバック
信号との間の位相差に対応する信号を発生し、前記対応
する信号に所定処理をして得られる制御電圧を出力す
る。
値で分周して基準周波数信号を出力する。前記位相検出
器は、前記基準周波数信号及び所定のフィードバック信
号を受信し、前記基準周波数信号と前記フィードバック
信号との間の位相差に対応する信号を発生し、前記対応
する信号に所定処理をして得られる制御電圧を出力す
る。
【００１８】前記ＶＣＯは、前記制御電圧及び複数のス
イッチング制御信号を受信し、前記制御電圧に応じて所
定の周波数を有する第１オシレーション信号を出力する
とともに、前記複数のスイッチング制御信号に応じて前
記第１オシレーション信号の基本遅延時間の整数倍の遅
延時間だけ遅延した第２オシレーション信号を出力す
る。
イッチング制御信号を受信し、前記制御電圧に応じて所
定の周波数を有する第１オシレーション信号を出力する
とともに、前記複数のスイッチング制御信号に応じて前
記第１オシレーション信号の基本遅延時間の整数倍の遅
延時間だけ遅延した第２オシレーション信号を出力す
る。
【００１９】前記メインディバイダは、前記第２オシレ
ーション信号を受信して前記第１オシレーション信号の
周波数の増減を指示する前記フィードバック信号を出力
する。前記変調制御ブロックは、変調周波数データ、変
調率データ、前記フィードバック信号及び前記第２オシ
レーション信号を受信して前記複数のスイッチング制御
信号を出力する。前記ポストディバイダは、前記第１オ
シレーション信号を受信して所定の値で分周した信号を
出力する。
ーション信号を受信して前記第１オシレーション信号の
周波数の増減を指示する前記フィードバック信号を出力
する。前記変調制御ブロックは、変調周波数データ、変
調率データ、前記フィードバック信号及び前記第２オシ
レーション信号を受信して前記複数のスイッチング制御
信号を出力する。前記ポストディバイダは、前記第１オ
シレーション信号を受信して所定の値で分周した信号を
出力する。
【００２０】本発明によるＥＭＩ低減ＰＬＬは、ＶＣＯ
が位相差を有する複数の信号を発生し、該複数の信号を
適当に組み合わせることによってＥＭＩを低減すること
ができる変調された出力信号を生成するＰＬＬである。
が位相差を有する複数の信号を発生し、該複数の信号を
適当に組み合わせることによってＥＭＩを低減すること
ができる変調された出力信号を生成するＰＬＬである。
【００２１】前記技術的課題を達成するための本発明の
他の側面によるＥＭＩ低減ＰＬＬは、位相検出及びフィ
ルタリング部、電圧制御発振部、位相インターポレー
タ、変調制御ブロック及びメインディバイダを具備す
る。
他の側面によるＥＭＩ低減ＰＬＬは、位相検出及びフィ
ルタリング部、電圧制御発振部、位相インターポレー
タ、変調制御ブロック及びメインディバイダを具備す
る。
【００２２】前記位相検出及びフィルタリング部は、基
準周波数信号の位相とフィードバック信号の位相とを比
較し、前記位相差に応答してその値が変動する制御電圧
を発生する。
準周波数信号の位相とフィードバック信号の位相とを比
較し、前記位相差に応答してその値が変動する制御電圧
を発生する。
【００２３】前記電圧制御発振部は、前記制御電圧に応
答して周波数が変動する第１オシレーション信号、及
び、前記制御電圧に応答して周波数が変動する第１ない
し第Ｍクロック信号を発生する。
答して周波数が変動する第１オシレーション信号、及
び、前記制御電圧に応答して周波数が変動する第１ない
し第Ｍクロック信号を発生する。
【００２４】前記位相インターポレータは、前記第１な
いし第Ｍクロック信号を受信し、所定の第１ないし第Ｎ
スイッチング制御信号に応答して前記第１ないし第Ｍク
ロック信号のうち連続する２つのクロック信号の位相差
を細分化し、基本遅延時間の整数倍の周波数を有する第
２オシレーション信号を発生する。
いし第Ｍクロック信号を受信し、所定の第１ないし第Ｎ
スイッチング制御信号に応答して前記第１ないし第Ｍク
ロック信号のうち連続する２つのクロック信号の位相差
を細分化し、基本遅延時間の整数倍の周波数を有する第
２オシレーション信号を発生する。
【００２５】前記変調制御ブロックは、変調周波数デー
タ、変調率データ、変調ステップデータ、前記フィード
バック信号及び前記第２オシレーション信号を受信して
前記第１ないし第Ｎスイッチング制御信号を出力する。
タ、変調率データ、変調ステップデータ、前記フィード
バック信号及び前記第２オシレーション信号を受信して
前記第１ないし第Ｎスイッチング制御信号を出力する。
【００２６】前記メインディバイダは、前記第２オシレ
ーション信号を受信して前記第１オシレーション信号の
周波数の増減を指示する前記フィードバック信号を出力
する。
ーション信号を受信して前記第１オシレーション信号の
周波数の増減を指示する前記フィードバック信号を出力
する。
【００２７】前記基本遅延時間は、前記第１オシレーシ
ョン信号の一周期を２Ｎ−１（Ｎは前記スイッチング制
御信号の個数）で割った時間である。
ョン信号の一周期を２Ｎ−１（Ｎは前記スイッチング制
御信号の個数）で割った時間である。
【００２８】前記ＰＬＬは、プリディバイダ及びポスト
ディバイダをさらに備えてもよい。
ディバイダをさらに備えてもよい。
【００２９】前記プリディバイダは、入力信号を所定の
値で分周させた前記基準周波数信号を出力する。ポスト
ディバイダは、前記第１オシレーション信号を受信して
所定の値で分周させた信号を出力する。
値で分周させた前記基準周波数信号を出力する。ポスト
ディバイダは、前記第１オシレーション信号を受信して
所定の値で分周させた信号を出力する。
【００３０】前記変調制御ブロックは、変調周波数制御
ブロック及び変調率制御ブロックを備える。
ブロック及び変調率制御ブロックを備える。
【００３１】変調周波数制御ブロックは、前記フィード
バック信号及び前記変調周波数データに応答して変調率
の増減を選択する選択信号を出力する。変調率制御ブロ
ックは、前記フィードバック信号、前記変調率データ、
前記第２オシレーション信号、前記変調ステップデータ
及び前記選択信号に応答して前記第１ないし第Ｎスイッ
チング制御信号を出力する。
バック信号及び前記変調周波数データに応答して変調率
の増減を選択する選択信号を出力する。変調率制御ブロ
ックは、前記フィードバック信号、前記変調率データ、
前記第２オシレーション信号、前記変調ステップデータ
及び前記選択信号に応答して前記第１ないし第Ｎスイッ
チング制御信号を出力する。
【００３２】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を説明することによって、本発
明を詳細に説明する。各図面において、同じ参照符号は
同じ構成要素を示す。
発明の望ましい実施形態を説明することによって、本発
明を詳細に説明する。各図面において、同じ参照符号は
同じ構成要素を示す。
【００３３】図４は、本発明の好適な実施形態のＥＭＩ
低減ＰＬＬのブロックダイヤグラムである。図４を参照
すれば、このＥＭＩ低減ＰＬＬは、プリディバイダ４０
１、位相検出器４０３、ＶＣＯ４０５、メインディバイ
ダ４０７、変調制御ブロック４０９及びポストディバイ
ダ４１１を具備する。
低減ＰＬＬのブロックダイヤグラムである。図４を参照
すれば、このＥＭＩ低減ＰＬＬは、プリディバイダ４０
１、位相検出器４０３、ＶＣＯ４０５、メインディバイ
ダ４０７、変調制御ブロック４０９及びポストディバイ
ダ４１１を具備する。
【００３４】プリディバイダ４０１は、入力信号ＦＩＮ
を所定の値で分周して基準周波数信号Ｆ−ＲＥＦを生成
し出力する。位相検出器４０３は、基準周波数信号Ｆ−
ＲＥＦ及びフィードバック信号Ｆ−ＦＥＥＤを受信し、
基準周波数信号Ｆ−ＲＥＦとフィードバック信号Ｆ−Ｆ
ＥＥＤとの間の位相差に対応する信号を発生し、該信号
に対して電荷ポンピング及びループフィルタリングした
制御電圧Ｖ−ＣＯＮを出力する。
を所定の値で分周して基準周波数信号Ｆ−ＲＥＦを生成
し出力する。位相検出器４０３は、基準周波数信号Ｆ−
ＲＥＦ及びフィードバック信号Ｆ−ＦＥＥＤを受信し、
基準周波数信号Ｆ−ＲＥＦとフィードバック信号Ｆ−Ｆ
ＥＥＤとの間の位相差に対応する信号を発生し、該信号
に対して電荷ポンピング及びループフィルタリングした
制御電圧Ｖ−ＣＯＮを出力する。
【００３５】ＶＣＯ４０５は、制御電圧Ｖ−ＣＯＮ及び
複数のスイッチング制御信号Ｓ−ＣＯＮを受信し、制御
電圧Ｖ−ＣＯＮに応じて所定の周波数を有する第１オシ
レーション信号Ｆ−ＯＳＣ１を出力するとともに、複数
のスイッチング制御信号Ｓ−ＣＯＮに応じて第１オシレ
ーション信号Ｆ−ＯＳＣ１の基本遅延時間の整数倍だけ
遅延した第２オシレーション信号Ｆ−ＯＳＣ２を出力す
る。
複数のスイッチング制御信号Ｓ−ＣＯＮを受信し、制御
電圧Ｖ−ＣＯＮに応じて所定の周波数を有する第１オシ
レーション信号Ｆ−ＯＳＣ１を出力するとともに、複数
のスイッチング制御信号Ｓ−ＣＯＮに応じて第１オシレ
ーション信号Ｆ−ＯＳＣ１の基本遅延時間の整数倍だけ
遅延した第２オシレーション信号Ｆ−ＯＳＣ２を出力す
る。
【００３６】メインディバイダ４０７は、第２オシレー
ション信号Ｆ−ＯＳＣ２を受信して第１オシレーション
信号Ｆ−ＯＳＣ１の周波数の増減を指示するフィードバ
ック信号Ｆ−ＦＥＥＤを出力する。変調制御ブロック４
０９は、外部から直接入力されるかレジスタ（図示せ
ず）に貯蔵された２つのデータである変調周波数（ｍｏ
ｄｕｌａｔｉｏｎ ｆｒｅｑｕｅｎｃｙ）データＭＦＲ
と変調率（ｍｏｄｕｌａｔｉｏｎ ｒａｔｅ）データＭ
ＲＲ、フィードバック信号Ｆ−ＦＥＥＤ及び第２オシレ
ーション信号Ｆ−ＯＳＣ２を受信して複数のスイッチン
グ制御信号Ｓ−ＣＯＮを出力する。ポストディバイダ４
１１は、第１オシレーション信号Ｆ−ＯＳＣ１を受信し
て、これを所定値で分周した信号ＦＯＵＴを出力する。
ション信号Ｆ−ＯＳＣ２を受信して第１オシレーション
信号Ｆ−ＯＳＣ１の周波数の増減を指示するフィードバ
ック信号Ｆ−ＦＥＥＤを出力する。変調制御ブロック４
０９は、外部から直接入力されるかレジスタ（図示せ
ず）に貯蔵された２つのデータである変調周波数（ｍｏ
ｄｕｌａｔｉｏｎ ｆｒｅｑｕｅｎｃｙ）データＭＦＲ
と変調率（ｍｏｄｕｌａｔｉｏｎ ｒａｔｅ）データＭ
ＲＲ、フィードバック信号Ｆ−ＦＥＥＤ及び第２オシレ
ーション信号Ｆ−ＯＳＣ２を受信して複数のスイッチン
グ制御信号Ｓ−ＣＯＮを出力する。ポストディバイダ４
１１は、第１オシレーション信号Ｆ−ＯＳＣ１を受信し
て、これを所定値で分周した信号ＦＯＵＴを出力する。
【００３７】図５は、図４に示された変調制御ブロック
４０９の内部ブロックダイヤグラムである。図５を参照
すれば、変調制御ブロック４０９は、変調周波数制御ブ
ロック５０１、変調率制御ブロック５０３及び決定ブロ
ック５０５を具備する。
４０９の内部ブロックダイヤグラムである。図５を参照
すれば、変調制御ブロック４０９は、変調周波数制御ブ
ロック５０１、変調率制御ブロック５０３及び決定ブロ
ック５０５を具備する。
【００３８】変調周波数制御ブロック５０１は、フィー
ドバック信号Ｆ−ＦＥＥＤ、変調周波数データＭＦＲ及
び選択信号ＳＥＬＭＵＸに応答して第１変調信号Ｆ−Ｍ
ＯＤ１を出力する。変調率制御ブロック５０３は、フィ
ードバック信号Ｆ−ＦＥＥＤ、変調率データＭＲＲ及び
第１変調信号Ｆ−ＭＯＤ１に応答して選択信号ＳＥＬＭ
ＵＸ及び第２変調信号Ｆ−ＭＯＤ２を出力する。決定ブ
ロック５０５は、フィードバック信号Ｆ−ＦＥＥＤ、第
２オシレーション信号Ｆ−ＯＳＣ２及び第２変調信号Ｆ
−ＭＯＤ２に応答して複数のスイッチング制御信号Ｓ−
ＣＯＮを出力する。
ドバック信号Ｆ−ＦＥＥＤ、変調周波数データＭＦＲ及
び選択信号ＳＥＬＭＵＸに応答して第１変調信号Ｆ−Ｍ
ＯＤ１を出力する。変調率制御ブロック５０３は、フィ
ードバック信号Ｆ−ＦＥＥＤ、変調率データＭＲＲ及び
第１変調信号Ｆ−ＭＯＤ１に応答して選択信号ＳＥＬＭ
ＵＸ及び第２変調信号Ｆ−ＭＯＤ２を出力する。決定ブ
ロック５０５は、フィードバック信号Ｆ−ＦＥＥＤ、第
２オシレーション信号Ｆ−ＯＳＣ２及び第２変調信号Ｆ
−ＭＯＤ２に応答して複数のスイッチング制御信号Ｓ−
ＣＯＮを出力する。
【００３９】図６は、図４に示されたＶＣＯ４０５の内
部ブロックダイヤグラムである。図６を参照すれば、Ｖ
ＣＯ４０５は、リングオシレータ６０１、レジスタブロ
ック６０３、複数のスイッチ６０５及び出力バッファ６
０７を具備する。
部ブロックダイヤグラムである。図６を参照すれば、Ｖ
ＣＯ４０５は、リングオシレータ６０１、レジスタブロ
ック６０３、複数のスイッチ６０５及び出力バッファ６
０７を具備する。
【００４０】リングオシレータ６０１は、制御電圧Ｖ−
ＣＯＮによって所定の周波数を有する第１オシレーショ
ン信号Ｆ−ＯＳＣ１、及び、第１オシレーション信号Ｆ
−ＯＳＣ１の一周期を複数のスイッチング制御信号Ｓ−
ＣＯＮの数で割った時間だけ遅延又は先行した複数の変
調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤを出力す
る。レジスタブロック６０３は、複数の変調オシレーシ
ョン信号Ｆ−ＯＳＣ１−ＭＯＤを各々格納する複数のレ
ジスタを具備する。
ＣＯＮによって所定の周波数を有する第１オシレーショ
ン信号Ｆ−ＯＳＣ１、及び、第１オシレーション信号Ｆ
−ＯＳＣ１の一周期を複数のスイッチング制御信号Ｓ−
ＣＯＮの数で割った時間だけ遅延又は先行した複数の変
調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤを出力す
る。レジスタブロック６０３は、複数の変調オシレーシ
ョン信号Ｆ−ＯＳＣ１−ＭＯＤを各々格納する複数のレ
ジスタを具備する。
【００４１】複数のスイッチ６０５は、複数のスイッチ
ング制御信号Ｓ−ＣＯＮに応じてレジスタブロック６０
３に格納された複数の変調オシレーション信号Ｆ−ＯＳ
Ｃ１−ＭＯＤのうち一つを選択してスイッチングする。
出力バッファ６０７は、複数のスイッチ６０５のうち選
択された一つのスイッチを通じて入力される信号をバッ
ファリングして出力ＦＯＵＴする。
ング制御信号Ｓ−ＣＯＮに応じてレジスタブロック６０
３に格納された複数の変調オシレーション信号Ｆ−ＯＳ
Ｃ１−ＭＯＤのうち一つを選択してスイッチングする。
出力バッファ６０７は、複数のスイッチ６０５のうち選
択された一つのスイッチを通じて入力される信号をバッ
ファリングして出力ＦＯＵＴする。
【００４２】以下、アップスプレッディング方式を例と
して本発明を例示的に説明する。
して本発明を例示的に説明する。
【００４３】図７は、図６に示されたレジスタに格納さ
れた複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯ
Ｄのタイミングダイヤグラムである。図７を参照すれ
ば、複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯ
Ｄは、互いに基本遅延時間分の時間遅延があることが分
かる。ここで、基本遅延時間は、第１オシレーション信
号Ｆ−ＯＳＣ１の一周期ＴＦ−ＯＳＣ１を複数のスイッ
チング制御信号Ｓ−ＣＯＮの数で割った時間をいう。例
えば、スイッチング制御信号Ｓ−ＣＯＮの数が１６であ
れば基本遅延時間はＴＦ−ＯＳＣ１´１／１６になる。
れた複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯ
Ｄのタイミングダイヤグラムである。図７を参照すれ
ば、複数の変調オシレーション信号Ｆ−ＯＳＣ１−ＭＯ
Ｄは、互いに基本遅延時間分の時間遅延があることが分
かる。ここで、基本遅延時間は、第１オシレーション信
号Ｆ−ＯＳＣ１の一周期ＴＦ−ＯＳＣ１を複数のスイッ
チング制御信号Ｓ−ＣＯＮの数で割った時間をいう。例
えば、スイッチング制御信号Ｓ−ＣＯＮの数が１６であ
れば基本遅延時間はＴＦ−ＯＳＣ１´１／１６になる。
【００４４】図８は、第１オシレーション信号Ｆ−ＳＯ
Ｃ１と、これに対応する基準周波数信号Ｆ−ＲＥＦ及び
所定時間遅延されたフィードバック信号Ｆ−ＦＥＥＤの
タイミングダイヤグラムである。
Ｃ１と、これに対応する基準周波数信号Ｆ−ＲＥＦ及び
所定時間遅延されたフィードバック信号Ｆ−ＦＥＥＤの
タイミングダイヤグラムである。
【００４５】図４及び図８を参照して信号の発生及び信
号間の関係を説明する。位相検出器４０３は、プリディ
バイダ４０１の基準周波数信号Ｆ−ＲＥＦ及びフィード
バック信号Ｆ−ＦＥＥＤの位相差に相当する制御電圧Ｖ
−ＣＯＮを発生させる。ＶＣＯ４０５は、制御電圧Ｖ−
ＣＯＮに応じて第１オシレーション信号Ｆ−ＯＳＣ１を
発生するとともに、第１オシレーション信号Ｆ−ＯＳＣ
１を基本遅延時間Δｔの整数倍ずつ遅延させた信号の中
から複数のスイッチング制御信号Ｓ−ＣＯＮに応じて選
択された第２オシレーション信号Ｆ−ＯＳＣ２を発生す
る。ここでは、基本遅延時間Δｔの３倍の時間３Δｔだ
け遅延させると仮定する。メインディバイダ４０７は、
第２オシレーション信号Ｆ−ＯＳＣ２を利用してフィー
ドバック信号Ｆ−ＦＥＥＤを生成させる。
号間の関係を説明する。位相検出器４０３は、プリディ
バイダ４０１の基準周波数信号Ｆ−ＲＥＦ及びフィード
バック信号Ｆ−ＦＥＥＤの位相差に相当する制御電圧Ｖ
−ＣＯＮを発生させる。ＶＣＯ４０５は、制御電圧Ｖ−
ＣＯＮに応じて第１オシレーション信号Ｆ−ＯＳＣ１を
発生するとともに、第１オシレーション信号Ｆ−ＯＳＣ
１を基本遅延時間Δｔの整数倍ずつ遅延させた信号の中
から複数のスイッチング制御信号Ｓ−ＣＯＮに応じて選
択された第２オシレーション信号Ｆ−ＯＳＣ２を発生す
る。ここでは、基本遅延時間Δｔの３倍の時間３Δｔだ
け遅延させると仮定する。メインディバイダ４０７は、
第２オシレーション信号Ｆ−ＯＳＣ２を利用してフィー
ドバック信号Ｆ−ＦＥＥＤを生成させる。
【００４６】図８を参照すれば、フィードバック信号Ｆ
−ＦＥＥＤは、基準周波数信号Ｆ−ＲＥＦに比べて基本
遅延時間Δｔの３倍の遅延時間３Δｔだけ遅延されたこ
とが分かる。この遅延された時間は、位相検出器４０３
に対して第１オシレーション信号Ｆ−ＯＳＣ１の周波数
の増加を指示する命令として作用する。
−ＦＥＥＤは、基準周波数信号Ｆ−ＲＥＦに比べて基本
遅延時間Δｔの３倍の遅延時間３Δｔだけ遅延されたこ
とが分かる。この遅延された時間は、位相検出器４０３
に対して第１オシレーション信号Ｆ−ＯＳＣ１の周波数
の増加を指示する命令として作用する。
【００４７】図９は、変調周波数及び変調率に対応する
データビットである。図９は、変調周波数の最大値ＭＦ
ＭＡＸ及び最小値ＭＦＭＩＮ、並びに、変調率の最大値
ＭＲＭＡＸ及び最小値ＭＲＭＩＮを示している。ここで
は、変調周波数の最大値ＭＦＭＡＸが４、最小値ＭＦＭ
ＩＮが３であり、変調率の最大値ＭＲＭＡＸが３、最小
値ＭＲＭＩＮが２である場合について説明する。
データビットである。図９は、変調周波数の最大値ＭＦ
ＭＡＸ及び最小値ＭＦＭＩＮ、並びに、変調率の最大値
ＭＲＭＡＸ及び最小値ＭＲＭＩＮを示している。ここで
は、変調周波数の最大値ＭＦＭＡＸが４、最小値ＭＦＭ
ＩＮが３であり、変調率の最大値ＭＲＭＡＸが３、最小
値ＭＲＭＩＮが２である場合について説明する。
【００４８】図１０は、本発明の好適な実施形態のＥＭ
Ｉ低減ＰＬＬにおける変調された信号のタイミングダイ
ヤグラムである。図１０を参照すれば、変調周波数の一
サイクル中に、最初は変調率が３であるフィードバック
信号Ｆ−ＦＥＥＤを３つ（３ＴＦ-ＦＥＥＤ）選択し、
次いで、変調率が５であるフィードバック信号を４つ
（４ＴＦ-ＦＥＥＤ）、変調率が８であるフィードバッ
ク信号を３つ（３ＴＦ-Ｆ ＥＥＤ）、変調率が５である
フィードバック信号を３つ（３ＴＦ-ＦＥＥＤ）、変調
率が３であるフィードバック信号を４つ（４Ｔ
Ｆ-ＦＥＥＤ）選択し、最後に変調率が０であるフィー
ドバック信号を３つ（３ＴＦ-ＦＥＥＤ）選択する。変
調周波数の一周期中には、全部で２０のフィードバック
信号が含まれる。
Ｉ低減ＰＬＬにおける変調された信号のタイミングダイ
ヤグラムである。図１０を参照すれば、変調周波数の一
サイクル中に、最初は変調率が３であるフィードバック
信号Ｆ−ＦＥＥＤを３つ（３ＴＦ-ＦＥＥＤ）選択し、
次いで、変調率が５であるフィードバック信号を４つ
（４ＴＦ-ＦＥＥＤ）、変調率が８であるフィードバッ
ク信号を３つ（３ＴＦ-Ｆ ＥＥＤ）、変調率が５である
フィードバック信号を３つ（３ＴＦ-ＦＥＥＤ）、変調
率が３であるフィードバック信号を４つ（４Ｔ
Ｆ-ＦＥＥＤ）選択し、最後に変調率が０であるフィー
ドバック信号を３つ（３ＴＦ-ＦＥＥＤ）選択する。変
調周波数の一周期中には、全部で２０のフィードバック
信号が含まれる。
【００４９】以下、変調率について説明する。
【００５０】変調率３ｄｔを有する３つのフィードバッ
ク信号が最初に選択される。２番目に選択された４つの
フィードバック信号の変調率５ｄｔは最初に選択された
３つのフィードバック信号の変調率３ｄｔに比べて２ｄ
ｔ増加している。３番目に選択された３つのフィードバ
ック信号の変調率８ｄｔは２番目に選択された４つのフ
ィードバック信号の変調率５ｄｔに比べて３ｄｔ増加し
ている。
ク信号が最初に選択される。２番目に選択された４つの
フィードバック信号の変調率５ｄｔは最初に選択された
３つのフィードバック信号の変調率３ｄｔに比べて２ｄ
ｔ増加している。３番目に選択された３つのフィードバ
ック信号の変調率８ｄｔは２番目に選択された４つのフ
ィードバック信号の変調率５ｄｔに比べて３ｄｔ増加し
ている。
【００５１】４番目に選択された３つのフィードバック
信号の変調率５ｄｔは３番目に選択された３つのフィー
ドバック信号の変調率８ｄｔに比べて３ｄｔ減少してい
る。５番目に選択された４つのフィードバック信号の変
調率３ｄｔは４番目に選択されたフィードバック信号の
変調率５ｄｔに比べて２ｄｔ減少している。６番目に選
択された３つのフィードバック信号の変調率０ｄｔは５
番目選択された４つのフィードバック信号の変調率Ｅ比
べて３ｄｔ減少している。
信号の変調率５ｄｔは３番目に選択された３つのフィー
ドバック信号の変調率８ｄｔに比べて３ｄｔ減少してい
る。５番目に選択された４つのフィードバック信号の変
調率３ｄｔは４番目に選択されたフィードバック信号の
変調率５ｄｔに比べて２ｄｔ減少している。６番目に選
択された３つのフィードバック信号の変調率０ｄｔは５
番目選択された４つのフィードバック信号の変調率Ｅ比
べて３ｄｔ減少している。
【００５２】前述した変調周波数の一周期に間する説明
を拡張すると、鋸波（または三角波）形態の変調信号プ
ロファイルを予想できる。
を拡張すると、鋸波（または三角波）形態の変調信号プ
ロファイルを予想できる。
【００５３】ここで、第１オシレーション信号Ｆ−ＯＳ
Ｃ１を中心として変調される最小周波数信号に対する最
大周波数信号の比率が変調率を示し、最小周波数信号か
ら最大周波数信号に大きくなってまた小さくなる周期が
変調周波数を示す指数となる。図９のように変調周波数
及び変調率が与えられ、スイッチング制御信号Ｓ−ＣＯ
Ｎが１６である場合、基準周波数信号Ｆ−ＲＥＦを４Ｍ
Ｈｚと仮定すれば、変調率は２ＭＨｚ（４ＭＨｚ´８／
１６）であり、変調周波数は２００ＫＨｚ（４ＭＨｚ／
２０）になる。
Ｃ１を中心として変調される最小周波数信号に対する最
大周波数信号の比率が変調率を示し、最小周波数信号か
ら最大周波数信号に大きくなってまた小さくなる周期が
変調周波数を示す指数となる。図９のように変調周波数
及び変調率が与えられ、スイッチング制御信号Ｓ−ＣＯ
Ｎが１６である場合、基準周波数信号Ｆ−ＲＥＦを４Ｍ
Ｈｚと仮定すれば、変調率は２ＭＨｚ（４ＭＨｚ´８／
１６）であり、変調周波数は２００ＫＨｚ（４ＭＨｚ／
２０）になる。
【００５４】このように最大値と最小値とに各々分けた
ことは、ＰＬＬの応答特性によって変調信号プロファイ
ルが歪曲されることを防止するためである。
ことは、ＰＬＬの応答特性によって変調信号プロファイ
ルが歪曲されることを防止するためである。
【００５５】図１１は、本発明の他の実施形態のＥＭＩ
減少ＰＬＬのブロックダイヤグラムである。図１２は、
図１１の変調制御ブロックを示すブロックダイヤグラム
である。
減少ＰＬＬのブロックダイヤグラムである。図１２は、
図１１の変調制御ブロックを示すブロックダイヤグラム
である。
【００５６】本発明の実施形態によれば、本発明に係る
ＥＭＩ低減ＰＬＬ１１００は、位相検出及びフィルタリ
ング部１１０５、電圧制御発振部（ＶＣＯ）１１１０、
位相インターポレータ１１１５、変調制御ブロック１１
２０及びメインディバイダ１１２５を具備する。
ＥＭＩ低減ＰＬＬ１１００は、位相検出及びフィルタリ
ング部１１０５、電圧制御発振部（ＶＣＯ）１１１０、
位相インターポレータ１１１５、変調制御ブロック１１
２０及びメインディバイダ１１２５を具備する。
【００５７】位相検出及びフィルタリング部１１０５
は、所定の基準周波数信号Ｆ＿ＲＥＦの位相と所定のフ
ィードバック信号Ｆ＿ＦＥＥＤの位相とを比較し、位相
差に応答してその値が変動する制御電圧Ｖ＿ＣＯＮを発
生する。
は、所定の基準周波数信号Ｆ＿ＲＥＦの位相と所定のフ
ィードバック信号Ｆ＿ＦＥＥＤの位相とを比較し、位相
差に応答してその値が変動する制御電圧Ｖ＿ＣＯＮを発
生する。
【００５８】電圧制御発振部１１１０は、制御電圧Ｖ＿
ＣＯＮに応答して周波数が変化する第１オシレーション
信号Ｆ＿ＯＳＣ１及び制御電圧Ｖ＿ＣＯＮに応答して周
波数が変化する第１ないし第Ｍクロック信号ＭＵＬＴＩ
＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを発生する。
ＣＯＮに応答して周波数が変化する第１オシレーション
信号Ｆ＿ＯＳＣ１及び制御電圧Ｖ＿ＣＯＮに応答して周
波数が変化する第１ないし第Ｍクロック信号ＭＵＬＴＩ
＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを発生する。
【００５９】位相インターポレータ１１１５は、第１な
いし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿
ＣＭを受信し、所定の第１ないし第Ｎスイッチング制御
信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して第１ないし
第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭ
のうち連続する２つのクロック信号の位相差を細分化
し、所定の基本遅延時間の整数倍の周波数を有する第２
オシレーション信号Ｆ＿ＯＳＣ２を発生する。
いし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿
ＣＭを受信し、所定の第１ないし第Ｎスイッチング制御
信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して第１ないし
第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭ
のうち連続する２つのクロック信号の位相差を細分化
し、所定の基本遅延時間の整数倍の周波数を有する第２
オシレーション信号Ｆ＿ＯＳＣ２を発生する。
【００６０】さらに説明すれば、基本遅延時間は、第１
オシレーション信号Ｆ＿ＯＳＣ１の一周期を２Ｎ−１
（Ｎは前記スイッチング制御信号の個数）で割った時間
である。
オシレーション信号Ｆ＿ＯＳＣ１の一周期を２Ｎ−１
（Ｎは前記スイッチング制御信号の個数）で割った時間
である。
【００６１】変調制御ブロック１１２０は、変調周波数
データＭＦＲ、変調率データＭＲＲ、変調ステップデー
タＭＳＴＥＰ、フィードバック信号Ｆ＿ＦＥＥＤ及び第
２オシレーション信号Ｆ＿ＯＳＣ２を受信して第１ない
し第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮ
Ｎを出力する。
データＭＦＲ、変調率データＭＲＲ、変調ステップデー
タＭＳＴＥＰ、フィードバック信号Ｆ＿ＦＥＥＤ及び第
２オシレーション信号Ｆ＿ＯＳＣ２を受信して第１ない
し第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮ
Ｎを出力する。
【００６２】図１２に示すように、変調制御ブロック１
１２０は変調周波数制御ブロック１２１０及び変調率制
御ブロック１２２０を具備する。
１２０は変調周波数制御ブロック１２１０及び変調率制
御ブロック１２２０を具備する。
【００６３】変調周波数制御ブロック１２１０は、フィ
ードバック信号Ｆ＿ＦＥＥＤ及び変調周波数データＭＦ
Ｒに応答して変調率の増減を選択する選択信号ＳＥＬ＿
ＨＬを出力する。変調率制御ブロック１２２０はフィー
ドバック信号Ｆ＿ＦＥＥＤ、変調率データＭＲＲ、第２
オシレーション信号Ｆ＿ＯＳＣ２、変調ステップデータ
ＭＳＴＥＰ及び選択信号ＳＥＬ＿ＨＬに応答して第１な
いし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯ
ＮＮを出力する。
ードバック信号Ｆ＿ＦＥＥＤ及び変調周波数データＭＦ
Ｒに応答して変調率の増減を選択する選択信号ＳＥＬ＿
ＨＬを出力する。変調率制御ブロック１２２０はフィー
ドバック信号Ｆ＿ＦＥＥＤ、変調率データＭＲＲ、第２
オシレーション信号Ｆ＿ＯＳＣ２、変調ステップデータ
ＭＳＴＥＰ及び選択信号ＳＥＬ＿ＨＬに応答して第１な
いし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯ
ＮＮを出力する。
【００６４】メインディバイダ１１２５は第２オシレー
ション信号Ｆ＿ＯＳＣ２を受信して第１オシレーション
信号Ｆ＿ＯＳＣ１の周波数の増減を指示するフィードバ
ック信号Ｆ＿ＦＥＥＤを出力する。
ション信号Ｆ＿ＯＳＣ２を受信して第１オシレーション
信号Ｆ＿ＯＳＣ１の周波数の増減を指示するフィードバ
ック信号Ｆ＿ＦＥＥＤを出力する。
【００６５】ＰＬＬ１１００はプリディバイダ１１３０
及びポストディバイダ１１３５をさらに具備する。
及びポストディバイダ１１３５をさらに具備する。
【００６６】プリディバイダ１１３０は入力信号ＦＩＮ
を所定の値で分周した基準周波数信号Ｆ＿ＲＥＦを出力
する。ポストディバイダ１１３５は第１オシレーション
信号Ｆ＿ＯＳＣ１を受信して所定の値で分周した信号を
出力する。
を所定の値で分周した基準周波数信号Ｆ＿ＲＥＦを出力
する。ポストディバイダ１１３５は第１オシレーション
信号Ｆ＿ＯＳＣ１を受信して所定の値で分周した信号を
出力する。
【００６７】以下、図１１及び図１２を参照して本発明
の他の実施形態のＥＭＩ減少ＰＬＬの動作を詳細に説明
する。
の他の実施形態のＥＭＩ減少ＰＬＬの動作を詳細に説明
する。
【００６８】本発明の他の実施形態のＥＭＩ低減ＰＬＬ
１１００は、位相インターポレータ１１１５の機能を利
用することによって比較的高い周波数を有する基準周波
数信号Ｆ＿ＲＥＦを使用できる。したがって、ＰＬＬの
ジッタ特性を改善できる。
１１００は、位相インターポレータ１１１５の機能を利
用することによって比較的高い周波数を有する基準周波
数信号Ｆ＿ＲＥＦを使用できる。したがって、ＰＬＬの
ジッタ特性を改善できる。
【００６９】すなわち、位相インターポレータ１１１５
は電圧制御発振部１１１０から出力される第１ないし第
Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭの
うち連続する二つのクロック信号の位相差をさらに細分
化する。それにより、変調率が同一であるという条件下
で変調ステップの個数がさらに増加されうるので、ＰＬ
Ｌの所望の周波数特性を得るための広い帯域幅の設定が
可能である。
は電圧制御発振部１１１０から出力される第１ないし第
Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭの
うち連続する二つのクロック信号の位相差をさらに細分
化する。それにより、変調率が同一であるという条件下
で変調ステップの個数がさらに増加されうるので、ＰＬ
Ｌの所望の周波数特性を得るための広い帯域幅の設定が
可能である。
【００７０】例えば、変調率を０.５％に設定する。す
なわち、出力周波数が１００ＭＨｚである場合、変調率
は０.５ＭＨｚになる。電圧制御発振部１１１０が１６
のクロック信号を発生する場合、０.５Ｍｈｚの変調率
を発生するために次のような関係が成立する。
なわち、出力周波数が１００ＭＨｚである場合、変調率
は０.５ＭＨｚになる。電圧制御発振部１１１０が１６
のクロック信号を発生する場合、０.５Ｍｈｚの変調率
を発生するために次のような関係が成立する。
【００７１】
１ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊８／１６＝０.５ＭＨｚ
２ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊４／１６＝０.５ＭＨｚ
４ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊２／１６＝０.５ＭＨｚ
８ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊１／１６＝０.５ＭＨｚ
ここで、基準周波数信号Ｆ＿ＲＥＦが高いほどＰＬＬの
ジッタ特性の改善のために望ましいが、基準周波数信号
Ｆ＿ＲＥＦが高まるほど変調ステップの個数が８、４、
２、１に減るので変調が失敗する可能性が大きくなる。
ジッタ特性の改善のために望ましいが、基準周波数信号
Ｆ＿ＲＥＦが高まるほど変調ステップの個数が８、４、
２、１に減るので変調が失敗する可能性が大きくなる。
【００７２】この時、位相インターポレータ１１１５を
利用して電圧制御発振部１１１０の各クロック信号の間
を１０の位相に細分化するならば、変調に１６０の位相
を利用できる。したがって、次のような関係が成立す
る。
利用して電圧制御発振部１１１０の各クロック信号の間
を１０の位相に細分化するならば、変調に１６０の位相
を利用できる。したがって、次のような関係が成立す
る。
【００７３】
４ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊２０／１６０＝０.５ＭＨｚ
８ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊１０／１６０＝０.５ＭＨｚ
１６ＭＨｚ（基準周波数信号Ｆ＿ＲＥＦ）＊５／１６０＝０.５ＭＨｚ
比較的高い周波数を有する基準周波数信号Ｆ＿ＲＥＦを
利用しながらも変調ステップの個数も位相インターポレ
ータ１１１５を使用する前より多く増加することが分か
る。すなわち、言い換えれば、同じ変調率を有するＰＬ
Ｌの具現時にさらに多くの変調ステップがあれば、さら
に高い周波数を有する基準周波数信号Ｆ＿ＲＥＦをＰＬ
Ｌの入力として使用できる。
利用しながらも変調ステップの個数も位相インターポレ
ータ１１１５を使用する前より多く増加することが分か
る。すなわち、言い換えれば、同じ変調率を有するＰＬ
Ｌの具現時にさらに多くの変調ステップがあれば、さら
に高い周波数を有する基準周波数信号Ｆ＿ＲＥＦをＰＬ
Ｌの入力として使用できる。
【００７４】図１１のＰＬＬ１１００は位相インターポ
レータ１１１５を利用するという点以外には図４のＰＬ
Ｌの動作と類似している。したがって、差異点を中心に
説明する。
レータ１１１５を利用するという点以外には図４のＰＬ
Ｌの動作と類似している。したがって、差異点を中心に
説明する。
【００７５】位相検出及びフィルタリング部１１０５は
基準周波数信号Ｆ＿ＲＥＦの位相と所定のフィードバッ
ク信号Ｆ＿ＦＥＥＤの位相とを比較し、位相差に応答し
てその値が変動する制御電圧Ｖ＿ＣＯＮを発生する。
基準周波数信号Ｆ＿ＲＥＦの位相と所定のフィードバッ
ク信号Ｆ＿ＦＥＥＤの位相とを比較し、位相差に応答し
てその値が変動する制御電圧Ｖ＿ＣＯＮを発生する。
【００７６】位相検出及びフィルタリング部１１０５は
位相同期ループに備わる位相検出器及び低域通過フィル
タとして機能する。すなわち、位相検出及びフィルタリ
ング部１１０５は基準周波数信号Ｆ＿ＲＥＦの位相とフ
ィードバック信号Ｆ＿ＦＥＥＤの位相差を検出し、その
差に応じて電圧レベルが上昇または下降する制御電圧Ｖ
＿ＣＯＮを発生する。
位相同期ループに備わる位相検出器及び低域通過フィル
タとして機能する。すなわち、位相検出及びフィルタリ
ング部１１０５は基準周波数信号Ｆ＿ＲＥＦの位相とフ
ィードバック信号Ｆ＿ＦＥＥＤの位相差を検出し、その
差に応じて電圧レベルが上昇または下降する制御電圧Ｖ
＿ＣＯＮを発生する。
【００７７】電圧制御発振部１１１０は、制御電圧Ｖ＿
ＣＯＮに応答して周波数が変化する第１オシレーション
信号Ｆ＿ＯＳＣ１及び制御電圧Ｖ＿ＣＯＮに応答して周
波数が変化する第１ないし第Ｍクロック信号ＭＵＬＴＩ
＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを発生する。
ＣＯＮに応答して周波数が変化する第１オシレーション
信号Ｆ＿ＯＳＣ１及び制御電圧Ｖ＿ＣＯＮに応答して周
波数が変化する第１ないし第Ｍクロック信号ＭＵＬＴＩ
＿Ｃ１〜ＭＵＬＴＩ＿ＣＭを発生する。
【００７８】電圧制御発振部１１１０はリングオシレー
タ（図示せず）を具備する。リングオシレータは相異な
る位相を有する複数の出力を発生する。その複数の出力
のうち一つが制御電圧Ｖ＿ＣＯＮの電圧レベルの増減に
応答して周波数が変化する第１オシレーション信号Ｆ＿
ＯＳＣ１である。そして、残りの複数の出力が第１ない
し第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿Ｃ
Ｍとして発生する。第１オシレーション信号Ｆ＿ＯＳＣ
１と第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜Ｍ
ＵＬＴＩ＿ＣＭの周期は同一である。
タ（図示せず）を具備する。リングオシレータは相異な
る位相を有する複数の出力を発生する。その複数の出力
のうち一つが制御電圧Ｖ＿ＣＯＮの電圧レベルの増減に
応答して周波数が変化する第１オシレーション信号Ｆ＿
ＯＳＣ１である。そして、残りの複数の出力が第１ない
し第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿Ｃ
Ｍとして発生する。第１オシレーション信号Ｆ＿ＯＳＣ
１と第１ないし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜Ｍ
ＵＬＴＩ＿ＣＭの周期は同一である。
【００７９】リングオシレータの動作は当業者であれば
容易に理解できるので電圧制御発振部１１１０の詳細な
動作に関する説明は省略する。
容易に理解できるので電圧制御発振部１１１０の詳細な
動作に関する説明は省略する。
【００８０】位相インターポレータ１１１５は、第１な
いし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿
ＣＭを受信し、所定の第１ないし第Ｎスイッチング制御
信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して第１ないし
第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭ
のうち連続する２つのクロック信号の位相差を細分化
し、所定の基本遅延時間の整数倍の周波数を有する第２
オシレーション信号Ｆ＿ＯＳＣ２を発生する。基本遅延
時間は第１オシレーション信号Ｆ＿ＯＳＣ１の一周期を
２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割
った時間である。位相インターポレータ１１１５の動作
は後述される。
いし第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿
ＣＭを受信し、所定の第１ないし第Ｎスイッチング制御
信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮに応答して第１ないし
第Ｍクロック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭ
のうち連続する２つのクロック信号の位相差を細分化
し、所定の基本遅延時間の整数倍の周波数を有する第２
オシレーション信号Ｆ＿ＯＳＣ２を発生する。基本遅延
時間は第１オシレーション信号Ｆ＿ＯＳＣ１の一周期を
２Ｎ−１（Ｎは前記スイッチング制御信号の個数）で割
った時間である。位相インターポレータ１１１５の動作
は後述される。
【００８１】変調制御ブロック１１２０は、変調周波数
データＭＦＲ、変調率データＭＲＲ、変調ステップデー
タＭＳＴＥＰ、フィードバック信号Ｆ＿ＦＥＥＤ及び第
２オシレーション信号Ｆ＿ＯＳＣ２を受信して、第１な
いし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯ
ＮＮを出力する。変調周波数データＭＦＲ、変調率デー
タＭＲＲ、変調ステップデータＭＳＴＥＰは、外部から
直接入力されるか、またはレジスタ（図示せず）に格納
されている。
データＭＦＲ、変調率データＭＲＲ、変調ステップデー
タＭＳＴＥＰ、フィードバック信号Ｆ＿ＦＥＥＤ及び第
２オシレーション信号Ｆ＿ＯＳＣ２を受信して、第１な
いし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯ
ＮＮを出力する。変調周波数データＭＦＲ、変調率デー
タＭＲＲ、変調ステップデータＭＳＴＥＰは、外部から
直接入力されるか、またはレジスタ（図示せず）に格納
されている。
【００８２】さらに説明すれば、変調制御ブロック１１
２０は変調周波数制御ブロック１２１０及び変調率制御
ブロック１２２０を具備する。変調周波数制御ブロック
１２１０はフィードバック信号Ｆ＿ＦＥＥＤ及び変調周
波数データＭＦＲに応答して変調率の増減を選択する選
択信号ＳＥＬ＿ＨＬを出力する。
２０は変調周波数制御ブロック１２１０及び変調率制御
ブロック１２２０を具備する。変調周波数制御ブロック
１２１０はフィードバック信号Ｆ＿ＦＥＥＤ及び変調周
波数データＭＦＲに応答して変調率の増減を選択する選
択信号ＳＥＬ＿ＨＬを出力する。
【００８３】変調率制御ブロック１２２０はフィードバ
ック信号Ｆ＿ＦＥＥＤ、変調率データＭＲＲ、第２オシ
レーション信号Ｆ＿ＯＳＣ２、変調ステップデータＭＳ
ＴＥＰ及び選択信号ＳＥＬ＿ＨＬに応答して第１ないし
第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮ
を出力する。変調制御ブロック１１２０の詳細な動作は
後述される。
ック信号Ｆ＿ＦＥＥＤ、変調率データＭＲＲ、第２オシ
レーション信号Ｆ＿ＯＳＣ２、変調ステップデータＭＳ
ＴＥＰ及び選択信号ＳＥＬ＿ＨＬに応答して第１ないし
第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮ
を出力する。変調制御ブロック１１２０の詳細な動作は
後述される。
【００８４】メインディバイダ１１２５は、第２オシレ
ーション信号Ｆ＿ＯＳＣ２を受信して第１オシレーショ
ン信号Ｆ＿ＯＳＣ１の周波数の増減を指示するフィード
バック信号Ｆ＿ＦＥＥＤを出力する。メインディバイダ
１１２５は図４のメインディバイダ４０７と同じ動作を
する。したがって、詳細な説明は省略される。
ーション信号Ｆ＿ＯＳＣ２を受信して第１オシレーショ
ン信号Ｆ＿ＯＳＣ１の周波数の増減を指示するフィード
バック信号Ｆ＿ＦＥＥＤを出力する。メインディバイダ
１１２５は図４のメインディバイダ４０７と同じ動作を
する。したがって、詳細な説明は省略される。
【００８５】ＰＬＬ１１００はプリディバイダ１１３０
及びポストディバイダ１１３５をさらに具備する。
及びポストディバイダ１１３５をさらに具備する。
【００８６】プリディバイダ１１３０は入力信号ＦＩＮ
を所定値で分周した基準周波数信号Ｆ＿ＲＥＦを出力す
る。ポストディバイダ１１３５は第１オシレーション信
号Ｆ＿ＯＳＣ１を受信して、これを所定の値で分周した
信号を出力する。プリディバイダ１１３０及びポストデ
ィバイダ１１３５はいずれも図４のプリディバイダ４０
１及びポストディバイダ４１１と同じ動作をする。した
がって詳細な説明は省略される。
を所定値で分周した基準周波数信号Ｆ＿ＲＥＦを出力す
る。ポストディバイダ１１３５は第１オシレーション信
号Ｆ＿ＯＳＣ１を受信して、これを所定の値で分周した
信号を出力する。プリディバイダ１１３０及びポストデ
ィバイダ１１３５はいずれも図４のプリディバイダ４０
１及びポストディバイダ４１１と同じ動作をする。した
がって詳細な説明は省略される。
【００８７】図１３は、図１１の第１ないし第Ｍクロッ
ク信号及び第２オシレーション信号の波形図である。
ク信号及び第２オシレーション信号の波形図である。
【００８８】Ｍを４と仮定する。すなわち、４つのクロ
ック信号ＭＵＬＴＩ＿Ｃ１、ＭＵＬＴＩ＿Ｃ２、ＭＵＬ
ＴＩ＿Ｃ３、ＭＵＬＴＩ＿Ｃ４が電圧制御発振部１１１
０から出力されると仮定する。４つのクロック信号ＭＵ
ＬＴＩ＿Ｃ１、ＭＵＬＴＩ＿Ｃ２、ＭＵＬＴＩ＿Ｃ３、
ＭＵＬＴＩ＿Ｃ４は同じ周期を有する。
ック信号ＭＵＬＴＩ＿Ｃ１、ＭＵＬＴＩ＿Ｃ２、ＭＵＬ
ＴＩ＿Ｃ３、ＭＵＬＴＩ＿Ｃ４が電圧制御発振部１１１
０から出力されると仮定する。４つのクロック信号ＭＵ
ＬＴＩ＿Ｃ１、ＭＵＬＴＩ＿Ｃ２、ＭＵＬＴＩ＿Ｃ３、
ＭＵＬＴＩ＿Ｃ４は同じ周期を有する。
【００８９】位相インターポレータ１１１５は、第１な
いし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯ
ＮＮに応答して連続する２つのクロック信号、例えば、
第１クロック信号ＭＵＬＴＩ＿Ｃ１と第２クロック信号
ＭＵＬＴＩ＿Ｃ２の位相差をより細密に割って複数の信
号を発生させる。複数の信号のうち一つが第２オシレー
ション信号Ｆ＿ＯＳＣ２として発生する。
いし第Ｎスイッチング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯ
ＮＮに応答して連続する２つのクロック信号、例えば、
第１クロック信号ＭＵＬＴＩ＿Ｃ１と第２クロック信号
ＭＵＬＴＩ＿Ｃ２の位相差をより細密に割って複数の信
号を発生させる。複数の信号のうち一つが第２オシレー
ション信号Ｆ＿ＯＳＣ２として発生する。
【００９０】第１クロック信号ＭＵＬＴＩ＿Ｃ１と第２
クロック信号ＭＵＬＴＩ＿Ｃ２との位相差をさらに細密
に割って発生した複数の信号の個数はスイッチング制御
信号Ｓ＿ＣＯＮの個数によって決定される。スイッチン
グ制御信号Ｓ＿ＣＯＮの個数がＮであれば複数の信号の
個数は２Ｎ−１まで可能である。
クロック信号ＭＵＬＴＩ＿Ｃ２との位相差をさらに細密
に割って発生した複数の信号の個数はスイッチング制御
信号Ｓ＿ＣＯＮの個数によって決定される。スイッチン
グ制御信号Ｓ＿ＣＯＮの個数がＮであれば複数の信号の
個数は２Ｎ−１まで可能である。
【００９１】したがって、基本遅延時間１ｄｔは、
Ｔ＿ＣＬＯＣＫ／（２Ｎ−１） ・・・（１）
になる。
【００９２】ここで、Ｔ＿ＣＬＯＣＫは電圧制御発振部
１１１０から出力されるクロック信号の周期である。
１１１０から出力されるクロック信号の周期である。
【００９３】図１４は、図１１の第１及び第２オシレー
ション信号、基準周波数信号及びフィードバック信号を
示す波形図である。
ション信号、基準周波数信号及びフィードバック信号を
示す波形図である。
【００９４】位相検出及びフィルタリング部１１０５
は、基準周波数信号Ｆ＿ＲＥＦの位相とフィードバック
信号Ｆ＿ＦＥＥＤとの位相差に対応する制御電圧Ｖ＿Ｃ
ＯＮを発生する。電圧制御発振部１１１０は、制御電圧
Ｖ＿ＣＯＮの電圧レベルの増減に応答して第１オシレー
ション信号Ｆ＿ＯＳＣ１を発生する。制御電圧Ｖ＿ＣＯ
Ｎの増減により第１オシレーション信号Ｆ＿ＯＳＣ１の
周波数が増減される。
は、基準周波数信号Ｆ＿ＲＥＦの位相とフィードバック
信号Ｆ＿ＦＥＥＤとの位相差に対応する制御電圧Ｖ＿Ｃ
ＯＮを発生する。電圧制御発振部１１１０は、制御電圧
Ｖ＿ＣＯＮの電圧レベルの増減に応答して第１オシレー
ション信号Ｆ＿ＯＳＣ１を発生する。制御電圧Ｖ＿ＣＯ
Ｎの増減により第１オシレーション信号Ｆ＿ＯＳＣ１の
周波数が増減される。
【００９５】第２オシレーション信号Ｆ＿ＯＳＣ２は、
電圧制御発振部１１１０で発生する第１ないし第Ｍクロ
ック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭと変調制
御ブロック１１２０で発生する第１ないし第Ｎスイッチ
ング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮとに応答して
位相インターポレータ１１１５から発生する。第２オシ
レーション信号Ｆ＿ＯＳＣ２は前述された基本遅延時間
１ｄｔの整数倍ずつ遅延される。
電圧制御発振部１１１０で発生する第１ないし第Ｍクロ
ック信号ＭＵＬＴＩ＿Ｃ１〜ＭＵＬＴＩ＿ＣＭと変調制
御ブロック１１２０で発生する第１ないし第Ｎスイッチ
ング制御信号Ｓ＿ＣＯＮ１〜Ｓ＿ＣＯＮＮとに応答して
位相インターポレータ１１１５から発生する。第２オシ
レーション信号Ｆ＿ＯＳＣ２は前述された基本遅延時間
１ｄｔの整数倍ずつ遅延される。
【００９６】メインディバイダ１１２５は第２オシレー
ション信号Ｆ＿ＯＳＣ２に応答してフィードバック信号
Ｆ＿ＦＥＥＤを発生する。メインディバイダ１１２５は
第２オシレーション信号Ｆ＿ＯＳＣ２の遅延の程度に応
じてフィードバック信号Ｆ＿ＦＥＥＤを遅延させるか、
あるいは繰り上げる。すると、フィードバック信号Ｆ＿
ＦＥＥＤは基準周波数信号Ｆ＿ＲＥＦと比較されて第１
オシレーション信号Ｆ＿ＯＳＣ１の周波数が増減され
る。
ション信号Ｆ＿ＯＳＣ２に応答してフィードバック信号
Ｆ＿ＦＥＥＤを発生する。メインディバイダ１１２５は
第２オシレーション信号Ｆ＿ＯＳＣ２の遅延の程度に応
じてフィードバック信号Ｆ＿ＦＥＥＤを遅延させるか、
あるいは繰り上げる。すると、フィードバック信号Ｆ＿
ＦＥＥＤは基準周波数信号Ｆ＿ＲＥＦと比較されて第１
オシレーション信号Ｆ＿ＯＳＣ１の周波数が増減され
る。
【００９７】図１４を参考すれば、基準周波数信号Ｆ＿
ＲＥＦとフィードバック信号Ｆ＿ＦＥＥＤとが比較され
る時間（i）中に、第２オシレーション信号Ｆ＿ＯＳＣ
２はまず基本遅延時間１ｄｔの１倍だけ遅延され（i
i）、再び基本遅延時間１ｄｔの１倍だけ遅延される（i
ii）。結局、第２オシレーション信号Ｆ＿ＯＳＣ２は第
１オシレーション信号Ｆ＿ＯＳＣ１に比べて基本遅延時
間１ｄｔの２倍だけ遅延されることが分かる。
ＲＥＦとフィードバック信号Ｆ＿ＦＥＥＤとが比較され
る時間（i）中に、第２オシレーション信号Ｆ＿ＯＳＣ
２はまず基本遅延時間１ｄｔの１倍だけ遅延され（i
i）、再び基本遅延時間１ｄｔの１倍だけ遅延される（i
ii）。結局、第２オシレーション信号Ｆ＿ＯＳＣ２は第
１オシレーション信号Ｆ＿ＯＳＣ１に比べて基本遅延時
間１ｄｔの２倍だけ遅延されることが分かる。
【００９８】それにより、第２オシレーション信号Ｆ＿
ＯＳＣ２に応答するフィードバック信号Ｆ＿ＦＥＥＤは
基準周波数信号Ｆ＿ＲＥＦに対して基本遅延時間１ｄｔ
の２倍だけ遅延される。フィードバック信号Ｆ＿ＦＥＥ
Ｄの遅延は第１オシレーション信号Ｆ＿ＯＳＣ１の周波
数を増加させるように制御電圧Ｖ＿ＣＯＮを制御する。
ＯＳＣ２に応答するフィードバック信号Ｆ＿ＦＥＥＤは
基準周波数信号Ｆ＿ＲＥＦに対して基本遅延時間１ｄｔ
の２倍だけ遅延される。フィードバック信号Ｆ＿ＦＥＥ
Ｄの遅延は第１オシレーション信号Ｆ＿ＯＳＣ１の周波
数を増加させるように制御電圧Ｖ＿ＣＯＮを制御する。
【００９９】図１５は、変調周波数データ、変調率デー
タ及び変調ステップデータの設定を示す図面である。
タ及び変調ステップデータの設定を示す図面である。
【０１００】図１６は、第２オシレーション信号の変調
量を示す図面である。変調周波数データＭＦＲ、変調率
データＭＲＲ及び変調ステップデータＭＳＴＥＰはレジ
スタ（図示せず）に格納されている。変調周波数データ
ＭＦＲから変調周波数が分かる。変調周波数データＭＦ
Ｒが３２であるので、変調周波数は１／（Ｔ＿Ｆ＿ＲＥ
Ｆ＊３２）である。ここで、Ｔ＿Ｆ＿ＲＥＦは基準周波
数信号Ｆ＿ＲＥＦの周期である。
量を示す図面である。変調周波数データＭＦＲ、変調率
データＭＲＲ及び変調ステップデータＭＳＴＥＰはレジ
スタ（図示せず）に格納されている。変調周波数データ
ＭＦＲから変調周波数が分かる。変調周波数データＭＦ
Ｒが３２であるので、変調周波数は１／（Ｔ＿Ｆ＿ＲＥ
Ｆ＊３２）である。ここで、Ｔ＿Ｆ＿ＲＥＦは基準周波
数信号Ｆ＿ＲＥＦの周期である。
【０１０１】変調ステップデータＭＳＴＥＰは、最大値
ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭＩＮとも２を示
している。これは、基準周波数信号Ｆ＿ＲＥＦのクロッ
クが２回発生する度に変調率を変更することを意味す
る。もし、変調ステップデータＭＳＴＥＰの最大値ＭＳ
ＴＥＰＭＡＸが３であり、最小値ＭＳＴＥＰＭＩＮが２
であれば、基準周波数信号Ｆ＿ＲＥＦのクロックが３回
発生すれば変調率を変更し、再び基準周波数信号Ｆ＿Ｒ
ＥＦのクロックが２回発生すれば変調率を変更するとい
う意味である。
ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭＩＮとも２を示
している。これは、基準周波数信号Ｆ＿ＲＥＦのクロッ
クが２回発生する度に変調率を変更することを意味す
る。もし、変調ステップデータＭＳＴＥＰの最大値ＭＳ
ＴＥＰＭＡＸが３であり、最小値ＭＳＴＥＰＭＩＮが２
であれば、基準周波数信号Ｆ＿ＲＥＦのクロックが３回
発生すれば変調率を変更し、再び基準周波数信号Ｆ＿Ｒ
ＥＦのクロックが２回発生すれば変調率を変更するとい
う意味である。
【０１０２】変調率データＭＲＲは最大値ＭＲＭＡＸが
２で最小値ＭＲＭＩＮが１である。これは、最初に変調
率を変更する時は２ｄｔ（ここで、１ｄｔは基本遅延時
間である）だけ変更し、次に変調率を変更する時は１ｄ
ｔだけ変更し、再び変調率を変更する時は２ｄｔだけ変
更することを反復することを意味する。
２で最小値ＭＲＭＩＮが１である。これは、最初に変調
率を変更する時は２ｄｔ（ここで、１ｄｔは基本遅延時
間である）だけ変更し、次に変調率を変更する時は１ｄ
ｔだけ変更し、再び変調率を変更する時は２ｄｔだけ変
更することを反復することを意味する。
【０１０３】図１６を参照すれば、最初の基準周波数信
号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔだけ変
調させ、２番目の基準周波数信号Ｆ＿ＲＥＦのクロック
が２回発生すれば２ｄｔ＋１ｄｔだけ変調させ、３番目
の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれ
ば２ｄｔ＋１ｄｔ＋２ｄｔだけ変調させ、４番目の基準
周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄ
ｔ＋１ｄｔ＋２ｄｔ＋１ｄｔだけ変調させる。
号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄｔだけ変
調させ、２番目の基準周波数信号Ｆ＿ＲＥＦのクロック
が２回発生すれば２ｄｔ＋１ｄｔだけ変調させ、３番目
の基準周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれ
ば２ｄｔ＋１ｄｔ＋２ｄｔだけ変調させ、４番目の基準
周波数信号Ｆ＿ＲＥＦのクロックが２回発生すれば２ｄ
ｔ＋１ｄｔ＋２ｄｔ＋１ｄｔだけ変調させる。
【０１０４】最大変調率は図１６で分かるように１１ｄ
ｔである。位相インターポレータ１１１５がＮつのスイ
ッチング制御信号Ｓ＿ＣＯＮによって２Ｎ−１つの基本
遅延時間の整数倍の位相差を有する信号を発生させるな
らば、図１６の変調された周波数量は、 基準周波数信号Ｆ＿ＲＥＦ＊１１／（２Ｎ−１） ・・・（２） になる。
ｔである。位相インターポレータ１１１５がＮつのスイ
ッチング制御信号Ｓ＿ＣＯＮによって２Ｎ−１つの基本
遅延時間の整数倍の位相差を有する信号を発生させるな
らば、図１６の変調された周波数量は、 基準周波数信号Ｆ＿ＲＥＦ＊１１／（２Ｎ−１） ・・・（２） になる。
【０１０５】式（２）で分かるように、変調された周波
数量を小さくするためには、基準周波数信号Ｆ＿ＲＥＦ
の周波数を低めるか、あるいは２Ｎ−１の値を増加させ
る必要がある。しかし、一般的に、基準周波数信号Ｆ＿
ＲＥＦの周波数は高いほどＰＬＬの帯域幅を自由に設定
でき、出力信号Ｆ＿ＯＵＴの雑音成分も減らしうる。し
たがって、２Ｎ−１の値を増加させねばならない。
数量を小さくするためには、基準周波数信号Ｆ＿ＲＥＦ
の周波数を低めるか、あるいは２Ｎ−１の値を増加させ
る必要がある。しかし、一般的に、基準周波数信号Ｆ＿
ＲＥＦの周波数は高いほどＰＬＬの帯域幅を自由に設定
でき、出力信号Ｆ＿ＯＵＴの雑音成分も減らしうる。し
たがって、２Ｎ−１の値を増加させねばならない。
【０１０６】図１６の変調波形は一つの例示であって、
変調効果を最大化するためには変調ステップデータＭＳ
ＴＥＰの最大値ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭ
ＩＮとを最小に設定せねばならない。図１６の例では、
変調ステップデータＭＳＴＥＰの最大値ＭＳＴＥＰＭＡ
Ｘと最小値ＭＳＴＥＰＭＩＮを１に設定すれば変調効果
を最大化できる。
変調効果を最大化するためには変調ステップデータＭＳ
ＴＥＰの最大値ＭＳＴＥＰＭＡＸと最小値ＭＳＴＥＰＭ
ＩＮとを最小に設定せねばならない。図１６の例では、
変調ステップデータＭＳＴＥＰの最大値ＭＳＴＥＰＭＡ
Ｘと最小値ＭＳＴＥＰＭＩＮを１に設定すれば変調効果
を最大化できる。
【０１０７】この場合、変調周波数の一周期（１／（Ｔ
＿Ｆ＿ＲＥＦ＊３２）を意味する）中に最小限１６の相
異なる位相を有する信号が必要である。したがって、位
相インターポレータ１１１５は１６以上の信号を発生さ
せねばならない。
＿Ｆ＿ＲＥＦ＊３２）を意味する）中に最小限１６の相
異なる位相を有する信号が必要である。したがって、位
相インターポレータ１１１５は１６以上の信号を発生さ
せねばならない。
【０１０８】このために、スイッチング制御信号Ｓ＿Ｃ
ＯＮの数は（２Ｎ−１）＞１６の式でＮは最小５以上に
なる。もし、位相インターポレータ１１１５を利用せず
に電圧制御発振部１１１０が直接１６つの相異なる位相
を有する信号を発生させるならば、電圧制御発振部１１
１０に８つの差同増幅器が必要になる。差同増幅器の個
数の増加は過度な電力消耗をもたらし、またＰＬＬの帯
域幅の設定も制限される。
ＯＮの数は（２Ｎ−１）＞１６の式でＮは最小５以上に
なる。もし、位相インターポレータ１１１５を利用せず
に電圧制御発振部１１１０が直接１６つの相異なる位相
を有する信号を発生させるならば、電圧制御発振部１１
１０に８つの差同増幅器が必要になる。差同増幅器の個
数の増加は過度な電力消耗をもたらし、またＰＬＬの帯
域幅の設定も制限される。
【０１０９】前述したのは一つの例示であり、位相イン
ターポレータ１１１５の技法によってさらに多くの位相
差を利用する変調方法が使われうる。すなわち、本発明
はＰＬＬのフィードバック経路に位相インターポレータ
１１１５を使用するあらゆる方法を含みうる。
ターポレータ１１１５の技法によってさらに多くの位相
差を利用する変調方法が使われうる。すなわち、本発明
はＰＬＬのフィードバック経路に位相インターポレータ
１１１５を使用するあらゆる方法を含みうる。
【０１１０】本発明は図面に示された実施形態を参考と
して説明されたが、これは例示的なものに過ぎず、当業
者であれば多様な変形及び均等な他の実施形態が可能で
あるという点を理解できる。したがって、本発明の真の
技術的保護範囲は特許請求の範囲の技術的思想により決
まらねばならない。
して説明されたが、これは例示的なものに過ぎず、当業
者であれば多様な変形及び均等な他の実施形態が可能で
あるという点を理解できる。したがって、本発明の真の
技術的保護範囲は特許請求の範囲の技術的思想により決
まらねばならない。
【０１１１】
【発明の効果】前述したように、本発明によるＥＭＩ低
減ＰＬＬは、ＥＭＩを低減するだけでなくＲＯＭを使用
しないのでレイアウト面積が相対的に小さくなり、広い
帯域の周波数を得られるという長所がある。また、ＶＣ
Ｏの出力信号に対する位相差を論理回路で制御するため
に工程変化の影響を受けないという長所がある。
減ＰＬＬは、ＥＭＩを低減するだけでなくＲＯＭを使用
しないのでレイアウト面積が相対的に小さくなり、広い
帯域の周波数を得られるという長所がある。また、ＶＣ
Ｏの出力信号に対する位相差を論理回路で制御するため
に工程変化の影響を受けないという長所がある。
【図１】変調周波数及び変調率を示す変調信号プロファ
イルである。
イルである。
【図２】変調信号プロファイルの種類によるスペクトル
を示す図面である。
を示す図面である。
【図３】Ｄｉｔｈｅｒｅｄ ＰＬＬ出力のスプレッディ
ング方法によるスペクトル結果を示す図面である。
ング方法によるスペクトル結果を示す図面である。
【図４】本発明によるＥＭＩ減少ＰＬＬのブロックダイ
ヤグラムである。
ヤグラムである。
【図５】図４に示された変調制御ブロックの内部ブロッ
クダイヤグラムである。
クダイヤグラムである。
【図６】図４に示されたＶＣＯの内部ブロックダイヤグ
ラムである。
ラムである。
【図７】図６に示されたレジスタに格納された複数の変
調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤのタイミン
グダイヤグラムである。
調オシレーション信号Ｆ−ＯＳＣ１−ＭＯＤのタイミン
グダイヤグラムである。
【図８】第１オシレーション信号Ｆ−ＳＯＣ１と、これ
に対応する基準周波数信号Ｆ−ＲＥＦ及び所定時間遅延
されたフィードバック信号Ｆ−ＦＥＥＤのタイミングダ
イヤグラムである。
に対応する基準周波数信号Ｆ−ＲＥＦ及び所定時間遅延
されたフィードバック信号Ｆ−ＦＥＥＤのタイミングダ
イヤグラムである。
【図９】変調周波数及び変調率に対するデータビットを
示す図面である。
示す図面である。
【図１０】本発明の好適な実施形態のＥＭＩ低減ＰＬＬ
の変調された信号に対するタイミングダイヤグラムであ
る。
の変調された信号に対するタイミングダイヤグラムであ
る。
【図１１】本発明の他の実施形態のＥＭＩ低減ＰＬＬの
ブロックダイヤグラムである。
ブロックダイヤグラムである。
【図１２】図１１の変調制御ブロックを示すブロックダ
イヤグラムである。
イヤグラムである。
【図１３】図１１の第１ないし第Ｍクロック信号及び第
２オシレーション信号の波形図である。
２オシレーション信号の波形図である。
【図１４】図１１の第１及び第２オシレーション信号、
基準周波数信号及びフィードバック信号を示す波形図で
ある。
基準周波数信号及びフィードバック信号を示す波形図で
ある。
【図１５】変調周波数データ、変調率データ及び変調ス
テップデータの設定を示す図面である。
テップデータの設定を示す図面である。
【図１６】第２オシレーション信号の変調量を示す図面
である。
である。
４０１ プリディバイダ
４０３ 位相検出器
４０５ ＶＣＯ
４０７ メインディバイダ
４０９ 変調制御ブロック
４１１ ポストディバイダ
Claims (13)
- 【請求項１】 入力信号を所定の値で分周して基準周波
数信号を生成するプリディバイダと、 前記基準周波数信号及び所定のフィードバック信号を受
信し、前記基準周波数信号と前記フィードバック信号と
の間の位相差に対応する信号を発生し、前記対応する信
号に所定の処理をして得られる制御電圧を出力する位相
検出器と、 前記制御電圧及び複数のスイッチング制御信号を受信
し、前記制御電圧に応じて所定の周波数を有する第１オ
シレーション信号を出力するとともに前記複数のスイッ
チング制御信号に応じて前記第１オシレーション信号の
基本遅延時間の整数倍の遅延時間だけ遅延した第２オシ
レーション信号を出力するＶＣＯと、 前記第２オシレーション信号を受信して前記第１オシレ
ーション信号の周波数の増減を指示する前記フィードバ
ック信号を出力するメインディバイダと、 変調周波数データ、変調率データ、前記フィードバック
信号及び前記第２オシレーション信号を受信して前記複
数のスイッチング制御信号を出力する変調制御ブロック
と、 前記第１オシレーション信号を受信して所定の値で分周
した信号を出力するポストディバイダとを具備すること
を特徴とするＥＭＩ低減ＰＬＬ。 - 【請求項２】 前記基本遅延時間は、 前記第１オシレーション信号の一周期を前記複数の制御
信号の数で割った時間であることを特徴とする請求項１
に記載のＥＭＩ減少ＰＬＬ。 - 【請求項３】 前記位相検出器における所定の処理は、 前記対応する信号に対する電荷ポンピング及びループフ
ィルタリング処理であることを特徴とする請求項１に記
載のＥＭＩ低減ＰＬＬ。 - 【請求項４】 前記変調制御ブロックは、 前記フィードバック信号、前記変調周波数データ及び所
定の選択信号に応答して第１変調信号を出力する変調周
波数制御ブロックと、 前記フィードバック信号、前記変調率データ及び前記変
調周波数信号に応答して前記選択信号及び第２変調信号
を出力する変調率制御ブロックと、 前記フィードバック信号、前記第２オシレーション信号
及び前記第２変調信号に応答して前記複数のスイッチン
グ制御信号を出力する決定ブロックとを具備することを
特徴とする請求項１に記載のＥＭＩ低減ＰＬＬ。 - 【請求項５】 前記ＶＣＯは、 前記制御電圧に応じて前記第１オシレーション信号及び
前記第１オシレーション信号の一周期を前記複数のスイ
ッチング制御信号の数で割った時間だけ遅延又は先行し
た複数の変調オシレーション信号を出力するリングオシ
レータと、 前記複数の変調オシレーション信号を各々格納する複数
のレジスタを具備するレジスタブロックと、 前記複数のスイッチング制御信号に応じて前記レジスタ
ブロックに格納された複数の変調オシレーション信号の
うち一つを選択してスイッチングする複数のスイッチ
と、 前記複数のスイッチのうち選択された一つのスイッチを
通じて出力される信号をバッファリングして出力する出
力バッファとを具備することを特徴とする請求項１に記
載のＥＭＩ低減ＰＬＬ。 - 【請求項６】 入力信号を受信して基準周波数信号を生
成し、前記基準周波数信号と内部で発生するフィードバ
ック信号との位相差に相当する制御電圧を発生し、前記
制御電圧に応じて第１オシレータ信号を発生し、スイッ
チング制御信号に応じて前記第１オシレーション信号の
基本遅延時間の整数倍の遅延時間だけ遅延した第２オシ
レーション信号を発生するクロックゼネレータブロック
と、 変調周波数データ、変調率データ、前記フィードバック
信号及び前記第２オシレーション信号を受信して前記複
数のスイッチング制御信号を出力する変調制御ブロック
とを具備することを特徴とするＥＭＩ低減ＰＬＬ。 - 【請求項７】 前記基本遅延時間は、 前記第１オシレーション信号の一周期を前記複数の制御
信号の数で割った時間であることを特徴とする請求項６
に記載のＥＭＩ低減ＰＬＬ。 - 【請求項８】 前記変調制御ブロックは、 前記フィードバック信号、前記変調周波数データ及び所
定の選択信号に応答して第１変調信号を出力する変調周
波数制御ブロックと、 前記フィードバック信号、前記変調率データ及び前記変
調周波数信号に応答して前記選択信号及び第２変調信号
を出力する変調率制御ブロックと、 前記フィードバック信号、前記第２オシレーション信号
及び前記第２変調信号に応答して前記複数のスイッチン
グ制御信号を出力する決定ブロックとを具備することを
特徴とする請求項６に記載のＥＭＩ低減ＰＬＬ。 - 【請求項９】 前記クロックゼネレータブロックは、 前記制御電圧に応じて前記第１オシレーション信号及び
前記第１オシレーション信号の一周期を前記複数のスイ
ッチング制御信号の数で割った時間だけ遅延又は先行す
る複数の変調オシレーション信号を出力するリングオシ
レータと、 前記複数の変調オシレーション信号を各々貯蔵する複数
のレジスタを具備するレジスタブロックと、 前記複数のスイッチング制御信号に応じて前記レジスタ
ブロックに格納された複数の変調オシレーション信号の
うち一つを選択してスイッチングする複数のスイッチ
と、 前記複数のスイッチのうち選択された一つのスイッチを
通じて出力される信号をバッファリングして出力する出
力バッファとを具備することを特徴とする請求項６に記
載のＥＭＩ低減ＰＬＬ。 - 【請求項１０】 基準周波数信号の位相とフィードバッ
ク信号の位相とを比較し、前記位相差に応答してその値
が変動する制御電圧を発生する位相検出及びフィルタリ
ング部と、 前記制御電圧に応答して周波数が変動する第１オシレー
ション信号、及び、前記制御電圧に応答して周波数が変
動する第１ないし第Ｍクロック信号を発生する電圧制御
発振部と、 前記第１ないし第Ｍクロック信号を受信し、第１ないし
第Ｎスイッチング制御信号に応答して前記第１ないし第
Ｍクロック信号のうち連続する２つのクロック信号の位
相差を細分化し、基本遅延時間の整数倍の周波数を有す
る第２オシレーション信号を発生する位相インターポレ
ータと、 変調周波数データ、変調率データ、変調ステップデー
タ、前記フィードバック信号及び前記第２オシレーショ
ン信号を受信して前記第１ないし第Ｎスイッチング制御
信号を出力する変調制御ブロックと、 前記第２オシレーション信号を受信して前記第１オシレ
ーション信号の周波数の増減を指示する前記フィードバ
ック信号を出力するメインディバイダとを具備すること
を特徴とするＥＭＩ低減ＰＬＬ。 - 【請求項１１】 前記基本遅延時間は、 前記第１オシレーション信号の一周期を２Ｎ−１（Ｎは
前記スイッチング制御信号の個数）で割った時間である
ことを特徴とする請求項１０に記載のＥＭＩ低減ＰＬ
Ｌ。 - 【請求項１２】 前記ＰＬＬは、 入力信号を所定の値で分周した前記基準周波数信号を出
力するプリディバイダと、 前記第１オシレーション信号を受信して所定の値で分周
した信号を出力するポストディバイダとをさらに具備す
ることを特徴とする請求項１０に記載のＥＭＩ低減ＰＬ
Ｌ。 - 【請求項１３】 前記変調制御ブロックは、 前記フィードバック信号及び前記変調周波数データに応
答して変調率の増減を選択する選択信号を出力する変調
周波数制御ブロックと、 前記フィードバック信号、前記変調率データ、前記第２
オシレーション信号、前記変調ステップデータ及び前記
選択信号に応答して前記第１ないし第Ｎスイッチング制
御信号を出力する変調率制御ブロックとを具備すること
を特徴とする請求項１０に記載のＥＭＩ低減ＰＬＬ。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-059337 | 2001-09-25 | ||
| KR20010059337 | 2001-09-25 | ||
| KR2002-043695 | 2002-07-24 | ||
| KR10-2002-0043695A KR100493024B1 (ko) | 2001-09-25 | 2002-07-24 | Ｅｍｉ 감소 ｐｌｌ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003124805A true JP2003124805A (ja) | 2003-04-25 |
| JP4074166B2 JP4074166B2 (ja) | 2008-04-09 |
Family
ID=26639360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002273147A Expired - Fee Related JP4074166B2 (ja) | 2001-09-25 | 2002-09-19 | Ｅｍｉ低減ｐｌｌ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6703902B2 (ja) |
| JP (1) | JP4074166B2 (ja) |
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