KR20110126571A

KR20110126571A - Ｐｌｌ 회로, 통신 디바이스, 및 통신 디바이스의 루프백 테스트 방법

Info

Publication number: KR20110126571A
Application number: KR1020110100877A
Authority: KR
Inventors: 가즈오 오가사와라; 마사오 나카다이라
Original assignee: 르네사스 일렉트로닉스 가부시키가이샤
Priority date: 2008-07-30
Filing date: 2011-10-04
Publication date: 2011-11-23
Also published as: KR20100013256A; KR101121401B1; US8660223B2; US20100027586A1; CN101640535B; CN103095294B; US20120287967A1; JP2010035015A; KR101164477B1; US8270553B2; CN101640535A; JP4562787B2; CN103095294A

Abstract

PLL 회로에 배치된 제어 유닛이 SSC 의 변조 프로파일에 따라 사전결정된 타이밍에서 기본 지연량의 단위 (Δ) 만큼 위상 시프트 신호 (C_PS) 에 적용된 위상 시프트량을 점진적으로 변화시키도록 위상 보간기를 제어한다. 또한, 제어 유닛은, 위상 시프트 신호 (C_PS) 의 주파수를 분주함으로써 획득된 피드백 클럭 신호 (C_FB) 의 1 주기에서의 위상 보간기로부터 출력된 위상 시프트 신호 (C_PS) 에 적용된 총 위상 시프트량과 C_FB 의 이전의 1 주기에서의 총 위상 시프트량 사이의 차이가 항상 기본 지연량 (Δ) 이하이도록, 상기 위상 시프트 신호 (C_PS) 의 주파수를 분주함으로써 획득된 피드백 클럭 신호 (C_FB) 의 1 주기에서의 위상 보간기로부터 출력된 위상 시프트 신호 (C_PS) 에 적용된 총 위상 시프트량을 제어한다.

Description

ＰＬＬ 회로, 통신 디바이스, 및 통신 디바이스의 루프백 테스트 방법{PLL CIRCUIT, COMMUNICATION DEVICE, AND LOOPBACK TEST METHOD OF COMMUNICATION DEVICE}

본 발명은 확산 스펙트럼 클럭을 생성하는 PLL (위상 고정 루프) 회로, 및 이를 사용하는 통신 디바이스에 관한 것이다.

확산 스펙트럼 클럭 (SSC) 신호는, 전자 디바이스에 의한 EMI (전자기 간섭) 의 발생을 억제하기 위해 일반적으로 이용되고 있다. 예를 들어, SSC 는 소정의 변조 주파수 및 변조도 (modulation degree) 에 따라 PLL 회로 등에 의해 생성된 클럭 신호의 주파수를 변조함으로써 생성된다. 하기의 특허 문헌 1 내지 5 는 SSC 를 생성하는 디바이스를 개시한다.

특허 문헌 1 : 일본 미심사 특허 공개 공보 제 2006-166049 호

특허 문헌 2 : 미국 특허 제 6888412 호

특허 문헌 3 : 일본 특허 제 4074166 호

특허 문헌 4 : 일본 미심사 특허 공개 공보 제 2007-6121 호

특허 문헌 5 : 일본 미심사 특허 공개 공보 제 2006-211479 호

특허 문헌 1 에 개시되어 있는 SSC 생성 디바이스는, 위상 보간기에 의해, PLL 회로 등과 같은 클럭 생성 회로에 의해 생성된 출력 클럭 신호의 위상을 전진 또는 지연함으로써 주파수-변조된 SSC 를 생성한다.

한편, 특허 문헌 2 내지 5 는 SSC 생성 기능을 포함하는 PLL 회로를 개시한다. 이들 중, 특허 문헌 2 및 3 에 개시된 PLL 회로는, 전압 제어 발진기 (VCO) 의 출력 클럭 신호를 레퍼런스 신호와의 위상 비교를 위한 위상 비교기 또는 위상 및 주파수 비교기에 공급하는 피드백 경로상에 배열된 위상 보간기를 포함한다. 위상 보간기에 의해 출력 클럭 신호의 위상을 주기적으로 전진 또는 지연함으로써 VCO 의 출력 클럭 신호를 주파수 변조하여 SSC 를 획득한다. 또한, 특허 문헌 4 에 개시된 PLL 회로는 PLL 회로의 피드백 경로상에 배열된 지연 회로에 의해 피드백 클럭 신호에 적용된 지연량을 주기적으로 변경함으로써 SSC 를 생성한다. 또한, 특허 문헌 5 에 개시된 PLL 회로는 PLL 회로의 피드백 경로상에 배열된 분주기의 분주비를 주기적으로 변경함으로써 SSC 를 생성한다.

클럭 생성 회로의 출력이 특허 문헌 1 에 개시된 방법에 의해 주파수 변조될 때, SSC 의 지터는, 위상 보간기의 위상 제어에 의해 생성되는 고주파수 지터 성분이 SSC 상에 중첩되기 때문에 커지는 경향이 있다. 한편, 특허 문헌 2 및 3 에 개시된 PLL 회로는 주파수 변조를 수행하는 컴포넌트인 위상 보간기를 피드백 경로상에 배열함으로써 VCO 의 제어 전압을 주기적으로 증가시키거나 감소시키며, 주기적으로 변동되는 제어 전압에 의해 VCO 의 출력 클럭 신호를 주파수 변조한다. 따라서, 위상 보간기의 위상 제어에 의해 생성되는 고주파수 지터 성분이 PLL 의 폐루프 주파수 특성 (저역 통과 필터 특성) 에 의해 감쇠되기 때문에, 특허 문헌 2 및 3 에 개시된 PLL 회로는 SSC 의 지터 특성을 개선시킬 수도 있다.

일반적인 PLL 회로에서, 레퍼런스 클럭 신호의 주파수를 억제하기 위해, VCO 의 출력 클럭 신호의 주파수는 분주기에 의해 분주되며, 그 후, 분주된 클럭 신호가 위상 비교기로 피드백된다. 이하, 위상 비교기로 피드백되는 분주된 이후의 출력 클럭 신호를 "피드백 클럭 신호" 라 칭한다.

현재, 본 발명의 발명자들은 아래와 같은 문제점을 발견하였다. 즉, 피드백 클럭 신호의 위상이 특허 문헌 2 및 3 에 개시된 PLL 회로에서와 같이 SSC 의 변조도를 변화시키기 위해 변화될 때, SSC 의 지터인 VCO 의 출력의 지터는, 피드백 클럭의 위상 변화량이 적절하게 제어되지 않으면 PLL 의 과도 응답으로 인해 충분하게 억제될 수 없다.

특허 문헌 2 는 (1) PLL 피드백 경로상에 위상 보간기를 삽입하고 서로 다른 위상 시프트량 만큼 VCO 의 출력 클럭 신호로부터 위상 시프트되는 n 개의 클럭 신호 (CLK0 내지 CLK(n-1)) 를 생성하며, (2) 증가하는 순서 또는 감소하는 순서에서 n 개의 클럭 신호 (CLK0 내지 CLK(n-1)) 중 하나를 선택하여 그것을 위상 비교기에 공급하는 기술을 개시한다. 그러나, 특허 문헌 2 는, 위상 시프트된 클럭 신호가 분주기를 통해 위상 비교기로 피드백되는 구성을 개시하지 않으며, 상술한 문제점을 해결하기 위한 제안이 없다.

또한, 특허 문헌 3 은, VCO 의 출력 클럭 신호의 위상이 위상 보간기에 의해 주기적으로 변화되며, 위상 시프트된 클럭 신호의 주파수를 분주함으로써 획득된 피드백 클럭 신호가 위상 비교기에 공급되는 구성을 개시한다. 그러나, 도 16 에 도시된 변조 파형 및 특허 문헌 3 의 상세한 설명으로부터 명백한 바와 같이, 특허 문헌 3 에 개시된 PLL 회로는 피드백 클럭 신호의 1 주기에서의 피드백 클럭 신호에 적용된 총 위상 시프트량을 이전의 1 주기에서의 총 위상 시프트량과 비교하여 1Δ (특허 문헌 3 에서 1 dt) 또는 2Δ 만큼 증가시키거나 감소시킨다. 이러한 위상 시프트량의 제어에서, SSC 의 지터는 PLL 의 과도 응답의 영향으로 인해 완벽하게 억제되지 못할 수도 있다. Δ 는 위상 보간기의 기본 지연량 (특허 문헌 3 에서 기본 지연 시간) 이다. 기본 지연량은 위상 보간기에 의해 생성된 n 개의 클럭 신호 사이의 최소 시간차에 대응한다. 따라서, 상세한 설명에서 사용된 "위상 시프트량" 은 시간 차원을 갖는다.

본 발명의 제 1 예시적인 양태는 확산 스펙트럼 클럭 (SSC) 을 생성하는 PLL 회로이다. PLL 회로는 위상 비교 유닛, 전압 제어 발진기 (VCO), 위상 보간기, 분주 회로, 및 제어 유닛을 포함한다. 위상 비교 유닛은 레퍼런스 클럭 신호 및 피드백 클럭 신호를 수신하며, 레퍼런스 클럭 신호와 피드백 클럭 신호 사이의 위상차에 따라 제어 전압을 생성한다. 제어 전압에 따른 발진 주파수에서 VCO 는 SSC 로서 출력 클럭 신호를 생성한다. 위상 보간기는 기본 지연량의 정수배 만큼 서로 다른 복수의 위상 시프트량으로부터 선택된 위상 시프트량 만큼 출력 클럭 신호의 위상을 시프트함으로써 획득된 위상 시프트된 신호를 생성한다. 분주 회로는 위상 시프트된 신호의 주파수를 분주함으로써 피드백 클럭 신호를 생성하여, 그 피드백 클럭 신호를 위상 비교기에 공급한다. 제어 유닛은 SSC 의 변조 프로파일에 따라 사전결정된 타이밍에서 기본 지연량의 단위 만큼 위상 시프트된 신호에 적용된 위상 시프트량을 점진적으로 변화시키도록 위상 보간기를 제어한다. 또한, 제어 유닛은 피드백 클럭 신호의 1 주기에서의 위상 시프트된 신호에 적용된 총 위상 시프트량과 피드백 클럭 신호의 이전의 1 주기에서의 총 위상 시프트량 사이의 차이가 항상 1 기본 지연량 이하이도록, 피드백 클럭 신호의 1 주기에서의 위상 시프트된 신호에 적용된 총 위상 시프트량을 제어한다.

본 발명의 제 1 예시적인 양태에 따른 PLL 회로에서, 출력 클럭 신호의 주파수를 분주함으로써 피드백 클럭 신호를 생성하는데 있어서, 피드백 클럭에서 생성된 위상 스텝 폭 (피드백 클럭의 1 주기에서의 총 위상 시프트량과 이전의 1 주기에서의 총 위상 시프트량 사이의 차이) 은 1 기본 지연량 이하이도록 억제될 수 있다. 따라서, SSC 의 지터를 억제하면서 SSC 의 변조도의 평활한 천이가 가능해진다.

본 발명에 따르면, SSC 의 지터를 억제하면서 SSC 의 변조도의 평활한 천이가 가능해진다.

도 1 은 본 발명의 제 1 예시적인 실시형태에 따른 PLL 회로의 블록도.
도 2 는 도 1 에 도시된 PLL 회로에 포함된 SSC 제어기의 구성예를 도시하는 블록도.
도 3 은 도 1 에 도시된 PLL 회로에 관한 타이밍 차트를 도시하는 도면.
도 4 는 도 1 에 도시된 PLL 회로에 의해 생성된 SSC 의 지터 분포 시뮬레이션 결과를 도시하는 그래프.
도 5 는 본 발명의 제 2 예시적인 실시형태에 따른 PLL 회로에 포함된 SSC 제어기의 구성예를 도시하는 도면.
도 6 은 본 발명의 제 2 예시적인 실시형태에 따른 PLL 회로의 타이밍 차트를 도시하는 도면.
도 7 은 본 발명의 제 3 예시적인 실시형태에 따른 통신 디바이스의 블록도.
도 8 은 도 7 에 도시된 통신 디바이스에 포함된 PLL 회로의 블록도.
도 9 는 도 7 에 도시된 PLL 회로로부터 출력된 클럭 신호의 파형도.
도 10 은 도 7 에 도시된 PLL 회로로부터 출력된 클럭 신호의 파형도.
*도면의 주요 부분에 대한 부호의 설명*
1 : PLL 회로 10 : 위상 비교 유닛
11 : 위상 비교기 12 : 차지 펌프
13 : 루프 필터 14 : VCO
15 : 위상 보간기 16 : 제 1 분주기
17 : 제 2 분주기 18, 28 : SSC 제어기
171 : 카운터 180 : 스테이지 카운터
181 : 제어 신호 생성기 280 : 프랙셔널 카운터
30 : 통신 디바이스 301 : 송신 유닛
302 : 수신 유닛

상기 및 다른 예시적인 양태들, 이점들 및 특징들은 첨부한 도면과 함께 특정한 예시적인 실시형태들의 아래의 상세한 설명으로부터 더욱 명백할 것이다.

본 발명이 적용되는 특정한 예시적인 실시형태들을 첨부한 도면을 참조하여 상세히 설명한다. 도면 전반적으로 동일한 컴포넌트는 동일한 참조 부호로 표시되며, 중복 설명은 명백함을 위해 적절하게 생략된다.

<제 1 예시적인 실시형태>

도 1 은 제 1 예시적인 실시형태에 따른 PLL 회로 (1) 의 구성을 도시하는 블록도이다. 이제, 확산 스펙트럼 출력 클럭 신호 (C_OUT) 를 생성하기 위한 PLL 회로 (1) 의 동작을 설명할 것이다. PLL 회로 (1) 는 위상 비교 유닛 (10) 에 입력된 레퍼런스 클럭 신호 (C_REF) 와 피드백 클럭 신호 (C_FB) 사이의 위상차를 피드백 경로상에 배열된 위상 보간기 (15) 에 의해 VCO (14) 의 출력 클럭 신호 (C_OUT) 의 위상을 전진 또는 지연함으로써 주기적으로 증가시키거나 감소시킨다. 위상차의 이러한 주기적 변동에 따라, 위상 비교 유닛 (10) 으로부터 VCO (14) 로 공급된 제어 전압 (Vc) 은 주기적으로 증가되거나 감소되며, 출력 클럭 신호 (C_OUT) 는 주파수 변조된다. 아래의 설명에서, 도 1 에 도시된 각 컴포넌트를 설명한다.

위상 비교 유닛 (10) 은 C_REF 및 C_FB 를 수신하며, C_REF 와 C_FB 사이의 위상차에 따라 제어 전압 (Vc) 을 생성한다. 도 1 의 구성예에서, 위상 비교 유닛 (10) 은 위상 비교기 (11), 차지 펌프 (12), 및 루프 필터 (13) 를 포함한다. 위상 비교기 (11) 는 C_REF 와 C_FB 사이의 위상차를 나타내는 위상차 신호를 생성한다. 위상 비교기 (11) 는 주파수를 풀링 (pull) 할 수 있는 위상 및 주파수 비교기일 수도 있다. 차지 펌프 (12) 는 위상차 신호에 따라 동작하며, 전하를 루프 필터 (13) 에 공급하거나 전하를 루프 필터 (13) 로부터 방출시킨다. 루프 필터 (13) 는 차지 펌프 (12) 로부터 공급된 전하 (전류) 를 적분하여 제어 전압 (Vc) 을 생성한다.

전압 제어 발진기 (VCO; 14) 는 제어 전압 (Vc) 에 따라 발진 주파수에서 발진하며, 출력 클럭 신호 (C_OUT) 를 생성한다. VCO (14) 의 출력 클럭 신호 (C_OUT) 의 주파수는, C_REF 와 C_FB 사이의 위상차의 변동에 따라 증감을 주기적으로 반복하는 제어 전압 (Vc) 이 VCO (14) 에 공급되기 때문에 변조된다.

위상 보간기 (15) 는 VCO (14) 로부터 출력되는 출력 클럭 신호 (C_OUT) 를 수신하며, 기본 지연량 (Δ) 의 정수배 만큼 서로 상이한 Nr 개의 위상 시프트량 (ΔP0 내지 ΔP0(Nr-1)) 중에서 선택된 위상 시프트량 만큼 C_OUT 의 위상을 시프트한다. 그 후, 위상 보간기 (15) 는 위상 시프트된 클럭 신호 (이하, 위상 시프트 신호라 칭함) (C_PS) 를 제 1 분주기 (16) 에 공급한다. 이제, 기본 지연량 (Δ) 은 출력 클럭 신호 (C_OUT) 의 주기 (T_OUT) 를 Nr 로 나눔으로써 획득된 값 (T_OUT/Nr) 이다. 요약하면, 기본 지연량 (Δ) 은 위상 보간기 (15) 의 위상 분해능에 대응한다.

또한, 위상 보간기 (15) 는 SSC 제어기 (18) 로부터 공급된 제어 신호 (S_UD) 에 따라 동작한다. 제어 신호 (S_UD) 는 C_OUT 에 적용되어야 할 위상 시프트량을 나타내는 신호이다. 예를 들어, 제어 신호 (S_UD) 는 그 신호값에 의해 위상 시프트량을 나타내는 디지털 신호일 수도 있다. 다른 방법으로는, 제어 신호 (S_UD) 는 펄스 신호일 수도 있다. 이러한 경우에서, 위상 시프트량은 펄스의 개수 또는 펄스 폭으로 표현될 수도 있다.

제어 신호 (S_UD) 가 위상이 전진된다는 것을 나타내는 UP 신호일 때, 위상 보간기 (15) 는 위상 시프트 신호 (C_PS) 의 위상을 전진시킨다. 위상 시프트 신호 (C_PS) 의 위상이 전진될 때, 피드백 클럭 신호 (C_FB) 의 위상이 또한 전진된다. 따라서, 위상 비교 유닛 (10) 은, VCO (14) 의 발진 주파수가 레퍼런스 클럭 신호 (C_REF) (이하, 레퍼런스 클럭 주파수 (F_REF) 라 칭함) 보다 높다는 것을 판정하여, 제어 전압 (Vc) 을 감소시킨다. 이와 같이, VCO (14) 의 발진 주파수를 감소시키며, 하향-확산 (down-spread) SSC 가 생성된다. 한편, 제어 신호 (S_UD) 가, 위상이 지연된다는 것을 나타내는 DOWN 신호일 때, 위상 보간기 (15) 는 위상 시프트 신호 (C_PS) 의 위상을 지연시킨다. 위상 시프트 신호 (C_PS) 의 위상이 지연될 때, 피드백 클럭 신호 (C_FB) 의 위상이 또한 지연된다. 따라서, 위상 비교 유닛 (10) 은, VCO (14) 의 발진 주파수가 레퍼런스 클럭 주파수 (F_REF) 보다 낮다는 것을 판정하여, 제어 전압 (Vc) 을 증가시킨다. 이와 같이, VCO (14) 의 발진 주파수를 증가시키며, 상향-확산 (up-spread) SSC 가 생성된다.

위상 보간기 (15) 의 특정한 구성은 임의의 공지된 것일 수도 있다. 예를 들어, 특허 문헌 1 의 도 10 또는 도 11 에 개시된 구성이 위상 보간기 (15) 에 적용될 수도 있다. 또한, 특허 문헌 2 및 특허 문헌 3 에 개시되어 있는 바와 같이, VCO (14) 는 서로 상이한 위상을 갖는 Nr 개의 클럭 신호 (C0 내지 C(Nr-1)) 를 생성하기 위해 링 발진기로서 형성될 수도 있다. 이러한 경우에서, 위상 보간기 (15) 는 제어 신호 (S_UD) 에 따라 VCO (14) 에 의해 생성된 Nr 개의 클럭 신호 (C0 내지 C(Nr-1)) 중에서 하나의 클럭 신호를 선택할 수도 있다.

제 1 분주기 (16) 및 제 2 분주기 (17) 는 피드백 클럭 신호 (C_FB) 를 생성하기 위해 위상 시프트 신호 (C_PS) 의 주파수를 분주한다. 더욱 구체적으로는, 제 1 분주기 (16) 는 제어 클럭 신호 (C_CNT) 를 생성하기 위해 위상 시프트 신호 (C_PS) 의 주파수를 분주한다. 제 2 분주기 (17) 는 피드백 클럭 신호 (C_FB) 를 생성하기 위해 제어 클럭 신호 (C_CNT) 의 주파수를 더 분주한다. 따라서, 제 1 분주기 (16) 의 분주수가 "m" 이고 제 2 분주기 (17) 의 분주수가 n 일 때, 피드백 클럭 신호 (C_FB) 의 주기는 위상 시프트 신호 (C_PS) 의 주기 보다 "m×n" 배 길다.

SSC 제어기 (18) 는 위상 보간기 (15) 에 의한 위상 시프트 동작을 제어하기 위해 소정의 SSC 변조 프로파일에 따라 제어 신호 (S_UD) 를 생성한다. SSC 변조 프로파일은 예를 들어, 변조 주파수 (F_SSC) 및 최대 변조도 (D_SSC) 를 포함하며, 출력 클럭 신호 (C_OUT) 의 파형 및 스펙트럼을 정의한다. 제어 신호 (S_UD) 에 의한 UP/DOWN 의 표시 주파수는 분주기 (16 및 17) 의 분주수 m×n 에 따라 결정된다. 이것은, 후술하는 바와 같이, SSC 제어기 (18) 에 의한 UP/DOWN 의 표시가 피드백 클럭 신호 (C_FB) 의 주기 (T_FB) 에 기초하여 결정되기 때문이다. 주기 (T_FB) 는 분주수 m×n 에 의해 정의된다.

SSC 제어기 (18) 는, 피드백 클럭 신호 (C_FB) 의 1 주기 (T_FB) 에서의 위상 시프트 신호 (C_PS) 에 적용된 총 위상 시프트량과 이전의 1 주기의 총 위상 시프트량 사이의 차이는 항상 기본 지연량 (Δ) 이하이도록, 상기 피드백 클럭 신호 (C_FB) 의 1 주기 (T_FB) 에서의 위상 시프트 신호 (C_PS) 에 적용된 총 위상 시프트량을 제어한다. 더욱 구체적으로, 1 주기 (T_FB(j)) 에서의 위상 시프트 신호 (C_PS) 에 적용된 총 위상 시프트량이 11 기본 지연량 (11Δ) 과 동일할 때, 다음의 1 주기 (T_FB(j+1)) 에서의 위상 시프트 신호 (C_PS) 에 적용된 총 위상 시프트량은 12 또는 10 지연량 (12Δ 또는 10Δ) 과 동일하게 된다.

아래의 설명에서, SSC 제어기 (18) 의 구성예를 설명할 것이다. 도 2 는 SSC 제어기 (18) 의 구성예를 도시한다. 도 2 에서, 스테이지 카운터 (180) 는 제어 클럭 신호 (C_CNT) 의 펄스의 개수를 카운트하며, 현재의 스테이지 번호 (SC(k)) 를 출력하는 카운터이다. 스테이지 카운터 (180) 는 제어 클럭 신호 (C_CNT) 의 펄스의 개수가 소정의 개수에 도달할 때 스테이지 번호 (SC(k)) 를 1 만큼 증가시키거나 감소시킨다.

여기서, 스테이지는 1 변조도가 출력 클럭 신호 (C_OUT) 에 대해 적용되는 주기를 의미하며, 출력 클럭 신호 (C_OUT) 의 변조도는 각 스테이지에 대해 변경된다. 다시 말해, 출력 클럭 신호 (C_OUT) 의 변조 주파수 (F_SSC) 는 1 스테이지의 지속 시간 및 스테이지의 총 개수에 따라 정의된다. 예를 들어, 1 스테이지의 지속 시간이 피드백 클럭 신호 (C_FB) (이하, 피드백 클럭 주기 (T_FB) 라 칭함) 의 주기 보다 30 배 길고, 제 2 분주기 (17) 의 분주수 (n) 가 10 일 때, 스테이지 카운터 (180) 는 제어 클럭 신호 (C_CNT) 가 300개 펄스에 대해 카운트될 때 마다 스테이지 번호 (SC(k)) 를 1 만큼 증가시키거나 감소시킬 수도 있다.

제어 신호 생성기 (181) 는 스테이지 카운터 (180) 로부터 스테이지 번호 (SC(k)) 를 수신하며, 스테이지 번호 (SC(k)) 에 따라 위상 시프트량을 나타내는 제어 신호 (S_UD) 를 출력한다. 상기 예와 유사하게, 제 2 분주기 (17) 의 분주수 (n) 가 10 인 경우를 고려하면, 피드백 클럭 주기 (T_FB) 는 제어 클럭 신호 (C_CNT) 의 주기 (T_CNT) 보다 10 배 길다. 따라서, 이러한 경우에서, 제어 신호 생성기 (181) 는 제어 클럭 신호 (C_CNT) 의 각 10개 펄스에 대한 스테이지 번호 (SC(k)) 에 따라 위상 시프트량을 나타내는 제어 신호 (S_UD) 를 출력할 수도 있다.

예로서, 분주기는 일반적으로 카운터를 사용하여 형성될 수도 있다. 카운터를 사용하는 분주기는, 그 카운터에 의해 입력 클럭 신호의 펄스의 개수를 카운트하여, 카운터값이 분주수에 따라 소정의 수에 도달할 때 그 카운터값을 리셋하고 펄스 신호를 출력한다. 따라서, 제 2 분주기 (17) 에 포함된 카운터 (171) 의 카운터값은 SSC 제어기 (18) 에 공급될 수도 있다. 이와 같이, SSC 제어기 (18) 의 회로의 사이즈가 감소될 수도 있다. 그러나, 이러한 회로 구성은, 제 2 분주기 (17) 에 포함된 카운터 (171) 와 SSC 제어기 (18) 의 리셋 주기가 서로 동기화될 때에만 이용가능하다.

또한, SSC 제어기 (18) 가 고주파수 클럭을 처리할 수 있는 경우에, 제 1 분주기 (16) 가 생략되고, 위상 시프트 신호 (C_PS) 에 의해 SSC 제어기 (18) 를 동작시킬 수도 있다.

이제, PLL 회로 (1) 의 동작을 도 3 의 타이밍 차트를 참조하여 설명한다. 도 3 에 관한 설명에서, 아래의 값들이 각 파라미터의 특정 예로서 사용된다.

ㆍ레퍼런스 클럭 주파수 (F_REF) : 30 MHz

ㆍ레퍼런스 클럭 주기 (T_REF) : 33.33 ns

ㆍ출력 클럭의 레퍼런스 주파수 (F_OUT0) : 1.5 GHz

ㆍSSC 변조 주파수 (F_SSC) : 32.15 kHz

ㆍSSC 변조 주기 (T_SSC) : 32 ㎲

ㆍSSC 최대 변조도 (D_SSC) : -5000 ppm

ㆍ1 스테이지 주기 : 1 ㎲ = 30×T_REF

ㆍ위상 보간기 (15) 의 분해능 (Nr) : 64

ㆍ제 1 분주기 (16) 의 분주수 (m) : 5

ㆍ제 2 분주기 (17) 의 분주수 (n) : 10

도 3 에 도시된 파형 (A) 은 출력 클럭 신호 (C_OUT) 의 주파수인 출력 클럭 주파수 (F_OUT) 를 도시한다. 도 3 에서의 부분 (B) 는 스테이지 주기에 따른 마이크로초 단위의 시간을 나타낸다. 1 스테이지 주기인 1 마이크로초는 피드백 클럭 주기 (T_FB) 보다 30 배 크다. 다시 말해, 1 스테이지 주기는 피드백 클럭 신호 (C_FB) 의 30 개 펄스를 포함한다.

도 3 의 (A) 내지 (G) 의 예에서, 변조도가 최대인 제 16 스테이지에서의 위상 시프트량은 기본 지연량 (Δ) 보다 16 배 (16Δ) 크다. 이러한 스테이지에서, 위상 시프트 신호 (C_PS) 의 위상은 피드백 클럭 주기 (T_FB) 마다, 또는 위상 시프트 신호 (C_PS) 의 50개 펄스 마다에 대해 16/Nr 만큼 전진된다. 따라서, 제 16 스테이지에서의 변조도는 아래의 식 (1) 에 나타내는 바와 같이, -5000 ppm 이다. 도 3 에서의 부분 (C) 는 제어 신호 (S_UD) 에 의해 지정된 각 스테이지에 대한 위상 시프트량 (UP/down 의 개수) 을 나타낸다.

제 1 예시적인 실시형태에서, 출력 클럭 신호 (C_OUT) 의 변조도가 변경될 때, SSC 제어기 (18) 는 피드백 클럭 신호 (C_FB) 에서 생성된 위상 스텝 폭의 최대값을 1 기본 지연량 (Δ) 으로 억제한다. 더욱 구체적으로는, SSC 제어기 (18) 는 제어 클럭 신호 (C_CNT) 의 10-펄스 주기내의 위상 시프트 신호 (C_PS) 에 적용된 총 위상 시프트량과 이전의 10-펄스 주기내의 위상 시프트 신호 (C_PS) 에 적용된 총 위상 시프트량 사이의 차이를 1Δ 또는 0 이 되도록 제어한다. 제어 클럭 신호 (C_CNT) 의 10-펄스 주기는 피드백 클럭 신호 (C_FB) 의 1 펄스 주기 (1 주기 T_FB) 에 대응한다.

또한, 도 3 에서의 부분 (D) 및 (E) 는 제 10 내지 제 12 스테이지 주위의 제어 신호 (S_UD) (도 3 에서의 부분 (C)) 의 확대도를 도시한다. 도 3 에서의 부분 (F) 및 (G) 는 스테이지 변화가 발생될 때 C_REF 와 C_FB 사이의 위상차를 도시한다. 요약하면, 도 3 에서의 부분 (D) 내지 (G) 에 도시된 바와 같이, 인접한 스테이지들 사이의 피드백 클럭 신호 (C_FB) 의 위상 시프트량의 차이는 Δ 이하이다. 인접한 스테이지들 사이의 피드백 클럭 신호 (C_FB) 의 위상차는

라디안이다.

상술한 바와 같이, PLL 회로 (1) 에 따르면, 피드백 클럭 신호 (C_FB) 가 출력 클럭 신호 (C_OUT) 의 주파수를 분주함으로써 생성될 때, 출력 클럭 신호 (C_OUT) 의 변조도를 변경하기 위해 피드백 클럭 신호 (C_FB) 에서 생성된 위상 스텝 폭의 최대값은 기본 지연량 (Δ) 으로 억제될 수 있다. 따라서, SSC 와 같은 출력 클럭 신호 (C_OUT) 의 지터가 억제될 수 있으며, 변조도의 평활한 천이가 가능해진다.

도 4 는 PLL 회로 (1) 의 출력 클럭 신호 (C_OUT) 의 지터 분포 시뮬레이션의 결과를 나타내는 그래프이다. 시뮬레이션 조건은 아래와 같다.

ㆍ레퍼런스 클럭 주파수 (F_REF) : 30 MHz

ㆍ분주기 (16 및 17) 의 총 분주수 (m×n) : 50

ㆍ출력 클럭의 레퍼런스 주파수 (F_OUT0) : 1.5 GHz

ㆍ위상 보간기 (15) 의 분해능 (Nr) : 64

ㆍSSC 변조 주파수 (F_SSC) : 32.15 kHz

ㆍSSC 최대 변조도 (D_SSC) : -2500 ppm

도 4 에 도시된 그래프는 SSC 의 1 주기에 포함된 지터 성분의 계산 결과이며, SSC 변조 주파수의 저주파수 성분을 제거하기 위한 고역 통과 필터 (2MHz 에서 -3 dB (-3 dB@2 MHz), -40 dB/dec) 프로세싱을 수행한 이후의 값을 지터 분포로서 도시한다. 피트 대 피크 (peak-to-peak) 지터가 약 13.8 ps 이다는 것이 결과이다. 이러한 값은 위상 보간기 (15) 의 위상 분해능 (약 10.4 ps) 에 근접한다.

<제 2 예시적인 실시형태>

제 2 예시적인 실시형태에서, 상술한 SSC 제어기 (18) 에 의한 위상 시프트 제어의 개선에 대한 설명이 이루어진다. 제 2 예시적인 실시형태에 따른 PLL 회로의 구성은 도 1 에 도시된 PLL 회로 (1) 의 구성과 유사할 수도 있다. 따라서, 제 2 예시적인 실시형태에 따른 PLL 회로의 전체 블록도의 서술 및 설명은 생략한다. 아래의 설명에서, 제 2 예시적인 실시형태에 따른 PLL 회로에 포함된 SSC 제어기 (28) 의 동작 및 구성예를 설명한다.

도 5 는 SSC 제어기 (28) 의 구성예를 도시하는 블록도이다. 도 5 에 도시된 스테이지 카운터 (180) 및 제어 신호 생성기 (181) 는 도 2 에 도시된 바와 유사하다. 스테이지 카운터 (180) 와 제어 신호 생성기 (181) 사이에 프랙셔널 카운터 (fractional counter; 280) 가 배열된다. 이 프랙셔널 카운터 (280) 는 스테이지 카운터 (180) 로부터 공급된 스테이지 번호 (SC(k)) 에 따라 프랙셔널 스테이지 번호 (SCF(k)) 를 생성한다. 제어 신호 생성기 (181) 는 SCF (k) 에 의해 지정된 스테이지 번호에 따라 위상 시프트량을 나타내는 제어 신호 (S_UD) 를 출력한다.

프랙셔널 카운터 (280) 는 SCF(k) 의 값을 SC(k-1), SC(k), 및 SC(k+1) 중에서 일정하게 (regularly) 변화시킨다. SCF(k) 의 변형예를 도 6 의 타이밍 차트를 사용하여 설명한다. 도 6 의 예에서, 1 스테이지는 레퍼런스 클럭 주기 (T_REF) 의 32개 주기에 대응한다. 제 1 예시적인 실시형태에서 설명한 바와 같이, 스테이지는 1 변조도가 출력 클럭 신호 (C_OUT) 에 적용되는 주기를 의미한다. 도 6 의 예에서, 1 스테이지는 4개의 서브-스테이지 (도 6 에서 부분 (C)) 로 더 분할된다. 각 서브-스테이지는 레퍼런스 클럭 주기 (T_REF) 의 8개 주기에 대응한다. 또한, 서브-스테이지는 인접 스테이지와의 경계에서 스테이지에 걸쳐 설정된다.

프랙셔널 카운터 (280) 는 각 서브-스테이지에 대한 SCF(k) 의 결정 알고리즘을 변경시킨다. 예를 들어, 제 4 스테이지 (미도시) 와 제 5 스테이지에 걸쳐 설정된 서브-스테이지 (P1) 에서, SCF(5) 는 제 4 스테이지를 나타내는 값 (SC(4)) 과 제 5 스테이지를 나타내는 값 (SC(5)) 을 1:1 의 비율로 교대로 포함한다. 다음의 서브-스테이지 (P2) 에서, SCF(5) 에 포함된 SC(4) 대 SC(5) 의 비율은 1:3 이다. 서브-스테이지 (P3) 에서, SCF(5) 는 제 5 스테이지를 나타내는 값 (SC(5)) 만을 오직 포함한다. 또한, 서브-스테이지 (P4) 에서, SCF(5) 에 포함된 SC(5) 대 SC(6) 의 비율은 3:1 이다. 제 5 스테이지와 제 6 스테이지에 걸쳐 설정된 서브-스테이지 (P5) 에서, SCF(5) 는 제 5 스테이지를 나타내는 값 (SC(5)) 과 제 6 스테이지를 나타내는 값 (SC(6)) 을 1:1 의 비율로 교대로 포함한다.

상술한 바와 같이, SSC 제어기 (28) 는 제 k 스테이지로부터 제 k+1 스테이지까지 스위치 포인트 주위에서 SC(k) 와 SC(k+1) 사이에서 제어 신호 생성기 (181) 에 공급된 스테이지 번호를 일정하게 변화시킨다. 따라서, 위상 시프트 신호 (C_PS) 에 적용된 위상 시프트량은 일정하게 변화되는 스테이지 번호에 따라 변화된다. 이러한 제어에 따르면, 일정하게 변화되는 위상 시프트량의 평균값이 SSC 의 클럭 주파수에 반영되어, SSC 의 변조도의 평활한 천이가 더욱 가능해진다. 예를 들어, 도 6 에서, 서브-스테이지들 사이의 위상 스텝 폭은 일시적으로 Δ/4 이다.

<제 3 예시적인 실시형태>

도 7 은 제 3 예시적인 실시형태에 따른 통신 디바이스 (30) 의 구성을 도시한다. 도 7 에서, PLL 회로 (3) 는 상술한 제 1 예시적인 실시형태의 PLL 회로 (1) 와 유사한 구성을 갖는다. 그러나, 도 8 에 도시한 바와 같이, PLL 회로 (3) 는 위상 보간기 (15) 에 의해 생성된 위상 시프트 신호 (C_PS) 를 송신 유닛 (301) 에 공급하기 위한 라인 및 단자를 포함한다.

송신 유닛 (301) 은 예를 들어, SATA (직렬 ATA) 등과 같은 데이터 신호를 송신한다. 송신 유닛 (301) 은 PLL 회로 (3) 로부터 공급된 C_OUT 및 C_PS 를 수신할 수 있도록 배열되며, 선택적으로 공급된 2개의 클럭 신호 중 어느 하나에 의해 동작된다. 송신 유닛 (301) 에 공급된 동작 클럭 신호의 스위칭이, 예를 들어, 통신 디바이스 (30) 외부로부터 동작가능한 스위치, 점퍼 핀 (jumper pin) 등에 의해 가능해질 수도 있다. 또한, 송신 유닛 (301) 에 공급된 동작 클럭 신호의 스위칭은 통신 디바이스 (30) 의 외부로부터 입력된 모드 스위치 신호에 따라 수행될 수도 있다. 한편, 수신 유닛 (302) 은 예를 들어, SATA 등과 같은 데이터 신호를 수신한다. 수신 유닛 (302) 은 PLL 회로 (3) 로부터 공급된 C_OUT 에 의해 동작한다. 차동 신호를 송신 및 수신하도록 구성된 송신 유닛 (301) 과 수신 유닛 (302) 이 도 7 에 도시된다. 그러나, 송신 유닛 (301) 과 수신 유닛 (302) 은 단일 종단 (single end) 신호를 송신하고 수신할 수도 있다.

도 9 및 10 은 회로 시뮬레이터에 의해 획득된 C_OUT 및 C_PS 의 파형도를 도시한다. 도 10 은 도 9 의 21 마이크로초 주위의 부분을 확대함으로써 획득된 파형도이다. 도 9 및 10 으로부터 명백한 바와 같이, C_OUT 의 주파수가 소정의 변조 주기에서 변조되지만, C_PS 의 주파수는 변조되지 않으며, C_PS 의 평균 주파수는 기본적으로 C_OUT 의 레퍼런스 주파수 (F_OUT0; 1.5 GHz) 에 있다. 이것은, 네거티브 방향에서의 출력 클럭 신호 (C_OUT) 의 변조도가 커질 때, 위상 보간기 (15) 가 C_OUT 의 위상을 매우 전진시켜 위상 시프트 신호 (C_PS) 를 생성하기 때문이다. 다시 말해, 위상 보간기 (15) 에 의한 위상 시프팅은 출력 클럭 신호 (C_OUT) 의 주파수 변동을 소거하도록 동작한다.

위상 시프트 신호 (C_PS) 로 송신 유닛 (301) 을 동작시키기 위한 동작 모드가 통신 디바이스 (30) 의 루프백 테스트를 수행하는데 효과적이다. 통신 디바이스 (30) 는 동시에 생성되는 확산 스펙트럼 클럭 신호 (C_OUT) 및 비-확산 스펙트럼 클럭 신호 (C_PS) 를 사용하여 루프백 테스트를 수행한다.

루프백 테스트는 비-확산 스펙트럼 클럭 신호 (C_PS) 를 송신 유닛 (301) 에 공급함으로써 수행된다. 한편, 수신 유닛 (302) 은 확산 스펙트럼 클럭 신호 (C_OUT) 에 의해 동작된다. 그 후, 송신 유닛 (301) 의 출력 신호는 수신 유닛 (302) 에 의해 수신되도록 루프백된다.

송신 유닛 (301) 및 수신 유닛 (302) 모두가 루프백 테스트를 실행하는데 있어서 확산 스펙트럼 신호 (C_OUT) 로 동작되면, 송신 유닛 (301) 및 수신 유닛 (302) 의 동작 클럭이 동일한 주파수를 갖는 동기 시스템의 평가만이 오직 가능해질 수 있다. 한편, 통신 디바이스 (30) 는 비-확산 스펙트럼 클럭 신호 (C_PS) 로 송신 유닛 (301) 을 동작시킬 수 있다. 따라서, 수신 유닛 (302) 의 동작 클럭이 송신 유닛 (301) 의 동작 클럭과 동기되지 않은 비동기 시스템에서의 수신 유닛 (302) 의 평가가 쉽게 수행될 수 있다.

위상 시프트 신호 (C_PS) 자체를 공급하는 대신에, 저역 통과 필터 등에 의한 파 정형에 영향을 받은 신호가 송신 유닛 (302) 에 공급될 수도 있다.

또한, 확산 스펙트럼 출력 클럭 신호 (C_OUT) 또는 위상 보간기 (15) 로부터 출력된 위상 시프트 신호 (C_PS) 를 송신 유닛 (301) 에 선택적으로 공급하는 구성인, 제 3 예시적인 실시형태에 도시된 통신 디바이스 (30) 에서 신규하게 이용되는 구성이 특허 문헌 2 및 3 에 개시된 PLL 회로를 포함하는 PLL 피드백 경로에 배열된 위상 보간기를 갖는 PLL 회로를 포함하는 통신 디바이스에 널리 적용될 수도 있다. 다시 말해, 통신 디바이스 (30) 에 신규하게 이용되는 구성은 본 발명의 제 1 및 제 2 실시형태에 기재된 위상 시프트량을 제어하지 않는 PLL 회로를 포함하는 통신 디바이스에 적용될 수도 있다.

여러 예시적인 실시형태들과 관련하여 본 발명을 설명하였지만, 당업자는 본 발명이 첨부한 청구범위의 사상 및 범주내에서 다양한 변형으로 실시될 수 있으며, 본 발명이 상술한 예들에 제한되지 않는다는 것을 인식할 것이다.

또한, 청구범위의 범주는 상술한 예시적인 실시형태들에 의해 제한되지 않는다.

또한, 출원의 속행 동안 추후 보정되더라도, 모든 청구범위의 엘리먼트의 등가물을 포함하는 것이 출원인이 의도하는 바이다.

Claims

(a) 레퍼런스 클럭 신호와 피드백 클럭 신호를 수신하며, 상기 레퍼런스 클럭 신호와 상기 피드백 클럭 신호 사이의 위상차에 따라 제어 전압을 생성하는 위상 비교 유닛;
(b) 상기 제어 전압에 따라 발진 주파수에서 발진하며, 스펙트럼 변조된 출력 클럭 신호를 생성하는 전압 제어된 발진기;
(c) 상기 출력 클럭 신호를 수신하며, 상기 출력 클럭 신호의 위상을 시프트함으로써 획득된 위상 시프트된 신호를 생성하는 위상 보간기;
(d) 상기 위상 시프트된 신호 또는 상기 위상 시프트된 신호의 주파수를 분주함으로써 획득된 신호를 상기 피드백 클럭 신호로서 상기 위상 비교 유닛에 공급하는 피드백 경로; 및
(e) 확산 스펙트럼 클럭 (SSC) 의 변조 프로파일에 따라 사전결정된 타이밍들에서 위상 시프트량을 변화시키기 위해 상기 위상 보간기를 제어함으로써 상기 출력 클럭 신호의 변조도를 주기적으로 변화시키는 제어 유닛을 포함하는 위상 고정 루프 (PLL) 회로;
상기 출력 클럭 신호의 공급을 수신할시에 동작하는 신호 수신 유닛; 및
상기 위상 시프트된 신호의 파형을 정형함으로써 획득되는 정형된 클럭 신호 또는 상기 출력 클럭 신호 및 상기 위상 시프트된 신호 모두를 수신할 수 있으며, 선택적으로 공급되는 상기 출력 클럭 신호, 또는 상기 위상 시프트된 신호 또는 상기 정형된 클럭 신호에 의해 동작되는 신호 송신 유닛을 포함하는, 통신 디바이스.
제 1 항에 기재된 통신 디바이스의 루프백 테스트 방법으로서,
위상 시프트된 신호 또는 정형된 클럭 신호에 의해 신호 송신 유닛을 동작시키며, 상기 신호 송신 유닛으로부터 정보 신호를 송신하는 단계; 및
상기 정보 신호를 루프백하여 상기 정보 신호를 신호 수신 유닛에 입력하는 단계를 포함하는, 통신 디바이스의 루프백 테스트 방법.