JP2006211479A - 半導体集積回路 - Google Patents
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Abstract
【解決手段】 電圧制御発振器(116)を有し基準となる信号と出力発振信号を分周したフィードバック信号の位相を比較して前記電圧制御発振器の発振周波数を制御するPLL回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路(110)を内蔵した半導体集積回路において、基準となる信号を分周する分周回路(112)またはフィードバックのため出力発振信号を分周する分周回路(117)のいずれか一方の分周回路をカウンタ回路(121)で構成して、該カウンタ回路をSSCの変調周期を変更するようにカウント動作させるとともに、該カウンタ回路の出力に基づいてSSCのスプレッド幅を変更させるようにフィードバック経路上の分周回路の分周比を変化させる論理回路(124)を設けるようにした。
【選択図】 図1
Description
本発明の他の目的は、製造ばらつきが小さく比較的小規模な回路でスペクトラム拡散効果を持たせることができるSSCG方式のクロック生成回路およびそれを内蔵した半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
すなわち、電圧制御発振器(VCO)を有し基準となる信号と出力発振信号を分周したフィードバック信号の位相を比較して前記電圧制御発振器の発振周波数を制御するPLL回路を備え、出力発振信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路において、フィードバックパス上に設けられた出力発振信号を分周する分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力に応じて出力値が変化する論理回路とを設け、上記カウンタ回路をSSCの変調周期を変更するようにカウント動作させるとともに、該カウンタ回路の出力に基づいてSSCのスプレッド幅を変更させるようにフィードバック経路上の分周回路の分周比を変化させる論理回路を構成するようにしたものである。
すなわち、本願発明に従うと、EMIノイズの発生が少なく周辺回路や電子部品の誤動作を減少させることができるクロック生成回路およびそれを内蔵した半導体集積回路を実現することができる。
まず変調周期TAの期間における変調制御を説明する。変動量ΔNが出力される期間及び変調量-ΔNが出力される期間の2つの期間がある。図2(A)及び(B)示されるように、変動量ΔNが出力される期間においては、まずカウントアップするに従って変動量ΔNが出力される間隔が短くなる。これによりクロックφ0の周波数がf0+Δfに向かって増えるよう変調される。次にカウンタ回路121Aが所定の値になったらカウントダウンするよう制御される。今度はカウントダウンするに従って変動量ΔNが出力される間隔が長くなる。これによりクロックφ0の周波数がf0に向かって減るよう変調される。そしてカウンタ回路121Aが0となったら、変動量−ΔNが出力される期間となる。変動量−ΔNが出力される期間においては、まずカウントアップするに従って変動量−ΔNが出力される間隔が短くなる。これによりクロックφ0の周波数がf0−Δfに向かって減るよう変調される。次にカウンタ回路121Aが所定の値になったらカウントダウンするよう制御される。今度はカウントダウンするに従って変動量-ΔNが出力される間隔が長くなる。これによりクロックφ0の周波数がf0に向かって増えるよう変調される。そしてカウンタ回路121Aが0となったら、カウント終了信号CE1が出力されて、変調周期TBの期間における変調制御に切り替えられる。
図12(A)のモジュールにおいては、クロック生成用IC100は、裏面にそれぞれ一部が露出するようにモールドされた導電材料からなるリード端子301〜304を縁部に有するセラミックのような絶縁基板300上に、水晶振動子101とともに搭載されている。リード端子301〜304のうち2つは電源電圧Vccと接地電位GNDが印加される電源端子、1つは生成されたクロックφ0の出力端子、残りの1つは分周回路112の分周比Mを切り替える制御信号あるいは分周比の変動量付与回路122が複数の変化量ΔN1,−ΔN1,ΔN2,−ΔN2を有する場合にそれらを切り替える制御信号等、制御信号を入力するための端子である。クロック生成用IC100の端子P1,P2は水晶振動子101の端子P11,P12に、また出力端子P3および制御端子P4は絶縁基板300のリード端子301,302に、電源端子P5,P6は絶縁基板300のリード端子303,304にそれぞれボンディングワイヤ311〜316によって接続されている。
110 クロック生成回路
111 発振回路
112 固定分周回路
113 位相比較回路
114 チャージポンプ
115 ループフィルタ
116 電圧制御発振回路(VCO)
117 フィードバック用分周回路
118 バッファ
121 変調周期カウンタ
122 変調量付与回路
123 加算回路
124 論理回路(デコーダ,ROM)
125 切替えスイッチ
126 セレクタ
Claims (11)
- 所定の回路に供給する為のクロック信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって、
上記クロック生成回路は、基準となる信号を生成する第一発振回路と、該第一発振回路の出力発振信号を分周する第一分周回路と、発振周波数が可変な第二発振回路と、該第二発振回路の出力発振信号を分周する第二分周回路と、該第二分周回路で分周されたフィードバック信号の位相と上記第一分周回路の出力信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記第二発振回路の発振周波数を制御するPLL回路を備え、
上記第一分周回路または第二分周回路を分周比可変な分周回路により構成するとともに、
上記第一分周回路または第二分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力を入力とし該入力に応じて上記第一分周回路または第二分周回路の分周比を変更するタイミングを与える論理回路とを設け、
上記カウンタ回路の計数値もしくは上記論理回路の入力に対する出力値を変化させて変調周期またはスプレッド幅を変更させることでスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成されていることを特徴とする半導体集積回路。 - 上記カウンタ回路は互いに計数値の異なる複数のカウンタにより構成され、該複数のカウンタが切替え使用されることにより上記クロック信号の発振周波数の変調周期を変化させるように構成されていることを特徴とする請求項1に記載の半導体集積回路。
- 上記論理回路は互いに同一入力に対する出力値の異なる複数の論理回路により構成され、該複数の論理回路が切替え使用されることにより上記クロック信号の発振周波数の変調度を変化させるように構成されていることを特徴とする請求項1に記載の半導体集積回路。
- 所定の回路に供給する為のクロック信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって、
上記クロック生成回路は、基準となる信号を分周する第一分周回路と、発振周波数が可変な第一発振回路と、該第一発振回路の出力発振信号を分周する分周比可変な第二分周回路と、該第二分周回路で分周されたフィードバック信号の位相と上記第一分周回路の出力信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記第一発振回路の発振周波数を制御するPLL回路を備え、
上記第二分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力を入力とし該入力に応じて上記第二分周回路の分周比を変更するタイミングを与える論理回路とを設け、
上記カウンタ回路の計数値および上記論理回路の入力に対する出力値を変化させて変調周期およびスプレッド幅を変更させることでスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成されていることを特徴とする半導体集積回路。 - 上記カウンタ回路は互いに計数値の異なる複数のカウンタにより構成され、上記論理回路は互いに同一入力に対する出力値の異なる複数のデコーダ回路により構成され、上記複数のカウンタおよび上記複数のデコーダ回路が切替え使用されることによりスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成されていることを特徴とする請求項4に記載の半導体集積回路。
- 上記論理回路は、上記カウンタ回路の出力をデコードして複数の出力値を出力するデコーダ回路と、所定の分周比変化量を出力する変化量付与回路と、上記デコーダ回路の出力タイミングで分周比の初期値に上記変化量付与回路から出力される分周比変化量を加算して上記第二分周回路に与える加算回路とからなることを特徴とする請求項4に記載の半導体集積回路。
- 上記論理回路は、上記カウンタ回路の出力に応じた値を出力する記憶回路と、所定の分周比変化量を出力する変化量付与回路と、上記記憶回路の出力値に応じたタイミングで分周比の初期値に上記変化量付与回路から出力される分周比変化量を加算して上記第二分周回路に与える加算回路とからなることを特徴とする請求項4に記載の半導体集積回路。
- 固有振動数を有する振動子が接続可能な外部端子と、該外部端子に接続された上記振動子の固有振動数に応じた周波数で変化する発振信号を出力する発振回路とを備え、該発振回路により上記基準となる信号が生成されるようにされていることを特徴とする請求項4〜7のいずれかに記載のOS半導体集積回路。
- 所定の回路に供給する為のクロック信号の周波数を所定の周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路と、固有振動数を有する振動子とが1つの絶縁基板に実装されている電子デバイスであって、
上記クロック生成回路は、基準となる信号を分周する第一分周回路と、発振周波数が可変な第一発振回路と、該第一発振回路の出力発振信号を分周する分周比可変な第二分周回路と、該第二分周回路で分周されたフィードバック信号の位相と上記第一分周回路の出力信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記第一発振回路の発振周波数を制御するPLL回路を備え、
上記半導体集積回路は、上記第二分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力を入力とし該入力に応じて上記第二分周回路の分周比を変更するタイミングを与える論理回路とを設け、
上記半導体集積回路は、上記カウンタ回路の計数値および上記論理回路の入力に対する出力値を変化させて変調周期およびスプレッド幅を変更させることでスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成されており、
上記半導体集積回路は、上記振動子が接続可能な外部端子と、該外部端子に接続された上記振動子の上記固有振動数に応じた周波数で変化する第二発振信号を出力する発振回路とを備え、該第二発振回路により上記基準となる信号が生成されるようにされていることを特徴とする電子デバイス。 - 所定の回路に供給する為の第一クロック信号の発振周波数を所定の変調周期で変調させる機能を有するクロック生成回路を内蔵した半導体集積回路であって
上記クロック生成回路は、基準となる信号を分周する第一分周回路と、発振周波数が可変な発振回路と、該発振回路の出力発振信号を分周する分周比可変な第二分周回路と、該第二分周回路で分周されたフィードバック信号の位相と上記第一分周回路の出力信号の位相とを比較する位相比較回路とを有し、該位相比較回路により検出された位相差に応じて上記発振回路の発振周波数を制御するPLL回路を備え、
上記第二分周回路で分周された信号を計数するカウンタ回路と、該カウンタ回路の出力を入力とし該入力に応じて上記第二分周回路の分周比を変更するタイミングを与える論理回路とを有し、
上記カウンタ回路の計数値および上記論理回路の入力に対する出力値を変化させて変調周期およびスプレッド幅を変更させることでスペクトラム拡散された周波数特性を有するクロック信号を生成するように構成され、
上記第1クロック信号により動作する第1論理回路と、上記基準となる信号もしくはそれに基づいて生成された上記第一クロック信号よりも周波数変調されている度合いが小さい第二クロック信号により動作する第二論理回路とを内蔵してなる半導体集積回路。 - 上記第二クロック信号は周波数変調されていないことを特徴とする請求項10に記載の半導体集積回路。
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