JP2004146900A

JP2004146900A - クロック発生回路

Info

Publication number: JP2004146900A
Application number: JP2002306653A
Authority: JP
Inventors: Mitsuteru Imawaka; 今若　光輝
Original assignee: Renesas Technology Corp
Current assignee: Renesas Technology Corp
Priority date: 2002-10-22
Filing date: 2002-10-22
Publication date: 2004-05-20

Abstract

【課題】ジッタ成分を削減して時間的な周波数の変動の少ないクロックを供給するクロック発生回路を提供すること。
【解決手段】インバータ１１〜１９をリング状に接続してクロックを発生するリングオシレータ１０およびインバータ２１〜２９をリング状に接続してクロックを発生するリングオシレータ２０のそれぞれの出力クロックのジッタ成分の分布が正規分布に等しいことに着目し、それぞれの出力クロックを加算器３０で加算して出力クロックを生成する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、クロック発生回路に関するものであり、特に、ジッタ成分を抑えたクロックを発生するクロック発生回路に関するものである。
【０００２】
【従来の技術】
近年、半導体製造の多層配線技術や微細化技術の向上により、半導体集積回路の１チップの搭載ゲート規模も大きくなり、高性能・高機能・高速動作の半導体集積回路が実現可能となっている。半導体集積回路を高速に動作させるためには、システムクロックの周波数をあげる必要がある。そのため、システムクロックを外部端子から入力するのではなく、たとえば、インバータ形式のリングオシレータ等のクロック発生回路を用いてクロックを生成している。
【０００３】
リングオシレータ等を用いたクロック発生回路で生成したクロックは、時間的な位相の揺らぎ、すなわち、ジッタ成分を含んでいる。このジッタ成分は、クロック発生回路を電圧制御器（ＶＣＯ：Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｏｓｃｉｌｌａｔｏｒ）としてフェーズロックループ（ＰＬＬ：Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）を構成し、ＰＬＬのフィードバックにより低周波成分を除去することで削減することができる。しかし、近年のシステムの高速化に伴い、より安定したクロックの供給が要求されている。
【０００４】
このような要求を満たすために、従来技術では、複数のインバータを多段にリング状に接続したリング発振器を導電性配線で複数接続し、接続された複数のリング発振器を同一周波数で発振させ、リング発振器間の距離やリング発振器のインバータの駆動能力を調整することで、それぞれのリング発振器の位相を決定して半導体集積回路に低スキューのクロックを供給するようにしている。また、リング発振器に供給する電源電圧変動が他のリング発振器に影響しないように、リング発振器間の距離を大きくとるか、複数のリング発振器に別々の電源を供給するなどして、発振器全体の位相／周波数を保つようにしている。（たとえば、特許文献１参照）。
【０００５】
【特許文献１】
特開２０００−７８００４号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来技術では、発振器全体の位相／周波数を保つようにしているが、複数のリング発振器がそれぞれ生成するクロックのジッタ成分は削減されていない。すなわち、生成する複数のクロックの相対的な位相／周波数は保たれているが、クロックの周期に対して十分長い時間複数のクロックの１つを観測した場合、そのクロックの周期が変動するという問題があった。
【０００７】
また、複数のリング発振回路を用いるため、クロックを生成する回路規模が大きくなってしまうという問題もあった。
【０００８】
この発明は上記に鑑みてなされたもので、ジッタ成分を削減して時間的な周波数の変動の少ないクロックを供給するクロック発生回路を得ることを目的としている。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、この発明にかかるクロック発生回路は、所定の周波数でクロックを生成するＮ（１＜Ｎ、Ｎは整数）個のオシレータと、前記Ｎ個のオシレータが発生したクロックを加算してその加算した信号をクロックとして出力する加算器とを備えることを特徴とする。
【００１０】
この発明によれば、クロック発生回路は、Ｎ個のオシレータのそれぞれの出力信号のジッタ成分が正規分布に等しいことに着目し、Ｎ個のオシレータの出力信号を加算してクロックを生成するようにしている。
【００１１】
【発明の実施の形態】
以下に添付図面を参照して、この発明にかかるクロック発生回路の好適な実施の形態を詳細に説明する。
【００１２】
実施の形態１．
図１〜図４を用いて本発明の実施の形態１を説明する。図１は、この発明の実施の形態１のクロック発生回路のブロック図である。実施の形態１におけるクロック発生回路は、リングオシレータ１０，２０と、加算器３０とを備えている。
【００１３】
リングオシレータ１０は、インバータ１１〜１９をリング状に接続しクロックを発生する。リングを構成しているインバータ１９の出力を加算器３０に出力する。リングオシレータ２０は、インバータ２１〜２９をリング状に接続してクロックを発生する。リングを構成しているインバータ２９の出力を加算器３０に出力する。
【００１４】
リングオシレータ１０，２０で発生されたクロックは、ジッタ成分を含んでいる。ジッタ成分は、オシレータの発振周期の変動をあらわす量として用いられている。たとえば、ある規準時刻（観測開始時刻ｔ）から発生したクロックの周期Ｔに対して非常に長い時間ΔＴの間リングオシレータ１０で発生した周期Ｔのクロックを観測した場合、観測時間終了時刻ΔＴ付近では、時刻方向に波形のばらつきが生じる。このばらつきがジッタ成分である。観測開始時刻ｔにおけるリングオシレータ１０の出力クロックの位相の揺らぎをφｔ１、観測終了時刻ｔ＋ΔＴにおけるリングオシレータ１０の出力クロックの位相の揺らぎをφｔ２とすると、ジッタ成分の分散σ^２は、観測開始時刻ｔにおける揺らぎφｔ１と観測終了時刻ｔ＋ΔＴにおける揺らぎφｔ２との差の二乗平均で定義される。すなわち、
σ^２＝Ｅ［（φｔ２−φｔ１）^２］
で定義される。ただしＥ［］は期待値である。このことから、リングオシレータ１０の出力クロックのジッタ成分は統計的に処理することができ、リングオシレータ２０の出力クロックについても同様に統計的に処理することができる。
【００１５】
加算器３０は、リングオシレータ１０およびリングオシレータ２０で発生したそれぞれのクロックを加算してその結果をクロック発生回路が発生したクロックとして出力する。
【００１６】
リングオシレータ１０，２０の出力クロックのジッタ成分の分布が正規分布である場合、ジッタ成分は標準偏差、分散の平方根で表される。リングオシレータ１０の事象の分散をσ１^２、リングオシレータ２０の事象の分散をσ２^２とすると、２つの事象を加算した平均は、
標準偏差の平均＝Ｓｑｒｔ（σ１^２＋σ２^２）／２　　　・・・（１）
となる。ただし、Ｓｐｒｔは平方根である。ここで、σ１＝σ２＝σとすると式（１）は、
標準偏差の平均＝σ／Ｓｑｒｔ（２）
となる。すなわち、リングオシレータ１０の出力クロックとリングオシレータ２０の出力クロックを加算して生成したクロックのジッタ成分は、リングオシレータ１０またはリングオシレータ２０の出力クロックのジッタ成分に対して１／Ｓｑｒｔ（２）となる。また、リングオシレータ１０，２０で発生したそれぞれのクロックのジッタ成分の分布が正規分布でない場合でも、リングオシレータ１０の出力クロックとリングオシレータ２０の出力クロックを加算して生成したクロックのジッタ成分は、リングオシレータ１０またはリングオシレータ２０の出力クロックのジッタ成分に対して１／Ｘ（２）となる。ただし、Ｘは任意の関数である。
【００１７】
このように、同一周波数のクロックを発生する２つのリングオシレータ１０，２０のクロックを加算器３０で加算してクロックを発生すると、発生したクロックのジッタ成分は、加算前のクロックのジッタ成分より小さくなる。
【００１８】
図２は、図１に示した加算器３０の構成を示すブロック図である。加算器３０は、抵抗Ｒ１，Ｒ２，Ｒｆと、オペアンプＯＰとを備えている。ここで、加算器３０の入力ＩＮ１，ＩＮ２の入力電圧をＶＩＮ１，ＶＩＮ２とし、入力ＩＮ１，ＩＮ２の変化時に流れる電流をＩ１，Ｉ２とすると、抵抗Ｒｆに流れる電流Ｉｆは、
Ｉｆ＝Ｉ１＋Ｉ２　　　・・・（３）
となる。また、加算器３０の出力ＯＵＴの電圧Ｖｏは、
Ｖｏ＝−ＩｆＲｆ　　　・・・（４）
となる。
上記の式（３），（４）より、出力ＯＵＴの電圧Ｖｏは、
Ｖｏ＝−（Ｉ１＋Ｉ２）Ｒｆ・・・（５）
となる。また、オペアンプＯＰの入力インピーダンスが無限大であるので、
入力ＩＮ１，ＩＮ２の変化時に流れる電流Ｉ１，Ｉ２は、
Ｉ１＝ＶＩＮ１／Ｒ１　　　・・・（６）
Ｉ２＝ＶＩＮ２／Ｒ２　　　・・・（７）
となる。上記の式（５）〜（７）により、出力ＯＵＴの電圧Ｖｏは、
Ｖｏ＝−ＶＩＮ１（Ｒｆ／Ｒ１）−ＶＩＮ２（Ｒｆ／Ｒ２）　　　・・・（８）
となる。
【００１９】
式（８）からわかるように、抵抗Ｒ１，Ｒ２の値により入力電圧ＶＩＮ１，ＶＩＮ２の加算の比を変更することができる。すなわち、リングオシレータ１０の出力であるインバータ１９とリングオシレータ２０の出力であるインバータ２９のドライブ能力が等しい場合でも、異なる場合でも抵抗Ｒ１，Ｒ２の値の設定により等しく加算することができる。
【００２０】
このようにこの実施の形態１では、クロックを発生するリングオシレータ１０およびリングオシレータ２０のそれぞれの出力クロックのジッタ成分の分布が正規分布に等しいことに着目し、それぞれの出力クロックを加算器３０で加算してクロックを生成するようにしているため、クロックのジッタ成分を削減することができる。
【００２１】
なお、インバータ１９の出力をリングオシレータ１０の出力クロックとし、インバータ２９の出力をリングオシレータ２０の出力クロックとしたが、インバータ１１〜１９、インバータ２１〜２９の何れかを出力クロックとしてもよい。また、リングオシレータ１０，２０の出力クロックをバッファに入力し、その出力を加算器３０に入力しても、上述したようにジッタ成分は統計的に処理することが可能であるため、加算器３０から出力するクロックのジッタ成分は、リングオシレータ１０またはリングオシレータ２０の出力クロックのジッタ成分に対して１／Ｓｑｒｔ（２）となる。
【００２２】
また、リングオシレータ１０，２０の遅延セルをインバータで構成した例を挙げて説明したが、インバータに限るものではなく、差動形式のインバータを用いてもよい。さらに、クロックを生成するオシレータは、リングオシレータに限るものではなく、ＬＣタンクオシレータ等のオシレータでもよい。
【００２３】
また、実施の形態１では、２つの出力クロックを加算する場合を例にあげて説明したが、図３に示すように、Ｎ個のリングオシレータ１０〜ｎ０の出力クロックをＮ入力の加算器４０で加算してクロックを生成すれば、生成したクロックのジッタ成分は、１つのリングオシレータの出力クロックのジッタ成分に対して１／Ｓｑｒｔ（Ｎ）となることはいうまでもない。すなわち、ジッタ成分の抑制効果としては、加算するクロック数が多いほど効果がある。
【００２４】
さらに、図４に示すように、この実施の形態１のクロック発生回路をＰＬＬのＶＣＯに用いてもよい。図４に示すＰＬＬは、位相比較器５０と、チャージポンプ６０と、ローパスフィルタ（ＬＰＦ）７０と、ＶＣＯ８０と、分周器９０とを備えている。ＶＣＯ８０には、図３に示したクロック発生回路を用いる。
【００２５】
位相比較器５０は、入力基準クロックと分周器９０で出力クロックを分周して生成された比較用クロックとの位相の比較を行い、位相誤差信号を出力する。チャージポンプ６０は、位相比較器５０から入力された位相誤差信号をＶＣＯ８０の電圧制御が可能なレベルまで昇圧してＬＰＦ７０に出力する。ＬＰＦ７０は、チャージポンプ６０で昇圧された信号の高周波成分を除去し、ＶＣＯ８０に電圧制御信号を出力する。ＶＣＯ８０のリングオシレータ１０〜ｎ０は、電圧制御信号に基づいて発振周波数の調整をしクロックを生成して加算器４０に出力する。加算器４０は、リングオシレータ１０〜ｎ０で生成されたクロックを加算して出力クロックを生成する。分周器９０は、出力クロックを所定の値に分周して比較用クロックを生成し、位相比較器５０に出力する。
【００２６】
このように、ＶＣＯ８０にこの実施の形態１のクロック発生回路を用いると、ＶＣＯ８０が生成する出力クロックのジッタ成分が１つのリングオシレータで生成したクロックのジッタに対して１／Ｓｑｒｔ（Ｎ）となっており、ＰＬＬとしての出力クロックのジッタ成分を削減することができる。
【００２７】
実施の形態２．
図５を用いて本発明の実施の形態２を説明する。実施の形態１では、クロックを発生するリングオシレータの出力クロックのジッタ成分の分布が正規分布に等しいことに着目し、複数のリングオシレータの出力クロックを加算してクロックを生成した。
【００２８】
この実施の形態２は、リングオシレータの代りにＰＬＬを用いてクロックを生成し、複数のＰＬＬで生成しクロックを加算してクロックを生成するものである。
【００２９】
図５は、この実施の形態におけるクロック発生回路の構成を示すブロック図である。実施の形態２におけるクロック発生回路は、Ｎ個のＰＬＬ２０１〜２０ｎと、Ｎ入力の加算器４０とを備えている。図４に示したＰＬＬと同じ機能を持つ構成部分には同一符号を付し、重複する説明は省略する。
【００３０】
ＶＣＯ１００は、リングオシレータ、ＬＣタンクオシレータ等で構成され、電圧制御に基づいて発振周波数を調整しクロックを生成する。
【００３１】
Ｎ個のＰＬＬ２０１〜２０ｎは、同一の入力基準クロックを用いて、それぞれクロックを生成している。Ｎ個のＰＬＬ２０１〜２０ｎが生成するクロックのジッタ成分の分布が正規分布である場合、ＰＬＬ２０１〜２０ｎのそれぞれのクロックを加算器４０で加算して出力クロックを生成すると、出力クロックのジッタ成分は、ＰＬＬ２０１〜２０ｎの中のいずれか１つのＰＬＬで生成したクロックのジッタ成分に対して１／Ｓｑｒｔ（Ｎ）に削減する。また、ＰＬＬ２０１〜２０ｎが生成するクロックのジッタ成分の分布が正規分布でない場合でも、出力クロックのジッタ成分は、ＰＬＬ２０１〜２０ｎの中のいずれか１つのＰＬＬで生成したクロックのジッタ成分に対して１／Ｘ（Ｎ）に削減する。ただし、Ｘは任意の関数である。
【００３２】
このようにこの実施の形態２では、同一の入力基準クロックを用いて位相比較を行うＮ個のＰＬＬ２０１〜２０ｎを並列に接続し、加算器４０が、ＰＬＬ２０１〜２０ｎがそれぞれ生成したクロックを加算して出力クロックを生成するようにしているため、出力クロックのジッタ成分を削減することができる。
【００３３】
実施の形態３．
図６を用いて本発明の実施の形態３を説明する。実施の形態１ではリングオシレータの出力クロックのジッタ成分の分布が正規分布に等しいことに着目し、複数のリングオシレータの出力クロックを加算してクロックを生成した。また、実施の形態２では、実施の形態１のリングオシレータの代りにＰＬＬの出力クロックを加算してクロックを生成した。しかし、どちらの場合も、加算するクロックを生成するために複数の同一回路が必要であり、クロック発生回路の回路規模が大きくなってしまう。
【００３４】
実施の形態３では、遅延素子を用いて１つのリングオシレータの出力クロックを１〜Ｎ周期遅延させ、遅延させたクロックを加算して出力クロックを生成するものである。
【００３５】
図６は、この実施の形態におけるクロック発生回路の構成を示すブロック図である。実施の形態３におけるクロック発生回路は、複数（この場合９個）のインバータ１１〜１９をリング状に接続したリングオシレータ１０と、リングオシレータ１０で生成したクロックの１，２…Ｎ周期まで遅延させるＮ個の遅延素子３０１〜３０ｎと、Ｎ＋１入力の加算器４０とを備えている。
【００３６】
リングオシレータ１０が生成したクロックは、加算器４０と遅延素子３０１〜３０ｎに出力される。遅延素子３０１〜３０ｎは、入力されたクロックを入力クロックの１周期〜Ｎ周期分遅延させて加算器４０に出力する。加算器４０は、遅延素子３０１〜３０ｎの出力を加算して出力クロックを生成する。すなわち、遅延素子３０１〜３０ｎによりリングオシレータ１０が生成したクロックを１周期ずつ遅延させることで、加算器４０は、リングオシレータ１０が異なる時刻に生成したクロックを加算する。
【００３７】
リングオシレータ１０が異なる時刻に生成したクロック、すなわち、遅延素子３０１〜３０ｎの出力のジッタ成分の分布が正規分布である場合、遅延素子３０１〜３０ｎの出力を加算器４０で加算して出力クロックを生成すると、出力クロックのジッタ成分は、遅延素子３０１〜３０ｎのいずれか１つの出力のジッタ成分に対して１／Ｓｑｒｔ（Ｎ）に削減する。また、遅延素子３０１〜３０ｎの出力のジッタ成分の分布が正規分布でない場合でも、出力クロックのジッタ成分は、遅延素子３０１〜３０ｎのいずれか１つの出力のジッタ成分に対して１／Ｘ（Ｎ）に削減する。但しＸは任意の関数である。
【００３８】
このようにこの実施の形態３では、リングオシレータ１０が生成したクロックをＮ個の遅延素子３０１〜３０ｎを用いて１周期ずつ遅延させて加算するようにしているため、回路規模を削減しつつ、出力クロックのジッタ成分を削減することができる。
【００３９】
なお、遅延素子に入力するクロックを生成する回路はリングオシレータに限るものではなく、所定の周波数でクロックを生成するオシレータであればよい。
【００４０】
【発明の効果】
以上説明したように、この発明にかかるクロック発生回路によれば、Ｎ個のオシレータのそれぞれの出力信号のジッタ成分が正規分布に等しいことに着目し、Ｎ個のオシレータの出力信号を加算してクロックを生成するようにしているため、生成したクロックのジッタ成分はＮ個のリングオシレータの出力信号のいずれか１つの出力信号のジッタ成分に対して１／Ｓｑｒｔ（Ｎ）削減することができる。
【図面の簡単な説明】
【図１】この発明にかかるクロック発生回路の実施の形態１の構成の一例を示すブロック図である。
【図２】図１に示した加算器の構成を示す図である。
【図３】この発明にかかるクロック発生回路の実施の形態１の構成の一例を示すブロック図である。
【図４】この発明にかかるクロック発生回路の実施の形態１の構成の一例を示すブロック図である。
【図５】この発明にかかるクロック発生回路の実施の形態２の構成の一例を示すブロック図である。
【図６】この発明にかかるクロック発生回路の実施の形態３の構成の一例を示すブロック図である。
【符号の説明】
１０，２０　リングオシレータ、１１，１２，１３，１４，１５，１６，１７，１８，１９，２１，２２，２３，２４，２５，２６，２７，２８，２９　インバータ、３０，４０　加算器、５０　位相比較器、６０　チャージポンプ、７０ＬＰＦ、８０，１００　ＶＣＯ、９０　分周器、２０１，２０２，２０ｎ　ＰＬＬ、３０１，３０２，３０ｎ　遅延素子。

Claims

所定の周波数でクロックを生成するＮ（１＜Ｎ、Ｎは整数）個のオシレータと、
前記Ｎ個のオシレータが発生したクロックを加算してその加算した信号をクロックとして出力する加算器と、
を備えることを特徴とするクロック発生回路。
前記オシレータは、
複数のインバータをリング状に接続したリングオシレータで構成されることを特徴とする請求項１に記載のクロック発生回路。
前記オシレータは、
入力基準クロックと分周器で生成される比較用クロックとの位相の比較を行う位相比較器と、前記位相比較器の比較結果に基づいて発信周波数を調整してクロックを生成する電圧制御発振器と、該電圧制御発振器で生成されたクロックを所定の値に分周する分周回路とを備えるフェーズロックループで構成されることを特徴とする請求項１に記載のクロック発生回路。
複数のインバータをリング状に接続し、該複数のインバータのいずれか１つの出力信号を出力するリングオシレータと、
前記リングオシレータの出力信号を該出力信号の周期を単位として１周期からＮ（Ｎは整数）周期遅延させるＮ個の遅延素子と、
前記Ｎ個の遅延素子の出力を加算してその加算した信号をクロックとして出力する加算器と、
を備えることを特徴とするクロック発生回路。