JP2008219513A - Ｐｌｌ回路 - Google Patents

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Abstract

【課題】低ジッターを維持しつつ、発振周波数範囲を拡大できるＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路は、レギュレータ21と、位相周波数比較器22と、チャージポンプ23と、所定の制御信号を前記レギュレータに出力し、前記レギュレータの出力電圧を制御する電源電圧制御部24と、電源投入または所定のテストモードの際に、前記位相周波数比較器の出力を、前記チャージポンプから前記電源電圧制御部に切り替える第１経路設定部25-1と、第１制御電圧を出力するロウパスフィルタ23と、第２制御電圧を出力する制御電圧発生回路27と、前記第１、第２制御電圧および前記レギュレータの出力電圧に応じて出力クロックを出力する電圧制御発振器28と、前記電源投入または前記所定のテストモードの際に、前記電圧制御発振器の制御端子に入力する制御電圧を、前記第１制御電圧から前記第２制御電圧に切り替える第２経路設定部25-2と、分周器29とを具備する。
【選択図】図２

Description

この発明は、ＰＬＬ回路に関し、例えば、レギュレータから供給される電源電圧で駆動するＰＬＬ回路等に適用されるものである。
例えば、ＬＳＩ、ＤＳＰ（Digital Signal Processor）等のＩＣ（Integrated Circuit）チップに対し、入力信号の整数倍の周波数で信号を出力し高速クロックを発生するＰＬＬ（Phase Locked Loop）回路が広く使用されている。
このＰＬＬ回路は、外部から入力された参照クロックを電圧制御発振器（Voltage Controlled Oscillator：ここでは、ＶＣＯと称する）等により変換し、所定の出力クロックとして出力するためのものである。ここで、上記電圧制御発振器（ＶＣＯ）には、例えば、電圧レギュレータ（Voltage Regulator）等から供給される電圧電源で駆動するものがある（例えば、特許文献１参照）。これは、外部電源電圧が変動した場合であっても、電圧制御発振器（ＶＣＯ）の駆動電圧の変動を低減するためである。
また、電圧制御発振器（ＶＣＯ）の発振周波数は、制御端子に印加される制御電圧（Ｖctrl）と、レギュレータ等から供給される駆動電圧（ＶRe）に比例する。
ここで、制御電圧（Ｖctrl）を単位電圧だけ変化させたときに、発振周波数がどれだけ変化するかを一般的にＫＶＣＯと呼ぶ。このＫＶＣＯが大きくなると、制御電圧（Ｖctrl）電圧のわずかな変化で電圧制御発振器の出力クロックの周波数が変化してしまう。ここで、周波数の変化は位相の変化に他ならないため、ジッターが増大することになる。このジッターは、できるだけ低い方が望ましい。
しかし、ＰＬＬ回路に外部から入力される参照クロックの周波数は、電源投入または所定のテストモードの際にその値が変動する場合がある。この場合、ＰＬＬ回路の動作周波数範囲（ｆＶＣＯ）も、その変動に応じて、広帯域化する必要がある。しかし、動作周波数範囲（ｆＶＣＯ）を広帯域化するためには、形式的には、動作周波数範囲（ｆＶＣＯ）の傾きであるＫＶＣＯを増大する必要がある。しかし、ＫＶＣＯが大きくなると、上記のように、ジッターが増大することになる。このように、一般的には、ＰＬＬ回路の動作周波数の低ジッター化と広帯域化は、相反する要求である。
加えて、上記の関係から、電圧制御発振器（ＶＣＯ）の発振周波数は、駆動電圧（ＶRe）の増大に従い増大し、駆動電圧（ＶRe）の減少に従い減少する。
そのため、電圧レギュレータ（Voltage Regulator）等の出力電圧（ＶRe）が、製造プロセスのばらつきによって変動してしまった場合、発振周波数の特性直線が上下に変化してしまう。その結果、電圧レギュレータ等の製造プロセスのばらつきによる発振周波数の変動を考慮すると、保証できる発振周波数範囲（動作周波数範囲）が狭くなってしまうという問題がある。
以上のように、従来に係るＰＬＬ回路では、低ジッターを維持しつつ、発振周波数範囲を拡大できないという問題がある。
また、レギュレータ（Voltage Regulator）からの出力電圧（ＶRe）が、製造プロセスのばらつきによって変動する変動分を考慮すると、保証できる使用範囲が縮小するため、電圧制御発振器（ＶＣＯ）の発振周波数範囲（動作周波数範囲）が狭くなってしまうという問題もある。
特開２００４−１１２１５７号公報
この発明は、低ジッターを維持しつつ、発振周波数範囲を拡大できるＰＬＬ回路を提供する。
この発明の一態様によれば、入力電圧を調整するレギュレータと、参照クロックとフィードバッククロックとの位相および周波数を比較し出力する位相周波数比較器と、前記位相周波数比較器からの出力に応じて電荷を出力するチャージポンプと、所定の制御信号を前記レギュレータに出力し、前記レギュレータの出力電圧を制御する電源電圧制御部と、電源投入または所定のテストモードの際に、前記位相周波数比較器の出力を、前記チャージポンプから前記電源電圧制御部に切り替える第１経路設定部と、前記チャージポンプから注入された電荷を蓄え平滑化した第１制御電圧を出力するロウパスフィルタと、前記レギュレータの出力電圧を分圧した第２制御電圧を出力する制御電圧発生回路と、制御端子に印加される前記第１、第２制御電圧および前記レギュレータの出力電圧に応じて出力クロックを出力する電圧制御発振器と、前記電源投入または前記所定のテストモードの際に、前記電圧制御発振器の制御端子に入力する制御電圧を、前記第１制御電圧から前記第２制御電圧に切り替える第２経路設定部と、前記電圧制御発信器の出力クロックを分周したフィードバッククロックを前記位相周波数比較器に出力する分周器とを具備するＰＬＬ回路を提供できる。
この発明の一態様によれば、入力電圧を調整するレギュレータと、参照クロックとフィードバッククロックとの位相および周波数を比較し出力する位相周波数比較器と、前記位相周波数比較器からの出力に応じて電荷を出力するチャージポンプと、所定の制御信号を前記レギュレータに出力し、前記レギュレータの出力電圧を制御する電源電圧制御部と、電源投入または所定のテストモードの際に、前記位相周波数比較器の出力を、前記チャージポンプから前記電源電圧制御部に切り替える第１経路設定部と、前記チャージポンプから注入された電荷を蓄え平滑化した第１制御電圧を出力するロウパスフィルタと、前記レギュレータの出力電圧を分圧した第２制御電圧を出力する制御電圧発生回路と、前記電源投入または前記所定のテストモードの際に、前記ロウパスフィルタの入力を、チャージポンプの出力電圧から前記第２制御電圧に切り替える第２経路設定部と、制御端子に印加される前記第１、第２制御電圧および前記レギュレータの出力電圧に応じて出力クロックを出力する電圧制御発振器と、前記電圧制御発信器の出力クロックを分周したフィードバッククロックを前記位相周波数比較器に出力する分周器とを具備するＰＬＬ回路を提供できる。
この発明によれば、低ジッターを維持しつつ、発振周波数範囲を拡大できるＰＬＬ回路が得られる。
以下、この発明の実施形態について図面を参照して説明する。尚、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
[第１の実施形態]
＜１．ＰＬＬ回路を含むシステム（ディスプレイ駆動システム）の一例＞
まず、図１を用いて、この発明の第１の実施形態に係るＰＬＬ回路を含むシステムの一例について説明する。ここでは、ＰＬＬ回路を含むシステムとして、ディスプレイ駆動システムを例に挙げて説明する。
図示するように、ディスプレイ駆動システム１０は、ディスプレイ１４を駆動するためのものであって、グラフィックカード１２、ＣＰＵ、電源投入検知チップ１６、スロット１５、ＡＴＸ電源１７、キーボード１８を備えている。
グラフィックカード１２は、マザーボード１１のスロット１５中に差し込まれて使用され、所定のグラフィック信号をケーブル１３を介してディスプレイ１４に出力する。グラフィックカード１２は、電源投入検知回路１９、ＰＬＬ回路２０、ＭＰＵにより構成されている。
電源投入検知回路１９は、ＰＬＬ回路２０に投入される電源電圧を検知し、ＰＬＬ回路２０に通知する。ＰＬＬ回路２０は、入力信号の整数倍の周波数の信号であって生成した高速クロックを、例えば、ＭＰＵに出力クロックＯＵＴＣＬＫとして出力する。ＭＰＵは、このグラフィックカード１２全体の動作を制御する。
ディスプレイ１４は、グラフィックカード１２から出力されるグラフィック信号に従い、映像を表示するように構成されている。
電源投入検知チップ１６は、マザーボード１１上に設けられ、ＡＴＸ電源１７より電源が投入されたことをグラフィックカード１２に通知する。
ＣＰＵは、このディスプレイ駆動システム１０の全体を制御するように構成されている。
キーボード１８は、外部ユーザがキーボード１８を操作することにより、ＣＰＵを制御する。
ここで、ＡＴＸ電源１７から電源が投入された際には、ＰＬＬ回路２０に入力する参照クロックの周波数が変化するため、ＰＬＬ回路２０の動作周波数範囲を変更する必要がある。この際、ＣＰＵまたは電源投入検知チップ１６からＰＬＬ回路２０に発行されるモード信号により、ＰＬＬ回路２０の動作周波数範囲を変更する。この電源投入の際の経路は、例えば、以下の経路Ｌ１，Ｌ２，Ｌ３のように示される。
経路Ｌ１は、電源投入検知チップ１６がモード信号を直接ＰＬＬ回路２０に発行する経路である。経路Ｌ２は、電源投入検知チップ１６からＣＰＵ、電源投入検知回路１９を介してモード信号がＰＬＬ回路２０に発行される経路である。経路Ｌ３は、ＣＰＵから電源投入検知回路１９を介してモード信号がＰＬＬ回路２０に発行される経路である。
また、所定のテストモードの際においても、ＰＬＬ回路２０に入力する参照クロックの周波数が変化するため、ＰＬＬ回路２０の動作周波数範囲を変更する必要がある。所定のテストモードは、電源投入をした後、ユーザが、例えば、ディスプレイ１４の解像度やリフレッシュレイトを変化させたい場合等に行われるテストモードである。
この際、キーボード１８からＰＬＬ回路２０に発行されるモード信号により、ＰＬＬ回路２０の動作周波数範囲を変更する。この際の経路は、例えば、以下の経路Ｌ４のように示される。経路Ｌ４は、キーボード１８からの外部ユーザの指定によるキーボード１８からＰＬＬ回路２０に発行される経路である。
＜２．ＰＬＬ回路＞
次に、図２を用いて、ＰＬＬ回路２０の構成例について説明する。
図示するように、ＰＬＬ回路２０は、レギュレータ（電源電圧制御部）２１、位相周波数比較器２２、チャージポンプ２３、レジスタ２４、第１、第２経路設定部２５−１、２５−２、ロウパスフィルタ２６、制御電圧発生回路２７、電圧制御発振器２８、分周器２９を備えている。また、本例に係るＰＬＬ回路２０全体は、レギュレータ（Voltage Regulator）２１によってレギュレートされた電圧ＶReで駆動されている。
上記のような構成により、ＰＬＬ回路２０は、負帰還が働き、外部から入力される参照クロックＲＥＦＣＬＫとフィードバッククロックＦＣＬＫの周波数および位相は等しくなるように構成される。結果として、電圧制御発振器２８の出力クロックＯＵＴＣＬＫの発振周波数は、外部の参照クロックＲＥＦＣＬＫの周波数の１０倍である１．５GHz程度で安定して動作するように構成されている。
レギュレータ（電源電圧制御部）２１は、外部電源３１より入力された外部電源電圧を所定の電圧にレギュレートした電圧ＶReを出力する。本例では、レギュレート電圧ＶReは、外部電源３１より供給される外部電源電圧よりも低い電圧を発生する。レギュレータ２１は、外部電源３１の外部電源電圧が変動した場合でも、レギュレート電圧ＶReの変動を低減するように設計されている。本例では、外部電源電圧が２．５Ｖ程度であって、レギュレート電圧ＶReが１．６Ｖ程度である場合を例に説明する。そのため、本例では、ＰＬＬ回路２０は、外部電源電圧（２．５Ｖ）ではなく、レギュレート電圧ＶRe（１．６Ｖ）で動作している。
位相周波数比較器（Phase Freq Detector）２２は、外部から入力される参照クロックＲＥＦＣＬＫとフィードバッククロックＦＣＬＫとの位相および周波数を比較したクロックを第１経路設定部２５−１に出力する。この際、フィードバッククロックＦＣＬＫの周波数が参照クロックＲＥＦＣＬＫより低い場合には、ＵＰ信号を第１経路設定部２５−１に出力する。一方、フィードバッククロックＦＣＬＫの周波数が参照クロックＲＥＦＣＬＫより高い場合には、ＤＯＷＮ信号を第１経路設定部２５−１に出力する。
本例の場合、参照クロックＲＥＦＣＬＫが１５０MHzであって、出力クロックＯＵＴＣＬＫが１．５GHzの場合を例に説明する。
分周器２９は、電圧制御発振器２８から出力される出力クロックＯＵＴＣＬＫの周波数を所定の周波数に分周したフィードバッククロックＦＣＬＫを位相周波数比較器２２に出力する。本例のＰＬＬ回路２０の逓倍数（参照クロックＲＥＦＣＬＫの周波数と、出力クロックＯＵＴＣＬＫの周波数との比）は、１０である。この場合、分周器２９は、出力クロックＯＵＴＣＬＫを１／１０の周波数に低減したフィードバッククロックＦＣＬＫを位相周波数比較器２２に戻す。
チャージポンプ（Charge Pump）２３は、入力が第１経路設定部２５−１に接続され、位相周波数比較器２２からの出力に応じて電荷を出力する。例えば、チャージポンプ２３は、位相周波数比較器２２からＵＰ信号を受け取ったら電荷をロウパスフィルタ２３に注入し、位相周波数比較器２２からＤＯＷＮ信号を受け取ったら電荷をロウパスフィルタ２３から引き抜く。
レジスタ（Register）２４は、入力が第１経路設定部２５−１に接続され、所定の制御信号をレギュレータ２１に出力して、レギュレータ２１の出力電圧ＶReを制御する。このレジスタ２４には、ある初期値が入っており、それによりレギュレータ２１の出力電圧ＶReはある初期電圧、例えば、本例の場合、１．６Ｖ程度となっている。
第１経路設定部２５−１は、電源投入または所定のテストモードの際に、位相周波数比較器２２の出力を、チャージポンプ２３からレジスタ２４に切り替える。第１経路設定部２５−１は、スイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＢ−１，ＳＷＢ−２により構成されている。
スイッチＳＷＡ−１の入力は位相周波数比較器２２のＵＰ信号に接続され、出力はレジスタ２４の入力に接続される。スイッチＳＷＡ−２の入力は位相周波数比較器２２のＤＯＷＮ信号に接続され、出力はレジスタ２４の入力に接続される。スイッチＳＷＢ−１の入力は位相周波数比較器２２のＵＰ信号に接続され、出力はチャージポンプ２３の入力に接続される。スイッチＳＷＢ−２の入力は位相周波数比較器２２のＤＯＷＮ信号に接続され、出力はチャージポンプ２３の入力に接続される。
ロウパスフィルタ（Low Pass Filter）２６は、チャージポンプ２３から注入された電荷を蓄え平滑化した第１制御電圧Ｖctrl-1を出力する。そのため、電荷が注入されればされるほど第１制御電圧Ｖctrl-1の出力電圧は増大し、電荷が引き抜かれれば引き抜かれるほど第１制御電圧Ｖctrl-1の出力電圧は減少する。ロウパスフィルタ２６は、後述するように、巨大なキャパシタと抵抗で構成される平滑回路である。
制御電圧発生回路２７は、入力がレギュレータ２１の出力に接続され、第２制御電圧Ｖctrl-2を出力する。
電圧制御発振器（Voltage Controlled Oscillator）２８は、レギュレータ２１からの出力電圧ＶReにより駆動し、制御端子Ｔctrlに印加される第１、第２制御電圧Ｖctrl-1,Ｖctrl-2およびレギュレート電圧ＶReに応じた周波数の出力クロックＯＵＴＣＬＫを出力する。そのため、第１、第２制御電圧Ｖctrl-1,Ｖctrl-2およびレギュレート電圧ＶReが増大すれば出力クロックＯＵＴＣＬＫの発振周波数が増大し、第１、第２制御電圧Ｖctrl-1,Ｖctrl-2およびレギュレート電圧ＶReが減少すれば出力クロックＯＵＴＣＬＫの発振周波数が減少する。
第２経路設定部２５−２は、電源投入または所定のテストモードの際に、電圧制御発振器２８の制御端子Ｔctrlに入力する制御電圧を、第１制御電圧Ｖctrl-1から第２制御電圧Ｖctrl-2に切り替える。
尚、レギュレータ２１は、電圧制御発振器２８等と同一のチップ内に搭載される必要はなく、例えば、少なくとも電圧制御発振器２８等と同一の基板上にあればよい。また、レジスタ２４はこれに限らず、レギュレータ２１のレギュレート電圧ＶReを制御し得るような構成であればよい。
＜３、各構成例＞
次に、ＰＬＬ回路２０を構成する回路例について、図３乃至図６を用いて説明する。
＜制御電圧発生回路２７の構成例＞
図３は、制御電圧発生回路２７の構成例を示している。図示するように、制御電圧発生回路２７は、抵抗Ｒ１、Ｒ２により構成されている。
抵抗Ｒ１の一端にはレギュレート電圧ＶReが印加され、他端は第２経路設定部２５−１の入力に接続される。抵抗Ｒ２の一端は第２経路設定部２５−１の入力に接続され、他端は接地電源ＧＮＤに接続されている。本例の場合、抵抗Ｒ１、Ｒ２の抵抗値は、ほぼ等しくなるように構成されている（抵抗値：Ｒ１〜Ｒ２）。そのため、第２制御電圧Ｖctrl-2の電圧値は、レギュレート電圧ＶReのほぼ半分の電圧値となる。
＜チャージポンプ２３の構成例＞
図４は、チャージポンプ２３の構成例である。チャージポンプ２３は、電流源Ｉ１，Ｉ２、スイッチＳＷＣ−１，ＳＷＣ−２により構成されている。
電流源Ｉ１の入力は、レギュレート電圧ＶReに接続され、出力はスイッチＳＷＣ−１の一端に接続されている。スイッチＳＷＣ−１の他端はチャージポンプ２３の入力に接続されている。スイッチＳＷＣ−１は、第１経路設定部２５−１からのＵＰ信号により選択される。
スイッチＳＷＣ−２の一端はチャージポンプ２３の入力に接続され、出力は電流源Ｉ２の入力に接続されている。スイッチＳＷＣ−２は、第１経路設定部２５−１からのＤＯＷＮ信号により選択される。電流源Ｉ２の出力は、接地電源ＧＮＤに接続される。
＜ロウパスフィルタ２６の構成例＞
図５は、ロウパスフィルタ２６の構成例である。ロウパスフィルタ２６は、抵抗Ｒ４、Ｒ５、キャパシタＣ０より構成されている。
抵抗Ｒ４の一端はチャージポンプ２３の出力に接続され、他端は第２経路設定部２５−２の入力に接続されている。抵抗Ｒ５の一端は第２経路設定部２５−２の入力に接続され、他端はキャパシタＣ０の一方の電極に接続されている。キャパシタＣ０の他端の電極は接地電源ＧＮＤに接続されている。
＜経路設定部の構成例＞
図６は、第２経路設定部２５−２の構成例である。図示するように、第２経路設定部２５−２は、スイッチＳＷＡ−３としてのＭＯＳトランジスタＰ１、Ｎ１、スイッチＳＷＢ−３としてのＭＯＳトランジスタＰ２、Ｎ２、インバータ３２により構成されている。
ＰＭＯＳトランジスタＰ１のゲートはインバータ３２の出力に接続され、電流経路の一端はＮＭＯＳトランジスタＮ１の電流経路の一端に接続され、電流経路の他端はＮＭＯＳトランジスタＮ１の電流経路の他端に接続されている。ＮＭＯＳトランジスタＮ１のゲートは、インバータ３２の入力に接続されている。
ＰＭＯＳトランジスタＰ２のゲートはインバータ３２の入力に接続され、電流経路の一端はＮＭＯＳトランジスタＮ２の電流経路の一端に接続され、電流経路の他端はＮＭＯＳトランジスタＮ２の電流経路の他端に接続されている。ＮＭＯＳトランジスタＮ２のゲートは、インバータ３２の出力に接続されている。
また、スイッチＳＷＡ−３，ＳＷＢ−３は、テストモード制御回路３３から出力される選択信号ＳＥＬによりそのＯＮ／ＯＦＦが制御される。このテストモード制御回路３３は、マザーボード１１上に設けられた上記ＣＰＵや電源検知回路１９の制御に従う。
例えば、選択信号ＳＥＬが“１”の場合、スイッチＳＷＡ−３がオン、スイッチＳＷＢ−３がオフとなるため、第２経路設定部２５−２は、制御端子Ｔctrlに第２制御電圧Ｖctrl-2を印加する。一方、選択信号ＳＥＬが“０”の場合、スイッチＳＷＡ−３がオフ、スイッチＳＷＢ−３がオンとなるため、第２経路設定部２５−２は、制御端子Ｔctrlに第１制御電圧Ｖctrl-1を印加する。
テストモード制御回路３３は、上記と同様の選択信号ＳＥＬを第１経路設定部２５−１のスイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＢ−１，ＳＷＢ−２にも出力し、同様の制御を行う。また、第１経路設定部２５−１の構成例も、図３に示す第２経路設定部２５−２と同様である。
＜４．動作＞
次に、本例に係るＰＬＬ回路２０の動作について説明する。この説明においては、図７の特性直線を用いて説明する。図７は、制御電圧Ｖctrlと出力クロックＯＵＴＣＬＫの発振周波数との関係を示している。
＜４−０．通常テストモード＞
まず、通常テストモードについて説明する。このテストモードは、図中の特性直線ｆＶＣＯ１に相当する。ここでは、外部の参照クロックＲＥＦＣＬＫの周波数が１５０MHzで、レギュレータ２１の出力電圧ＶReが１．６Ｖの場合を一例に説明する。
通常テストモードの際には、第１、第２経路設定部２５−１、２５−２中のスイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＡ−３をオフとし、第１、第２経路設定部２５−１、２５−２中のスイッチＳＷＢ−１，ＳＷＢ−２，ＳＷＢ−３をオンとする。
この状態を継続すると、電圧制御発振器２１の出力クロックＯＵＴＣＬＫの周波数が１．５GHz、第１制御電圧Ｖctrl-1 = ０．８Ｖでこのフィードバックループは安定して動作する。
続いて、フィードバックループが安定したら、その安定点に対応するレジスタ２４の値を固定する。その結果、ＰＬＬ回路２０の出力クロックＯＵＴＣＬＫは、特性直線ｆＶＣＯ１のように振舞う。
＜４−１．電源投入時または所定のテストモード時（ＲＥＦＣＬＫが増大する場合）＞
次に、電源投入または所定のテストモードの際であって、参照クロックＲＥＦＣＬＫの周波数が増大する場合の動作について説明する。電源投入または所定のテストモードの際には、参照クロックＲＥＦＣＬＫの周波数が、上記通常テストモードの際よりも増大する場合がある。この場合の特性直線は、図中の特性直線ｆＶＣＯ２に相当する。
例えば、電源投入の際においては、ＡＴＸ電源１７が投入されることにより、上記経路Ｌ１〜Ｌ３を介して外部電源３１の電圧値が増大し、参照クロックＲＥＦＣＬＫの周波数が増大する場合がある。また、所定のテストモードの際においても、ディスプレイ１４の初期設定の変更等を行うためのキーボード１８操作に伴う経路Ｌ４を介して、参照クロックＲＥＦＣＬＫの周波数が増大する場合がある。
本例の場合、上記通常テストモードの際における１５０MHzから、増大した２００MHzの周波数の参照クロックＲＥＦＣＬＫをＰＬＬ回路２０に入力する場合を一例に挙げる。
まず、テストモード制御回路３３は、“１”の選択信号ＳＥＬを、第１、第２経路設定部２５−１、２５−２に送信する。そして、第１経路設定部２５−１中のスイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＡ−３をオンとし、第２経路設定部２５−２中のスイッチＳＷＢ−１，ＳＷＢ−２，ＳＷＢ−３をオフと切り替える。
この際、初期値として、レギュレータ２１からは１．６Ｖ程度の出力電圧ＶReが出力されるので、電圧制御発振器２８の制御端子Ｔctrlには０．８Ｖ程度の第２制御電圧Ｖctrl-2が印加される。そのため、電圧制御発振器２８からは１．５GHz程度の出力クロックＯＵＴＣＬＫが出力される。
続いて、出力クロックＯＵＴＣＬＫを、１／１０に分周した１５０MHzのフィードバッククロックＦＣＬＫを、位相周波数比較器２２に入力する。
続いて、位相周波数比較器２２は、入力されたフィードバッククロックＦＣＬＫの周波数のほうが、外部の参照クロックＲＥＦＣＬＫの周波数より高いので、ＵＰ信号を出力する。
続いて、レジスタ２４は、ＵＰ信号が入力されるため、レジスタの値をひとつインクリメントし、レギュレータ２１の出力電圧ＶReを少し増大するように制御信号を出力する。
すると、電圧制御発振器２８の駆動電圧ＶReが少し増大するため、電圧制御発振器２８の出力クロックＯＵＴＣＬＫの周波数は少し増大する。以下、この動作を、外部の参照クロックＲＥＦＣＬＫとフィードバッククロックＦＣＬＫとの周波数および位相が等しくなるまで繰り返す。
その後、外部の参照クロックＲＥＦＣＬＫとフィードバッククロックＦＣＬＫとの周波数および位相が等しくなったときに、本例では、レギュレータ２１の出力電圧ＶReが１．８Ｖ程度，第２制御電圧Ｖctrl-2がその半分の０．９Ｖ程度になっている場合を想定する。
この場合、フィードバックループが安定したら、レジスタ２４のレジスタ値を固定し、テストモード制御回路３３は、“０”の選択信号ＳＥＬを、第１、第２経路設定部２５−１、２５−２に送信する。そして、第１経路設定部２５−１中のスイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＡ−３をオフとし、第２経路設定部２５−２中のスイッチＳＷＢ−１，ＳＷＢ−２，ＳＷＢ−３をオンに戻す。
その結果、ＰＬＬ回路２０の出力クロックＯＵＴＣＬＫは、特性直線ｆＶＣＯ２のように振舞う。
＜４−２．電源投入時または所定のテストモード時（ＲＥＦＣＬＫが減少する場合）＞
次に、電源投入または所定のテストモードの際であって、参照クロックＲＥＦＣＬＫの周波数が減少する場合の動作について説明する。電源投入または所定のテストモードの際には、参照クロックＲＥＦＣＬＫの周波数が、上記通常テスト時よりも減少する場合がある。この場合の特性直線は、図中の特性直線ｆＶＣＯ３に相当する。
例えば、電源投入の際においては、ＡＴＸ電源１７が投入されることにより、上記経路Ｌ１〜Ｌ３を介して外部電源３１の電圧値が減少し、参照クロックＲＥＦＣＬＫの周波数が減少する場合がある。また、所定のテストモードの際においても、ディスプレイ１４の初期設定の変更等を行ためのキーボード１８操作に伴う経路Ｌ４を介して、参照クロックＲＥＦＣＬＫの周波数が減少する場合がある。
本例の場合、上記通常テスト時の１５０MHzから、減少した１００MHzの周波数の参照クロックＲＥＦＣＬＫをＰＬＬ回路２０に入力する場合を一例に挙げる。
まず、テストモード制御回路３３は、“１”の選択信号ＳＥＬを、第１、第２経路設定部２５−１、２５−２に送信する。そして、第１経路設定部２５−１中のスイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＡ−３をオンとし、第２経路設定部２５−２中のスイッチＳＷＢ−１，ＳＷＢ−２，ＳＷＢ−３をオフとする。
この際、初期値として、レギュレータ２１からは１．６Ｖ程度の出力電圧ＶReが出力されるので、電圧制御発振器２８の制御端子Ｔctrlには０．８Ｖ程度の第２制御電圧Ｖctrl-2が印加される。そのため、電圧制御発振器２８からは１．５GHz程度の出力クロックＯＵＴＣＬＫが出力される。
続いて、出力クロックＯＵＴＣＬＫを１／１０に分周した１５０MHzのフィードバッククロックＦＣＬＫを、位相周波数比較器２２に入力する。
続いて、位相周波数比較器２２は、入力されたフィードバッククロックＦＣＬＫの周波数のほうが、外部の参照クロックＲＥＦＣＬＫの周波数より低いので、ＤＯＷＮ信号を出力する。
続いて、レジスタ２４は、ＤＯＷＮ信号が入力されるため、レジスタの値をひとつデクリメントし、レギュレータ２１の出力電圧ＶReを少し減少するように制御信号を出力する。
すると、電圧制御発振器２８の駆動電圧ＶReが少し減少するため、電圧制御発振器２８の出力クロックＯＵＴＣＬＫの周波数は少し低下する。以下、この動作を、外部の参照クロックＲＥＦＣＬＫとフィードバッククロックＦＣＬＫとの周波数および位相が等しくなるまで繰り返す。
その後、外部の参照クロックＲＥＦＣＬＫとフィードバッククロックＦＣＬＫとの周波数および位相が等しくなったときに、本例では、レギュレータ２１の出力電圧ＶReが１．４Ｖ程度，第２制御電圧Ｖctrl-2がその半分の０．７Ｖ程度になっている場合を想定する。
この場合、フィードバックループが安定したら、レジスタ２４のレジスタ値を固定し、テストモード制御回路３３は、“０”の選択信号ＳＥＬを、第１、第２経路設定部２５−１、２５−２に送信する。そして、第１経路設定部２５−１中のスイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＡ−３をオフとし、第２経路設定部２５−２中のスイッチＳＷＢ−１，ＳＷＢ−２，ＳＷＢ−３をオンに戻す。
その結果、ＰＬＬ回路２０の出力クロックＯＵＴＣＬＫは、特性直線ｆＶＣＯ３のように振舞う。
＜５．この実施形態に係る効果＞
この実施形態に係るＰＬＬ回路によれば、少なくとも下記（１）乃至（２）の効果が得られる。
（１）低ジッターを維持しつつ、発振周波数範囲を拡大できる。
上記のように、電源投入または所定のテストモードの際＜４−１．＞、＜４−２＞には、参照クロックＲＥＦＣＬＫの周波数が、通常テストモード＜４−０．＞の際に比べ、増大または減少するように変化する。
そのため、電源投入または所定のテストモードの際＜４−１．＞、＜４−２＞には、テストモード制御回路３３は、“１”の選択信号ＳＥＬを第１、第２経路設定部２５−１、２５−２に送信する。そのため、第１経路設定部２５−１中のスイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＡ−３をオンとし、第２経路設定部２５−２中のスイッチＳＷＢ−１，ＳＷＢ−２，ＳＷＢ−３をオフとする。
このように、電源投入または所定のテストモードの際には、電圧制御発振器２８の制御電圧Ｖctrlを上下させるフィードバックループ（スイッチＳＷＢ−１，ＳＷＢ−２，ＳＷＢ−３）を切断する。一方、レギュレータの出力電圧ＶReを上下させるフィードバックループ（スイッチＳＷＡ−１，ＳＷＡ−２，ＳＷＡ−３）を形成する。
そのため、電圧制御発振器２８の制御端子Ｔctrlには、レギュレート電圧ＶReを分圧した第２制御電圧Ｖctrl-2が印加され、図７に示す傾きＫＶＣＯ１〜ＫＶＣＯ３の値を低いまま維持することができる。傾きＫＶＣＯ１〜ＫＶＣＯ３の値を低いまま維持できるため、低ジッターを維持することができる。
さらに、電源投入または所定のテストモードの際には、電圧制御発振器２８の駆動電圧として、参照クロックＲＥＦＣＬＫの増減に対応したレギュレート電圧ＶReを入力するようにレジスタ２４がレギュレータ２１を制御する。
そのため、発振周波数帯域の増減に対応した最適な制御電圧Ｖctrl-2およびレギュレート電圧ＶReを電圧制御発振器２８に供給できるため、低ジッターを維持しつつ、発振周波数範囲を拡大できる。
例えば、本例の場合、図７の特性直線ｆＶＣＯ１〜ｆＶＣＯ３に示すように、本例のＰＬＬ回路２０は、ＫＶＣＯ１〜ＫＶＣＯ３を維持しつつ、発振周波数範囲を０．５GHz〜２．５GHzとすることができる。これは、後述する比較例に係るＰＬＬ回路１２０の発振周波数範囲の１．０GHz〜２GHzよりも拡大することができるものである。
（２）レギュレート電圧ＶReの使用範囲を拡大でき、電圧制御発振器２８の発振周波数範囲（動作周波数範囲）を拡大できる。
これは、レギュレータ２１の特性が製造プロセスによりチップ毎に変動がある場合であっても、最適なレギュレータ電圧ＶReがチップ毎に得られるからである。即ち、レギュレータ電圧ＶReを分圧した第２制御電圧Ｖctrl-2（本例の場合、１／２×レギュレータ電圧ＶRe）を制御端子Ｔctrlに印加する際に、電圧制御発振器２８が所定の周波数のクロックを出力するようなレギュレータ電圧ＶReを出力するように、レジスタ２４がレギュレータ２１を制御するからである。
例えば、本例の場合、図７中の特性直線ｆＶＣＯ１に示すように、第２制御電圧Ｖctrl-2を制御端子Ｔctrlに印加する際に、出力クロックＯＵＴＣＬＫの周波数が１．５GHzの出力が得られるようなレギュレータ電圧ＶReがチップ毎に得られる。そのため、ＰＬＬ回路２０として１．０GHz〜２．０GHzの出力周波数範囲(動作周波数範囲)を保証できる。
そのため、図８に示すように、レギュレータ２１の製造プロセスのばらつきによる発振周波数変動分を考慮した場合であっても、例えば後述する比較例と比べた場合、使用範囲Ｘ２〜Ｘ３を、０．２Ｖ〜１．４Ｖに拡大することができる。加えて、比較例と比べた場合、それ以外の不使用範囲（Ｘ１〜Ｘ２，Ｘ３〜Ｘ４）を０Ｖ〜０．２Ｖ、および１．４Ｖ〜１．６Ｖに縮小することができる。
このように、発振周波数ごとに最適なレギュレート電圧ＶReを得るようにレジスタ２４がレギュレータ２１を制御するため、ＰＬＬ回路２０として保証できる発振周波数範囲（動作周波数範囲）を拡大することができる。
また、本例のレギュレート電圧ＶReは、電圧制御発振器２８だけでなく、ＰＬＬ回路２０を構成するその他の位相周波数比較器２２、チャージポンプ２３、ロウパスフィルタ２６にも駆動電圧として供給されている。そのため、上記（１）、（２）のように、電源投入または所定のテストモードの際に、参照クロックＲＥＦＣＬＫの周波数が変化した場合であっても、発振周波数ごとに最適なレギュレート電圧ＶReを得るようにレジスタ２４がレギュレータ２１を制御できる。
その結果、電圧制御発振器２８だけでなく、ＰＬＬ回路２０を構成するその他の位相周波数比較器２２、チャージポンプ２３、ロウパスフィルタ２６にも駆動電圧ＶReを安定的に供給できる点で有利である。
［第２の実施形態（制御電圧発生回路の接続位置のその他の一例）］
次に、第２の実施形態に係る半導体記憶装置について、図９および図１０を用いて説明する。この実施形態は、制御電圧発生回路の接続位置のその他の一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
図示するように、本例のＰＬＬ回路２０は、下記の点で、上記第１の実施形態と相違している。即ち、制御電圧発生回路２７の出力が、第２経路設定回路３５−２を介して、ロウパスフィルタ２６の入力に接続されている。そして、第２経路設定部３５−２は、ロウパスフィルタ２６の入力に接続され、スイッチＳＷＢ−３を備えていない点で上記第１の実施形態と相違している。
次に、図１０を用いて、本例の第２制御電圧Ｖctrl-2の出力波形について説明する。
図示するように、制御電圧発生回路２７、第２経路設定部３５−２、ロウパスフィルタ２６の構成は、上記第１の実施形態と同様である。しかし、制御電圧発生回路２７の出力が、第２経路設定回路３５−２を介して、ロウパスフィルタ２６の入力に接続されている。
そのため、ロウパスフィルタ２６を通過した後の第２制御電圧Ｖctrl-2の出力波形３９´は、ロウパスフィルタ２６を通過する前の第２制御電圧Ｖctrl-2の出力波形３９に比べ、より平滑に形成される。
動作は、上記第１の実施形態と同様であるため、詳細な説明を省略する。
上記のように、この実施形態に係るＰＬＬ回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。
さらに、本例に係る制御電圧発生回路２７は、その出力が、第２経路設定回路３５−１を介して、ロウパスフィルタ２６の入力に接続されている。
そのため、ロウパスフィルタ２６を通過した後の第２制御電圧Ｖctrl-2の出力波形３９´は、ロウパスフィルタ２６を通過する前の第２制御電圧Ｖctrl-2の出力波形３９に比べ、より平滑に形成することができる。
その結果、上記＜４−１．＞、＜４−２．＞において説明した電源投入または所定のテストモードの際であっても、電圧制御発振器２８に入力する第２制御電圧Ｖctrl-2の信頼性をより向上できる点で有利である。
［第３の実施形態（差動電圧制御発振器（Differential ＶＣＯ）を適用した一例）］
次に、第３の実施形態に係る半導体記憶装置について、図１１を用いて説明する。この実施形態は、上記電圧制御発振器２８を、差動電圧制御発振器（Differential ＶＣＯ）に適用した一例に関するものである。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。
図示するように、上記第１、第２の実施形態では、電圧制御発振器２８として制御端子Ｔctrlが単一であるシングルエンド（Single-end）の電圧制御発振器（Single-end ＶＣＯ）を適用した場合を例に挙げて説明した。本例では、電圧制御発振器として、２つの制御端子の差に応じて駆動する差動電圧制御発振器（Differential ＶＣＯ）５８を適用した場合の一例である。
図示するように、本例に係るＰＬＬ回路２０は、差動電圧制御発振器５８を備え、チャージポンプ２３−２、ロウパスフィルタ２６−２、制御電圧発生回路２７−２、を更に備えている点で、上記第１の実施形態と相違している。
チャージポンプ２３−２の入力は第１経路設定部２５−１に接続され、出力はロウパスフィルタ２６−２に接続されている。
ロウパスフィルタ２６−２の出力は、第２経路設定部２５−２のスイッチＳＷＢ−４の一端に接続されている。
制御電圧発生回路２７−２の出力は、第２経路設定部２５−２のスイッチＳＷＡ−４の一端に接続されている。
スイッチＳＷＡ−４、ＳＷＢ−４の他端は、差動電圧制御発振器５８の負側の制御端子に接続されている。
差動増幅制御発振器５８の正側の制御端子には、制御電圧Ｖctrl_plusとして、制御電圧発生回路２７−１から出力される制御電圧Ｖctlr-2+ またはロウパスフィルタ２６−１から出力される制御電圧Ｖctlr-1+ のいずれか一方が、上記テストモードに応じて切り替えて入力される。差動増幅制御発振器５８の負側の制御端子には、制御電圧Ｖctrl_minusとして、制御電圧発生回路２７−２から出力される制御電圧Ｖctlr-2- またはロウパスフィルタ２６−２から出力される制御電圧Ｖctlr-1- のいずれか一方が、上記テストモードに応じて切り替えて入力される。
本例に係るＰＬＬ回路２０の制御電圧ΔＶctrlと発振周波数との特性直線は、図１２のように示される。ここで、この図において、制御電圧ΔＶctrlは、制御電圧Ｖctrl_plusと制御電圧Ｖctrl_minusとの差分である（ΔＶctrl＝Ｖctrl_plus−Ｖctrl_minus）。
そのため、図中の特性直線ｆＶＣＯ１´〜ｆＶＣＯ３´の傾きＫＶＣＯ１´〜ＫＶＣＯ３´もいずれも等しく、１GHz/V程度となる（傾き：ＫＶＣＯ１´＝ＫＶＣＯ２´＝ＫＶＣＯ３´＝１GHz/V）。
その他の動作等は、上記第１の実施形態と同様であるため、詳細な説明を省略する。
上記のように、この実施形態に係るＰＬＬ回路によれば、少なくとも上記（１）乃至（２）と同様の効果が得られる。
さらに、本例によれば、電圧制御発振器として、制御端子の差分に応じて駆動する差動電圧制御発振器（Differential ＶＣＯ）５８を備えている。そのため、本例に係るＰＬＬ回路２０は、チャージポンプ２３−２、ロウパスフィルタ２６−２、制御電圧発生回路２７−２、を更に備えている点で上記第１の実施形態と相違している。
従って、差動増幅制御発振器５８の正側、負側の制御端子には、制御電圧Ｖctrl_plusまたは制御電圧Ｖctrl_minusが入力される。そのため、制御電圧Ｖctrl_plusおよび制御電圧Ｖctrl_minusが変動した場合であっても、その差分の制御電圧ΔＶctrlを保持できるため、制御電圧が変動した場合でも、出力クロックＯＵＴＣＬＫの出力周波数をより安定化できる点で有利である。
［比較例］
次に、上記第１乃至第３の実施形態と比較するために、比較例に係るＰＬＬ回路について、図１３乃至図１５を用いて説明する。この説明において、上記第１の実施形態と重複する部分の詳細な説明を省略する。図１３は、比較例に係るＰＬＬ回路１２０を示すブロック図である。
＜構成例＞
図示するように、比較例に係るＰＬＬ回路１２０は、位相周波数比較器１２２、チャージポンプ１２３、ロウパスフィルタ１２６、および電圧制御発振器１２８のいずれもがレギュレータ１２１から駆動電圧を供給されている点は、上記第１乃至第３の実施形態と共通している。一方、比較例に係るＰＬＬ回路１２０は、レジスタ、制御電圧発生回路、および第１、第２経路設定部を備えていない点で上記第１乃至第３の実施形態と相違している。
＜動作＞
次に、図１４、図１５を用いて、比較例に係るＰＬＬ回路１２０の動作について説明する。
図１４は、比較例に係るＰＬＬ回路１２０の制御電圧Ｖctrlと発振周波数との関係を示す図である。
図中の特性直線ｆＶＣＯ１１に示すように、制御電圧Ｖctrlの下限が０．３Ｖで、そのときの電圧制御発振器１２８の出力クロックＯＵＴＣＬＫの発振周波数が１GHzである。また、制御電圧Ｖctrlの上限が１．３Ｖで、そのときの電圧制御発振器１２８の出力クロックＯＵＴＣＬＫの発振周波数が２GHzである。出力クロックＯＵＴＣＬＫの発振周波数は、分周器１２９により1/10に分周され、位相周波数比較器１２２に出力される。
そのため、比較例に係るＰＬＬ回路１２０は、外部の参照クロックＲＥＦＣＬＫが１００MHzから２００MHzの範囲に対応して動作できることになる。上記のように、制御電圧Ｖctrlを１Ｖ変化させたときに、発振周波数がどれだけ変化するかを一般的にＫＶＣＯと呼ぶ。
ここで、形式的にＰＬＬ回路１２０の動作周波数範囲を広くするためには、ＫＶＣＯ１１を大きく（直線の傾きを大きく）し、図中の特性直線ｆＶＣＯ１２に示すようにすれば良いとも思われる。しかし、ＫＶＣＯ１１が大きくなると、制御電圧Ｖctrl電圧のわずかな変化で電圧制御発振器１２８の出力クロックＯＵＴＣＬＫの周波数が変化してしまう。ここで、周波数の変化は位相の変化に他ならないため、ジッターが増大することになる。そのため、ジッターを抑えるためにはできるだけＫＶＣＯは小さくするほうがよい。
このように、低ジッター化と広帯域化（発振周波数の上限下限の差を大きくすること）は相反する要求であることがわかる。
また、上述のように電圧制御発振器１２８の発振周波数は、電源電圧が上昇すれば発振周波数が上昇し、電源電圧が下がれば発振周波数が下降する。したがって、レギュレータ（Voltage Regulator）１２１の出力電圧ＶReが、製造プロセスばらつきによって変動してしまった場合、図１４中の特性直線ｆＶＣＯ１１、ｆＶＣＯ１２が、上下にずれてしまう。
従って、図１４に示すように、このような製造プロセスのばらつきによる発振周波数変動分を考慮すると、保証できる発振周波数範囲（動作周波数範囲）は低減する。本比較例の場合、レギュレータ１２８の製造プロセスのばらつきを考慮すると、出力電圧ＶReにおいても、使用範囲Ｘ１２〜Ｘ１３は、０．３Ｖ〜１．３Ｖである。そのため、それ以外の範囲は０Ｖ〜０．３Ｖ、および１．３Ｖ〜１．６Ｖは、不使用範囲となってしまう。
上記のように、比較例に係るＰＬＬ回路１２０では、以下のような問題がある。
第１に、発振周波数範囲（動作周波数範囲）を広げようとして電圧制御発振器１２８のＫＶＣＯを大きくすると、ジッターが大きくなってしまうため、低ジッターを維持しつつ、発振周波数範囲を拡大できない。
第２に、レギュレータ（Voltage Regulator）１２１からの出力電圧ＶReが、製造プロセスばらつきによって変動するが、その変動分を考慮すると保証できる使用範囲が低減するため、電圧制御発振器１２８の発振周波数範囲（動作周波数範囲）が狭くなってしまう。
以上、第１乃至第３の実施形態および比較例を用いて本発明の説明を行ったが、この発明は上記各実施形態および比較例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態および比較例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態および比較例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
この発明の第１の実施形態に係るＰＬＬ回路を含むディスプレイ駆動システムを示す図。 第１の実施形態に係るＰＬＬ回路を示すブロック図。 第１の実施形態に係る制御電圧発生回路の構成例を示す回路図。 第１の実施形態に係るチャージポンプの構成例を示す回路図。 第１の実施形態に係るロウパスフィルタの構成例を示す回路図。 第１の実施形態に係る第２経路設定部を示す回路図。 第１の実施形態に係る制御電圧と発振周波数との関係を示す図。 第１の実施形態に係るレギュレータの出力電圧の使用範囲を示す図。 第２の実施形態に係るＰＬＬ回路を示すブロック図。 第２の実施形態に係る制御電圧の出力波形を説明するための回路図。 第３の実施形態に係るＰＬＬ回路を示すブロック図。 第３の実施形態に係る制御電圧と発振周波数との関係を示す図。 比較例に係るＰＬＬ回路を示すブロック図。 比較例に係る制御電圧と発振周波数との関係を示す図。 比較例に係るレギュレータの出力電圧の使用範囲を示す図。
符号の説明
２０…ＰＬＬ回路、２１…レギュレータ、２２…位相周波数比較器、２３…チャージポンプ、２４…レジスタ、２５−１…第１経路設定部、２５−２…第２経路設定部、２６…ロウパスフィルタ、２７…制御電圧発生回路、２８…電圧制御発振器、２９…分周器、３１…外部電源。

Claims (5)

  1. 入力電圧を調整するレギュレータと、
    参照クロックとフィードバッククロックとの位相および周波数を比較し出力する位相周波数比較器と、
    前記位相周波数比較器からの出力に応じて電荷を出力するチャージポンプと、
    所定の制御信号を前記レギュレータに出力し、前記レギュレータの出力電圧を制御する電源電圧制御部と、
    電源投入または所定のテストモードの際に、前記位相周波数比較器の出力を、前記チャージポンプから前記電源電圧制御部に切り替える第１経路設定部と、
    前記チャージポンプから注入された電荷を蓄え平滑化した第１制御電圧を出力するロウパスフィルタと、
    前記レギュレータの出力電圧を分圧した第２制御電圧を出力する制御電圧発生回路と、
    制御端子に印加される前記第１、第２制御電圧および前記レギュレータの出力電圧に応じて出力クロックを出力する電圧制御発振器と、
    前記電源投入または前記所定のテストモードの際に、前記電圧制御発振器の制御端子に入力する制御電圧を、前記第１制御電圧から前記第２制御電圧に切り替える第２経路設定部と、
    前記電圧制御発信器の出力クロックを分周したフィードバッククロックを前記位相周波数比較器に出力する分周器と
    を具備することを特徴とするＰＬＬ回路。
  2. 入力電圧を調整するレギュレータと、
    参照クロックとフィードバッククロックとの位相および周波数を比較し出力する位相周波数比較器と、
    前記位相周波数比較器からの出力に応じて電荷を出力するチャージポンプと、
    所定の制御信号を前記レギュレータに出力し、前記レギュレータの出力電圧を制御する電源電圧制御部と、
    電源投入または所定のテストモードの際に、前記位相周波数比較器の出力を、前記チャージポンプから前記電源電圧制御部に切り替える第１経路設定部と、
    前記チャージポンプから注入された電荷を蓄え平滑化した第１制御電圧を出力するロウパスフィルタと、
    前記レギュレータの出力電圧を分圧した第２制御電圧を出力する制御電圧発生回路と、
    前記電源投入または前記所定のテストモードの際に、前記ロウパスフィルタの入力を、チャージポンプの出力電圧から前記第２制御電圧に切り替える第２経路設定部と、
    制御端子に印加される前記第１、第２制御電圧および前記レギュレータの出力電圧に応じて出力クロックを出力する電圧制御発振器と、
    前記電圧制御発信器の出力クロックを分周したフィードバッククロックを前記位相周波数比較器に出力する分周器と
    を具備することを特徴とするＰＬＬ回路。
  3. 前記第２制御電圧は、前記レギュレータの出力電圧と電源電圧との間に設けられた抵抗の抵抗分割により形成された電圧であり、
    前記第２制御電圧は、Ｋ×前記レギュレータの出力電圧（Ｋは、０と１の間にある有理数）なる関係を持つこと
    を特徴とする請求項１または２に記載のＰＬＬ回路。
  4. 前記抵抗分割の比は、１：１であるか、または前記Ｋは、０．５であること
    を特徴とする請求項３に記載のＰＬＬ回路。
  5. 前記電圧制御発振器は、正側および負側の制御端子を有する差動電圧制御発振器であり、
    前記負側の制御端子に電気的に接続され、前記位相周波数比較器からの出力に応じて電荷を出力するチャージポンプと、
    前記チャージポンプから注入された電荷を蓄え平滑化した第１制御電圧を出力するロウパスフィルタと、
    前記レギュレータの出力電圧を分圧した第２制御電圧を出力する制御電圧発生回路とを更に具備すること
    を特徴とする請求項１、請求項３または４のいずれか１項に記載のＰＬＬ回路。
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