CN104995612B

CN104995612B - 低同步开关噪声芯片间通信方法和系统

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Publication number: CN104995612B
Application number: CN201480005267.8A
Authority: CN
Inventors: 布赖恩·霍尔登; 约翰·福克斯; 彼得·亨特; 约翰·凯伊; 阿明·肖克罗拉; 理查德·辛普森; 阿南特·辛格; 安德鲁·斯图尔特; 朱塞佩·苏尔艾斯
Original assignee: Kang Du Laboratories Inc
Current assignee: Kang Du Laboratories Inc
Priority date: 2013-01-17
Filing date: 2014-01-17
Publication date: 2020-01-03
Anticipated expiration: 2034-01-17
Also published as: EP2926260B1; US9686107B2; EP2926260A4; EP2926260A1; US20160277222A1; US20140198837A1; WO2014113727A1; US9357036B2; US20150381768A1; US9124557B2; CN104995612A

Abstract

在物理信道中发送数据的方法和系统，其可提供高速、低延迟的接口，例如存储控制器和存储器件之间的接口，该接口无SSO噪声或SSO噪声显著降低。提供了信道接口的控制器端及存储器端的实现方式，其不需要额外的引脚数以及数据传输周期，且消耗低的功耗以及生成少的额外延迟。在本发明的一些实施方式中，使用三个或更多电压电平用于发送信号。

Description

低同步开关噪声芯片间通信方法和系统

相关申请的交叉引用

本申请要求申请日为2014年1月17日，申请号为14/158,452的美国非临时申请以及申请日为2013年1月17日，申请号为61/753,870的美国临时申请的优先权，并通过引用将此两者的内容整体并入本文。

以下参考文献通过引用整体并入本文，以供所有目的之用。

公开号为2011/0268225，申请号为12/784,414，申请日为2010年5月20日，发明人为Harm Cronie和Amin Shokrollahi，名称为《正交差分向量信令》的美国专利申请(下称“Cronie I”)；

公开号为2011/0302478，申请号为12/982,777，申请日为2010年12月30日，发明人为Harm Cronie和Amin Shokrollahi，名称为《具有抗共模噪声和抗同步开关输出噪声能力的高引脚利用率、高功率利用率芯片间通信》的美国专利申请(下称“Cronie II”)；

申请号为13/030,027，申请日为2011年2月17日，发明人为Harm Cronie，AminShokrollahi以及Armin Tajalli，名称为《利用稀疏信令码进行抗噪声干扰、高引脚利用率、低功耗通讯的方法和系统》的美国专利申请(下称“Cronie III”)；

申请号为13/463,742，申请日为2012年5月3日，发明人为Harm Cronie和AminShokrollahi，名称为《用于向量信令码的有限状态编码器和解码器》的美国专利申请(下称“Cronie IV”)；

申请号为13/603,107，申请日为2012年9月9日，发明人为Brian Holden和AminShokrollahi，名称为《为高引脚利用率、高功率利用率芯片间通信选择向量信令码并集的方法和系统》的美国专利申请(下称“Holden I”)；

申请号为13/671,426，申请日为2012年11月7日，发明人为Brian Holden和AminShokrollahi，名称为《用于向量信令码的交叉开关解码器》的美国专利申请(下称“HoldenII”)。

背景技术

在通信系统中，信息可从某一物理位置传输至另一物理位置。并且对于此类信息传输，人们一般要求其可靠、快速、且消耗的资源最少。

向量信令是一种信息发送方法。通过向量信令，多条线路中的多个信号在保持每个信号的独立性的同时可视为一个整体。其中，上述整体信号中的每一个均称为分量，所述多条线路的数量称为向量的“维数”。然而，在一些实施方式中，与差分信令对的情况一样，某一线路中的信号完全取决于另一线路中的信号。因此，在某些情况下，所述向量维数指的是多条线路中信号的自由度的数量，而非所述多条线路的数量。

在二进制向量信令中，每一分量具有坐标值(或简称“坐标”)，该坐标值为两个可能取值当中的一个。举例而言，可将8条单端信号线视为一个整体，其中，每个分量/线路的取值为信号周期两值中的一值。那么该二进制向量信令的一个“码字”即对应所述整体分量/线路组的其中一个可能状态。对于一个给定的向量信令编码方案，有效可取码字的集合称为“向量信令码”或“向量信令码集”。“二进制向量信令码”即为将信息比特映射至二进制向量的一种映射方法和/或一组规则。

在非二进制向量信令中，每个分量的坐标值选取自由多于两个的可能取值组成的组。“非二进制向量信令码”则指将信息比特映射至非二进制向量的一种映射方法和/或一组规则。

Cronie I，Cronie II，Cronie III，Cronie IV中均描述了向量信令方法的实例。

使用状态同步变化的多条线路发送信号时，由于需要物理性改变多条线路负载的输出电平，有时会在输出电路中产生不利的副作用。由电流流出电源和/或流入地线，以及/或者电能返回时所产生的异常噪声称为同步开关输出噪声或者简称SSO。

发明内容

在至少一种实施方式中，本发明提供在物理信道中发送数据的方法和装置，其可利用相同的物理引脚数实现与单端接口相比无SSO噪声或SSO噪声更小的高速、低延迟接口。

在本发明的一种例示实施方式中，描述了一种位于存储控制器和一个或多个存储器件之间的信道接口，该信道接口在无需额外引脚数且不产生大幅传输延迟的前提下，并以显著降低SSO噪声和功耗的方式至少达到与单端接口方案相同的发送处理能力。此外，该例示实施方式中还描述了上述信道接口的控制器端及存储器件端的实现方式。在本发明的一些实施方式中，使用不同的电压电平、电流电平等发送信号，而且这些电平的数目可大于二。例如，向量信令码每条线路内的信号可取三个值、四个值或其他任何更多的值。

此《发明内容》部分为以下《具体实施方式》中所描述概念的选择性简述，此《发明内容》部分的目的并不在于指出权利要求所述技术方案的关键或必要技术特征，也不在于辅助确定权利要求的范围。通过查阅以下《具体实施方式》的内容以及附图，本领域技术人员可清楚了解本发明的其他目的和/或优点。

附图说明

以下，通过参考附图，描述本发明的各种实施方式。其中，本文及附图中通篇以相同的数字标注类似元件或构件。

图1为现有单端多线接口以及本发明至少一种实施方式中的向量信令编码接口的框图。

图2所示为本发明至少一种实施方式中的多电平输出驱动器及多电平输入接收器的电路示例。

图3为在本发明的至少一种实施方式中最佳的P2P码接收器的框图。

图4为在本发明的至少一种实施方式中最佳的P4P或H4P码接收器的框图。

图5为在本发明的至少一种实施方式中最佳的4b4wT码接收器的框图。

图6为在本发明的至少一种实施方式中最佳的4b4wQ码接收器的框图。

图7为在本发明的至少一种实施方式中最佳的2b2wT码接收器的框图。

图8A和8B所示图表用于对本文所述本发明各向量信令码实施方式进行总结和比较。

图9A和9B为现有单端多线接口以及本发明至少一种实施方式中的TL3编码接口的框图。

具体实施方式

现代计算机系统的专用存储子系统使用专用存储控制器实现访问管理、性能优化、以及利用率和可靠性的提升。此类存储控制器和存储器件之间的互连必须在可用引脚数及功耗方面受到极大限制的情况下，高速运行并实现可靠且低延迟的数据传输。为了实现数据传输量和传输效率的最大化，如图1A中框图所示，使用极宽的数据传输成为常态，通常每一周期的传输比特数为128个比特或更多。此类宽I/O传输对输出驱动器功耗的影响非常大，特别是当多个比特同时改变状态时，会造成更大的影响。此类同步开关输出跃迁可引起非常大的电源电流和/或导致非常大的返流进入地线，从而显著提高系统的噪声水平。

在同步开关输出噪声的已知解决方法中，通常通过将状态转换分布至多个时钟周期，或利用额外接口信号指示线路组做出选择性状态反转，以减少允许同步变化的线路数。然而，符合标准化物理接口规格的器件不允许引入额外的接口信号，也不允许将数据传输操作的时间延长更长的一段时间。

此外，由于控制器件通常使用高速逻辑工艺，与此相对，DRAM等存储器件所依赖的专用工艺的目的在于高存储密度和低漏电率，而并不一定为高逻辑速度，因此，此类互连器件的接口设计还受到具体实施要求的制约。进而，成功的存储器-控制器互连结构必须能满足其在上述多个半导体工艺中的实施要求。

在本发明的至少一种实施方式中，提供了数种用于降低SSO噪声或消除SSO噪声的代码，此外对所述代码的特性进行了考察，并对相应编码器及解码器的例示实施方式进行了描述。

上述各解决方案均可实现如下目的：

·在高速逻辑工艺及DRAM工艺中均可实施

·编码器、驱动器、接收器以及解码器的耗电量极低

·与单端信令相比，可降低(或完全消除)SSO噪声

·适用于宽I/O的互连(128至1024线)

本发明描述了多种降低SSO噪声或消除SSO噪声的代码，所述代码的编码器和解码器的占用空间极小。在本文的主要应用中，发射器和接收器间通信信道的插入损耗极小，所以基本不存在由码间串扰(ISI)、插入损耗、参考噪声或热噪声所引起的噪声。而另一方面，由于总线尺寸相对较大，SSO噪声会引起较大的噪声。因此，在一些实例中，我们舍弃对共模噪声及参考噪声抵抗性的考量，以进一步减小本发明系统所需编码和解码电路系统的尺寸和功耗。

一般假设

为了比较及其他目的，假设参考接口设计使用单端CMOS驱动器对极短距离的非端接总线互连或点对点互连进行驱动。在示例中，假设码间串扰及传输线路损耗较小或可忽略，而且假设参考噪声及热噪声均易于处理。

类似地，为了说明及其他目的，在所有描述具体物理接口宽度的示例中均假设，数据传输所使用的信号线或引脚的数量为128。即使所描述方案可同样良好地应用于其他更宽或更窄的接口，仍作如上假设。在本文所给出的各示例中，以图1B中所示3线或4线为一组为例，对物理接口的各分组实施成组编码或成群编码，也称向量信令码。因此，一个128线的物理接口将分别采用如实施方式所描述的43或32组的情形。此外，本文还对使用更大线组的成组编码的实施方式以及线组尺寸选择中所涉及的工程学考量进行了描述。

本发明每一实施方式均可实现不同程度的降低SSO噪声和/或功耗的效果。而且，某些实施方式还允许舍弃对共模噪声及参考噪声抵抗性的考量，以达到降低实际实施中所需尺寸及功耗的目的。

在本发明的至少一种实施方式中，可使用三个或更多不同信号电平发送信号。例如，图2A所示为用于三电平或三进制信令方法的输出驱动器电路图，图2B所示为与之互补的三进制输入接收器的电路图。此外，本文还描述了使用四电平或四进制信令方法的实施方式，这些实施方式在上述例示驱动器的基础上包含额外电压电平及传输门，并在上述例示接收器的基础上包含额外输入比较晶体管或输入检测晶体管。基于上述示例，本领域技术人员可将所述概念扩展至每线多于三个或四个信号电平的情形。

三进制电平

在本发明的至少一种实施方式中，每一传输线均可按“三进制编码”方案传输三种不同输出电平。所述三进制码坐标中的各电平对应传输线上的电压电平，而该电压电平取决于系统的Vdd以及信号摆幅。为了消除描述中对电压的依赖性，以实现与单端信令的公平比较，在描述中做如下假设：

·对于全摆幅单端(SE)二进制信令，电压电平的乘数为0和1(即，电压电平为0×Vdd(此值通常等于Vss)和1×Vdd)

·对于全摆幅(FS)三进制编码，电压电平乘数为0、1/2和1

·对于低摆幅(RS)三进制编码，电压电平乘数为0、1/4和1/2。

对于本文描述的每种编码方案，我们将对其相对于单端信令的性能进行比较。其中，SSO噪声与功耗均使用单个数字表示。对于功耗而言，该单个数字将与1/4进行比较，此处1/4为单端信令的每线平均功耗。对于最差状况下的SSO噪声而言，该单个数字将与1进行比较，此处1为单端信令最差状况下的SSO噪声。

以上所示各乘数皆为示例，其目的在于描述的清晰性。本发明的一些实施方式可使用其他Vdd乘数或同等的信号电平绝对值，以同样实现标示信号的目的。举例而言，在低摆幅三进制信令的一种实施方式中，可使用坐标¹/₄Vdd，¹/₂Vdd，³/₄Vdd，而另一种实施方式中可使用坐标0V，300mV，600mV，两者均可表示小于全摆幅CMOS二进制信号范围内的三个不同坐标值。

类似地，使用四进制或更高进制信令的实施方式中，可在整个Vdd至Vss范围内定义四个(或更多)电平，从而实现全摆幅信令方案，或者在较小范围内定义所述电平，以实现低摆幅信令方案。

线路状态

下文中，为了编码算法描述的简单性，二进制的两个状态表示为0和1，三进制的三个状态表示为0、1和2。类似地，四进制的各状态表示为0、1、2和3。这些状态与上述用于状态传输的电压电平乘数无关。

驱动器功耗

对于非端接CMOS驱动器而言，当驱动器由低态跃迁至高态时，自Vdd或正供电端流出的电能主要用于改变输出线路上主要为电容性的负载上的电压。对于一给定的负载，其消耗的电量与所述跃迁的大小程度成正比。换言之，当从状态(x₁,…,x_k)跃迁至下一状态(y₁,…,y_k)时，k条线上的驱动器功耗正比于max(x₁-y₁,0)+…+max(x_k-y_k,0)的和值。在此和值中，由于具体选取的参考值在求差时已被抵消，因此其与具体选取的参考值无关。k条线上单端信号的功耗介于0和k之间，平均功耗为k/4，这是由于只有从0跃迁至1时单条线上的功耗才为1。

可通过类似的计算方法，对驱动器由较高态跃迁至较低态时用于改变输出线路上主要为电容性的负载上的电压的功耗(或者，流入Vss或地线的电流)进行评价。在一些实施方式中，作为一个设计因素，流入Vss或地线的此电流与流出Vdd或供电线的电流可具有同样的重要性。

关于驱动器的其他考虑

现有二进制输出驱动器中的一种实施方式采用CMOS反相器的结构。其中，一对图腾柱晶体管用于将电流从Vdd或正供电端引至输出引脚，或相反地，将电流从该输出引脚引至Vss或地线。众所周知，为输出驱动器使用专用供电线路可实现隔离噪声或使输入/输出操作所用电压电平与主逻辑和/或存储器系统不同的目的。一般而言，使用晶体管尺寸逐级增大的级联反相器链，以使电流处理能力从处理内部电路节点上极低的电容值和电流需求逐渐扩大至处理实际输出引脚和外部负荷处相对较大的电容值和相应增大的电流需求。

在本发明的至少一种实施方式中，用于三进制或更高进制输出电平的输出驱动器在二进制驱动器的单源单汇晶体管的基础上增加额外的中间级电压成分。这些中间级电压输出可通过连接中间级电压通道与输出引脚的CMOS传输门结构实现或通过自此类中间级电压通道接出的单个源极跟随器晶体管实现。此外，除了生成上述中间级输出，此技术还具有可生成单端或双端输出电平的优点，从而例如将总输出电平摆幅降至Vdd-Vss以下。

中间级电压电平既可在芯片内生成，也可由外部电源提供至多个芯片。需要注意的是，常用于例如调节芯片内电压等用途的线性稳压器设计为供电线上电流负荷等于输出电流。也就是说，举例而言，在负荷为10mA的条件下将Vdd从1.8V线性调压至0.8V时，从Vdd引出的电流也为10mA，消耗串联通路晶体管10mw。与此相对，可内含分立电感器及电容器的外部开关稳压器从1.8V的供电端可能只引出5.6mA的电流，从而在10mA的条件下将该电能转变为0.8V时获得80％的能效提升。因此，使用任何调节芯片内电压的稳压器时，其低效性将可能部分减弱包含额外输出电平和/或较小输出电平摆幅的代码在功耗方面的优势。

在一些实施方式中，可用信号电平的数量及大小可能受驱动器特性的制约。举例而言，某些DRAM工艺的晶体管以较高的Vt值为特征，因此导致一些所需输出信号值和可用电压通道值的组合中，栅极过驱动电压较低。

SSO噪声

SSO噪声主要由状态跃迁引起。在下述意义上，可将SSO噪声值规格化为单一数字：对于k条线上的SSO噪声，由该线上从状态(x₁,…,x_k)至状态(y₁,…,y_k)的跃迁所导致的SSO噪声设为等于|(x₁-y₁)+…+(x_k-y_k)|，此值进一步等于x坐标值的和减去y坐标值的和的差值的绝对值。由于在求差时抵消了共同参考值，因此上述SSO噪声与所述参考值无关。

对于单端二进制系统而言，每条线所产生的SSO噪声非0即1。对于k条线而言，最差状况下的SSO噪声等于k，其他状况下可等于0和k之间的任意值。简单编码方法即可大大降低此值，在某情形下，该值甚至可被完全降低至0。

对于k条线上的单端二进制信令而言，每一次跃迁的功耗均对应0,…,k上的一个二项式分布，其中，单个事件的概率为1/4，其平均值为k/4。此信令的SSO噪声也为二项式分布，且其最差状况下的SSO噪声等于k。

接收器功耗

在多个实施方式中，接收器中的静态功耗主要来自差分线路接收器或衍生自线性差分放大器拓扑结构的单个电平比较器级。因此，在需要使用额外比较器以区别每条线路上的多个信号电平等的实施方式中，静态接收电流的使用率可能较高。在一些实施方式中，可通过在不必要时关闭或禁用比较器以降低其功耗，和/或在所述比较器级上使用动态而非静态设计，对上述因素进行缓解。

4线单端信令码

4线单端信令为在4条线上直接生成普通单端信令，即每条线独立运行单端信令。此方式对应的代码非常简单：4条线上发送的所有码元即为4个比特形成的如下16个向量(a,b,c,d)：

(0,0,0,0)，(0,0,0,1)，(0,0,1,0)，(0,0,1,1)，(0,1,0,0)，(0,1,0,1)，(0,1,1,0)，(0,1,1,1)，

(1,0,0,0)，(1,0,0,1)，(1,0,1,0)，(1,0,1,1)，(1,1,0,0)，(1,1,0,1)，(1,1,1,0)，(1,1,1,1)

功耗及SSO噪声

很显然，上述4线方案的平均功耗为1。这是因为：按以上定义方式，每条线的平均功耗为0.25；在4种跃迁中，即0到0，0到1，1到0，和1到1，只有0到1的跃迁需要1个单位的功耗，而其他所有跃迁所需要的功耗均为0。由于所有跃迁的概率均相等，因此每条线的平均功耗为0.25，4条线上的平均功耗则为4×0.25＝1。在最差状况下，每条线的平均功耗为1，4条线上的平均功耗则为4。此方案4条线上最差状况下的SSO噪声为4，因此最差状况下每条线的SSO噪声为1。因此，在最差状况下，128线接口的功耗为128个单位，平均功耗为32个单位，平均标准差为(假设在均匀随机输入的情况下)27.71。

编码及解码

此代码无谓真正的编码及解码，所述编码及解码操作通过驱动器和接收器直接在互连线中输出和输入二进制值实现。其中，接收器对线路进行采样并测量其值，并将该值与1/2进行比较。如果该值小于1/2，则被定为0，否则定为1。

与热噪声相关的解码器SNR

假设上述线路均单独受到平均值为0、方差为σ²的加性高斯白噪声的扰动，我们欲求出四元组中至少一个比特出现误差的概率。由于各线路上的噪声相互独立，所述概率等于：

其中，

为互补误差函数。我们欲求出此误差概率等于1e-15时的σ值。如果我们将此σ值写为σ＝10^-s/20的形式，那么此处的s即为以dB为单位的SNR。因此，我们欲求出的即为误差概率等于1e-15时的此SNR。通过数值计算可求得，本方案的SNR为：SNR≈24.1dB。

TL3跃迁限幅编码

对于非端接CMOS驱动器而言，跃迁非常重要，因此，通过跃迁编码信息是极其合理的。当在线路上使用二进制状态时，无法降低SSO噪声以及保持引脚的完全利用率，所述完全利用率即在每一时钟周期内在所有线路上传输一个比特的性能。因此，某些用于降低SSO噪声的已知方法中使用三进制信令及跃迁限幅型编码。

TL3即为此类代码中的一种，其可将峰值SSO噪声降至只为单端信令的33％。

在本发明的至少一种实施方式中，可采用相加对3取余法将二进制数据编码为TL3。此运算先将0/1/2三个整数中的一个与另一个此类整数相加，然后求出此相加结果除以3后的余数，如下表所示：

	0	1	2
				0	0	1	2
1	1	2	0
				2	2	0	1

TL3编码用于接口大小为3线的接口，即使用时钟周期间的状态跃迁已最小化的3条线路为一组的接口。在本发明的一种例示实施方式中，采用了三进制代码与简易FIR(有限脉冲响应)滤波器相结合的方式。此FIR滤波器将一个时钟保留为历史时钟，并将新的信息编码为相对于所述历史时钟的变化量。自同步状态跃迁检测的其他已知实现方式可等同应用于此。对于解码器而言，其对每条线路的状态所实施的操作越少，则越有效。

在低摆幅TL3(TL3-RS)中，每线SSO噪声峰值为1/6，小于单端信令的每线SSO噪声峰值的17％。全摆幅TL3(TL3-FS)的每线SSO噪声峰值为1/3，小于单端信令的每线SSO峰值的34％。

TL3-RS编码信令的平均线路功耗约为单端信令平均线路功耗的20.6％。TL3-FS编码信令的平均线路功耗约为单端信令平均线路功耗的41.1％。

在上述及其他实施例中，如果总的线路数不能被接口大小整除，则该接口设计为其剩余线路以与正常操作具有相同延迟的透传模式工作。

图9为比较发送芯片与接收芯片之间常规宽I/O端口的3线分组与使用TL3码的类似端口的3线分组的框图。如上文所述，用于表示3个三进制坐标值的实际信号电平与TL3编码/解码无关，因此图9中所展示的既为TL3-FS，亦为TL3-RS。

在图9所示TL3端口中，所述发射器内的历史存储元件的实施方式示为包括跃迁限幅编码器下游6个触发器中的3个。在其他实施方式中，各元件可按照不同顺序组织并实现同等性能。

用于处理TL3所用三进制码的接收器前端需每线设置两个比较器以及两个参考电平，这些电平通常分别处于信号电平0和1以及信号电平1和2之间。如图所示，所述发射器内的历史存储元件包括一组6个触发器，该触发器组与自三进制接收器、经线路触发器、至跃迁限幅解码器的主数据流并行运行。在其他实施方式中，各所需元件可按照不同顺序组织并实现同等性能，例如，可将所述解码器紧邻设置于三进制接收器下游。

总信号摆幅的降低

在本发明的至少一种实施方式中，所选代码可与低信号摆幅结合，以实现比上述全摆幅二进制CMOS参考例更大的SSO噪声削减效果。在一个具体实施例中，所述TL3代码可与前述低摆幅(RS)信号电平相结合，从而获得TL3-RS信令方法。编码方法与信号摆幅条件之间的其他此类结合若非明确描述于下文，则应视为已隐式包含于所描述的元件之内。

跃迁限幅码的其他变体

上述TL3编码还具有其他更为有效的变体。在本发明的一种实施方式中，所述接口尺寸为四。用于此方式中的紧致码与TL3所用代码类似，且称为简易跃迁限幅4线码或TL4s。此外，还有另一种使用较大编码器和解码器的变体，称为高级跃迁限幅4线码或TL4e编码。对于这两种接口：

·TL4s-RS的峰值SSO噪声为单端信令的18.75％

·TL4s-RS的峰值SSO噪声为单端信令的12.5％

对于以上每一种，其平均线路功耗略优于对应的TL3全摆幅及低摆幅信令。

在其他两种变体中，所述接口尺寸分别为5线和8线。在这两种情形中，其简易版编码器均能达到类似于高级版4线接口的性能。此外，此两种变体均同样具有高级版。对于上述两种接口的简易版：

·TL5s-RS的峰值SSO噪声为单端信令的15％

·TL8s-RS的峰值SSO噪声为单端信令的12.5％

在所有上述情形中，各线路均具有三种状态，即所用代码为三进制码。使用四进制编码(即利用4个电平编码)可获得更多优势，但与此同时，需付出驱动器电路系统更为复杂且接收器使用更多比较器的代价。例如，使用四进制编码和4线接口时总能将峰值SSO噪声降至单端信令的25％，而且平均功耗也能获得进一步的削减。

跃迁码重置

跃迁码的使用还存在两个相关议题。第一个议题在于，当总线的使用频率较低时，如何保证其两端所用历史值之间的协调性。第二个议题将于下节详述，其宗旨在于当总线闲置时，如何保证线路中跃迁的最小化。

上述第一个议题的目的在于保证总线两端历史值为相同值。对于连续运行的总线而言，这不是一个问题。原因在于，所述历史值在每一时钟后均会被进行设定。然而，对于双向数据总线类的总线而言，由于各发送-接收对使用所述总线的频率低且生成数据的间隔较短，所以可额外使用重置功能对所述历史功能的值进行协调。

如此，当数据总线闲置时，两端FIR滤波器内的历史值均重设为已知值，而当该数据总线使用时，所述重设值在数据变为有效的瞬间被释放。

在地址总线由TL3码编码的应用中，上述问题有两种可选解决方案。第一种方案为在地址总线闲置时重置所述历史值。第二种方案只需在启动时令该地址总线运行一个时钟即可。

闲置码控制

上述跃迁码的使用所伴随的第二个议题的目的在于妥善地控制总线的闲置码。由于使用跃迁码的一个优势在于使总线内的跃迁最小化，因此当总线闲置不用时，可能希望保证总线内不产生任何跃迁。多数总线在大部分时间内保持闲置状态，因此此状态下的功耗对于系统的总功耗极其重要。

对于跃迁码而言，除了总线内传递的某一种具体值不会导致跃迁外，其他值均会导致跃迁。如上所述，由于数据总线保持于重置值上，上述问题对于数据总线而言不是一个问题。对于地址及控制总线，此问题有三种可选解决方案。

第一个方案为通过设置控制器和物理总线之间的接口，使得地址及控制总线在闲置期间只生成所述编码为不导致跃迁的特定值。

第二个方案仿照地址总线的做法，使处于闲置状态的地址及控制总线保持重置状态。

第三个方案为在总线接口中增设总线状态保持电路，该电路在发送端额外设置触发器，用于检测总线值与在上一时钟内的值是否相同。然后，由编码器将检测结果信息通过其他特殊码字发送至远端。TL3和TL4码可分别以第9或第17状态的形式编码此码字。

高级TL4降SSO噪声码

在本发明的至少一种实施方式中，前述称作TL4的系数编码代码的此变体将4个比特的数据编码为4条线路中的四进制信号。此高级编码器从不使用只由极限值构成的16个码字，所述极限值例如为2,2,2,0，而只使用其他65个不符合此条件的码字。各线路状态含4个极限值时，只存在15种可能结果，因此不能用于编码4个字节。反之，含其他个数的极限值时，均可实现此编码目的。各线路状态含3个极限值时，存在17种可能结果，含其他个数的极限值时效果更佳。

TL4编码

此编码器的任务在于根据接收到的4个比特(a,b,c,d)计算码字。该编码器既可保持表示处于值为1的上一状态(中性状态)的某一线路的索引值的额外状态q以及表示其他位置索引值的向量p[0]，p[1]，p[2]，也可在运行过程中算出该额外状态。如果所述四个输入比特对应整数n，则可进行如下操作：将h(x)定义为h(-1)＝h(1)＝0，h(x)＝1，且如果n＝0，则不实施任何处理；如果n＝1，则使索引值为p[0]的线路发生大小为+1的变化量；如果n＝2，则使索引值为p[1]的线路发生大小为+1的变化量；如果n＝3，则使索引值为p[2]的线路发生大小为+1的变化量；如果n＝4，则使索引值为p[0]的线路发生大小为-1的变化量；如果n＝5，则使索引值为p[1]的线路发生大小为-1的变化量；如果n＝6，则使索引值为p[2]的线路发生大小为-1的变化量；如果n＝7，则使索引值为p[0]的线路发生大小为h(p[0])的变化量，且使索引值为p[1]的线路发生大小为h(p[1])的变化量；如果n＝8，则使索引值为p[0]的线路发生大小为h(p[0])的变化量，且使索引值为p[2]的线路发生大小为h(p[2])的变化量；如果n＝9，则使索引值为p[1]的线路发生大小为h(p[1])的变化量，且使索引值为p[2]的线路发生大小为h(p[2])的变化量；如果n＝10，则使索引值为q的线路发生大小为-1的变化量，且使索引值为p[0]的线路发生大小为h(p[0])的变化量；如果n＝11，则使索引值为q的线路发生大小为-1的变化量，且使索引值为p[1]的线路发生大小为h(p[1])的变化量；如果n＝12，则使索引值为q的线路发生大小为-1的变化量，且使索引值为p[2]的线路发生大小为h(p[2])的变化量；如果n＝13，则使索引值为q的线路发生大小为+1的变化量，且使索引值为p[0]的线路发生大小为h(p[0])的变化量；如果n＝14，则使索引值为q的线路发生大小为+1的变化量，且使索引值为p[1]的线路发生大小为h(p[1])的变化量；如果n＝15，则使索引值为q的线路发生大小为+1的变化量，且使索引值为p[2]的线路发生大小为h(p[2])的变化量。除此以外，还须对索引值q以及p[0]，p[1]，p[2]进行更新。例如，在n＝0,...,9的情况下，并不一定需要使q发生变化，因此向量p也可保持不变。而在其他情况下，q必定发生变化。以上16种情况无需完全保有，可寻找捷径对其简化。例如，n＝1,2,3的情况与上述类似且可通过更佳的方式进行处理。

在其他实施方式中，上述编码算法可使用以下两表：

TL3编码：对于给定的三个比特(a,b,c)以及前一状态(p[0],p[1],p[2])，求出替代该前一状态的唯一后一状态。此目的可通过以下算法实现，其中“闲置”状态对应比特序列[1,1,1]。

相应地，在一种实施方式中，编码器首先接受三个输入比特(a,b,c)，然后由第一逻辑门电路判断所述三个输入比特中的第一对两个比特(c,b)是否均为1。如果是，则由选择电路利用所述第一对两个比特确定(通过计算索引值b+2c)需改变状态的输出线路。其后，编码器从状态存储电路(例如触发器存储元件)接收该线路的前一状态，并结合第三输入比特，算出所确定线路的新状态(例如，根据与表T1同等的逻辑查找功能计算)。在上述第一对两个输入比特均为1的情况下，所述第一逻辑门电路的输出与所述第三个数据比特(a)共同可选地组成(例如，当a＝0时)查找回路，以实现表T2的查找功能并利用查找结果确定所述第一对两条线路的新状态。例如，输入比特为[0,1,1]时，根据前一状态[0,2,1]得出的后一状态为[1,1,1](这是因为cb＝1且a＝0，所以根据表T2修改p[0]和p[1]，将p[0]＝0改至p[0]＝1，将p[1]＝2改至p[1]＝1)；输入比特为[0,0,1]时，根据前一状态[0,2,1]得出的后一状态为[0,2,2](这是因为cb＝0，b+2c＝2且a＝0，因此根据表T1，将p[2]＝1改至p[2]＝2)。本领域技术人员可意识到的是，也可对上述各关系式实施布尔运算，从而得到同等的表达式。

在此方案中，即使比特a,b,c为均匀选择的独立随机值，线路状态也并非全部概率均等。各线路的稳态概率分布表示为以下向量：

13/315,59/1260,1/35,59/1260,1/18,13/420,1/35,13/420,1/42,13/315,

59/1260,1/35,59/1260,1/18,13/420,1/35,13/420,1/42,13/315,59/1260,

1/35,59/1260,1/18,13/420,1/35,13/420,1/42。

此向量的第i个分量对应于i-1的三进制展开式所表达的线路状态的概率。因此，13/315为状态[0,0,0]出现的概率，59/1260为状态[1,0,0]出现的概率，以此类推。

对于平均功耗而言，假定在a,b∈{0,1,2}的情况下a→b的跃迁所需要的功耗正比于max(b-a,0)-c·min(b-a,0)。其中，c为任意选择的常数。那么，则可发现平均功耗与单端信令平均功耗的相对比值与c无关。根据此假设，可求出单端信令的平均功耗为(1+c)/4，即0→0和1→1的跃迁不需要任何功耗，0→1的跃迁需要1个单位的功耗，1→0的跃迁需要c个单位的功耗。

对于TL3码而言，通过计算可知，其每条线路的平均功耗为(1+c)×37/360。因此，TL3码的平均功耗与单端信令平均功耗的比值为37/90，约等于0.411。

TL3解码：解码器的任务在于根据前一状态p＝(p[0],p[1],p[2])和后一状态s＝(s[0],s[1],s[2])推导出比特a,b,c。

TL4编码：对于给定的四个比特(a,b,c,d)以及前一状态(p[0],p[1],p[2],p[3])，求出替代该前一状态的唯一后一状态。此目的可通过以下算法实现，其中“闲置”状态对应比特序列[1,1,1,1]。例如，当输入[1,0,1,1]时，[0,2,1,2]的后一状态为[0,2,0,1]。在此方案中，即使比特a,b,c,d为均匀选择的独立随机值，线路状态也并非全部概率均等。

对于平均功耗而言，通过计算可得出TL4码的平均功耗为1247/10560。因此，TL4码的平均功耗与单端信令平均功耗的比值为(10/3)×(1247/10560)＝1247/3168，约等于0.394。此值与如何在跃迁量的基础上对功耗进行建模无关。事实上，如果将各下行跃迁乘以权重因子c，各上行跃迁乘以权重因子1，那么单端信令平均功耗变为(1+c)/4，而TL4码平均功耗变为(1+c)×1247/12672。可见，上述比值保持不变，与c值无关。

相应地，在一种实施方式中，由所述编码器的第一逻辑门电路判断四个比特(a,b,c,d)中的第四比特(d)是否为逻辑0。如果是，则由第一选择电路选出将要改变状态的线路。其中，被选线路的索引值根据另外两个比特算出(根据比特a和b，以a+2b的形式算出)，而被选线路的新状态根据表T1并利用该被选线路的前一个状态以及剩余接收数据比特(c)的数据值进行计算。当所述第四比特(d)为逻辑1时，由所述编码器的第二逻辑门电路判断第二对两个比特(b,c)是否均为1。如果不是，则根据以上所示的以及

等输入比特组合确定索引值，并选出对应的两条需进行状态跃迁的线路。然而，如果b和c也均为逻辑1(即b＝c＝d＝1)，则另外使用第三逻辑门电路判断输入比特a是否为逻辑0。如果是，则令所述第一、第二和第三条线路根据其各前一状态以及表T2更新其状态。此外，当所有比特均为1时，任何线路的状态均无需更改。本领域技术人员可意识到的是，也可对上述各关系式实施布尔运算，从而得到同等的表达式。

TL4解码：此解码器的任务在于根据前一状态p＝(p[0],p[1],p[2],p[3])和后一状态s＝(s[0],s[1],s[2],s[3])推导出比特a,b,c,d。

P2P降SSO噪声码

在本发明的至少一种实施方式中，描述了一种P2P码，其为在两条线路上运行的四进制码。该码具有下列四种二维码字：

(1/2,0)，(0,1/2)，(1/2,1)，(1,-1/2)

功耗及SSO噪声

在该码所有16种可能的状态间跃迁模式中，8种的功耗为0，4种的功耗为1/2，剩余4种的功耗为1。因此，两条线路上的平均功耗为3/8，即每条线路上的平均功耗为3/16≈0.1875，为单端信令平均功耗的75％。此外，此码所导致的两条线路上最差状况下SSO噪声为1，两倍优于单端信令所导致的最差状况下SSO噪声。根据以上结果可知，通过使用此码，128线接口的最差状况下功耗为64个单位，平均功耗为24个单位，平均标准差为(假设在均匀随机输入的情况下)3.32。

P2P编码及解码

此编码器的任务在于根据接收到的四个比特(a,b,c,d)计算出相应码字。

解码时，假设所述线路上的值为x，y(可为均衡化值)。

此处描述两种解码方案。第一种方案的宗旨在于，获得以下两种比较的比较结果：

-比较x和y，并将相应比特表示为e；

-比较(x+y)/2和0，并将相应比特表示为f。

图3为本发明的至少一种实施方式中使用此方案的最优P2P码接收器框图。

第二种方案使用图2B所示的两个叠置CMOS单端接收器，以生成x_high、x_low、y_high和y_low。

在每一种方案中，均采用组合数字逻辑电路从上述比较结果中对两个原始比特进行恢复。

P4P降SSO噪声码

在本发明的至少一种实施方式中，描述了P4码的一种变体，称为P4P码。在该码中，抗共模噪声干扰能力被舍弃，以额外获得一比特。该码具有下列16种四维码字：

±(1/2,1/6,1/6,-1/6)，±(1/2,1/6,-1/6,1/6)，±(1/6,-1/6,1/2,1/6)，±(1/6,-1/6,1/6,1/2)，

±(1/6,1/2,1/6,-1/6)，±(1/6,1/2,-1/6,1/6)，±(-1/6,1/6,1/2,1/6)，±(-1/6,1/6,1/6,1/2)

功耗及SSO噪声

在该码所有256种可能的状态间跃迁模式中，64种的功耗为0，48种的功耗为1/3，80种的功耗为2/3，48种的功耗为4/3，剩余16种的功耗为5/3。因此，四条线路上的平均功耗为5/8，即每条线路上的平均功耗为5/32＝0.15625，为非端接单端信令平均功耗的62.5％。

上述跃迁模式中的一半所引起的SSO噪声等于0，另一半所引起的SSO噪声等于4/3。因此，最差状况下SSO噪声为4/3，三倍优于单端信令所导致的最差状况下SSO噪声。此外，此码的平均SSO噪声为2/3，同样三倍优于单端信令的平均SSO噪声。根据以上结果可知，通过使用此码，128线接口的最差状况下功耗为160/3≈53.33个单位，平均功耗为20个单位，平均标准差为(假设在均匀随机输入的情况下)16.81。

P4P编码

此码的编码器的任务在于根据接收到的四个比特(a,b,c,d)计算出相应码字。此目的主要通过两种不同方式实现。第一种方式使用纯数字编码器以及以下伪代码：

if d＝＝0then

将1/2赋值于索引号为a+2×b的线路

将1/6赋值于索引号为

和

的线路

为x的逻辑否定值*/

将-1/6赋值于索引号为

的线路

Else

将-1/2赋值于索引号为a+2×b的线路

将-1/6赋值于索引号为

和

的线路

为x的逻辑否定值*/

将1/6赋值于索引号为

的线路

例如，如果输入比特为(a,b,c,d)＝(1,1,1,0)，由于d＝0，则可知符合上述第一种情况。因此，将索引号为1+2×1＝3的线路设为1/2，将索引号为

和

的线路设为1/6，将索引号为的线路设为-1/6，从而得到码字(1/6,-1/6,1/6,1/2)。

第二种方式中的解码器使用该码的矩阵表达形式，并计算如下模拟值：对于给定的(a,b,c,d)(在此方式中表示为+1和-1，而非0和1)，做如下处理：

-计算(a+b+d)/6并将结果赋值于线1

-计算(a-b+d)/6并将结果赋值于线2

-计算(a+c-d)/6并将结果赋值于线3

-计算(a-c-d)/6并将结果赋值于线4

P4P解码

此解码器的任务在于从线路中接收值x，y，z，u(可为均衡化值)，并生成这些值对应的比特a，b，c，d。下文中假设接收比特恢复为+1和-1，而非0和1。为执行上述任务，所述解码器使用四个比较器，其中一个比较器用于对值x，y，z，u的线性组合与固定参考值0进行比较，其余三个比较器用于对所述各值当中某些值的线性组合与所述各值当中剩余值的线性组合进行比较。

-比较(x+y+z+u)/4和0，以获得比特a

-比较x和y，以获得比特b

-比较z和u，以获得比特c

-比较(x+y)/2和(z+u)/2，以获得比特d

图4为在本发明的至少一种实施方式中用于所述P4P码的最佳接收器框图。

与热噪声相关的解码器SNR

假设线路中的值均受到均值为0、方差为σ²的相互独立的加性高斯白噪声项的扰动，我们欲计算出上述每个比较器的误差的概率。

-第一比较器对(x+y+z+u)/4和0进行比较。对于半数的码字而言，此噪声项的均值为1/6，而对于另一半的码字而言，此项的均值为-1/6。因此，(x+y+z+u)/4的值即为±1/6+m，其中，m为均值为0、标准差为σ/2的高斯随机变量。当所述均值为1/6时，所述噪声项小于0的概率为

此外，在均值为-1/6的情况下所得到的概率与上述相同。

-第二比较器对x和y，也即x-y和0进行比较。此情况下所述随机变量的均值为1/3或-1/3。因此，该随机变量的值可表示为±1/3+m，其中，m为均值为0、标准差为的高斯随机变量。此比较器的误差概率为0.5erfc(1/6σ)。

-第三比较器与第二比较器性质类似，因此该比较器的误差概率为0.5erfc(1/6σ)。

-第四比较器对(x+y)/2和(z+u)/2，也即(x+y)/2-(z+u)/2和0进行比较。此情况下所述随机变量的均值为±1/3，因此，该随机变量的值可表示为±1/3+m，其中，m为均值为0、标准差为σ的高斯随机变量。当上述均值为1/3时，此噪声项小于0的概率为

此外，在均值为-1/3的情况下所得到的概率与上述相同。

总体而言，上述比较器中的至少一个发生误差的最大概率为

数值近似法的计算结果表明，要想达到1e-15的误块率，所需要的SNR为30.6dB，劣于单端信令的SNR，比其大6.5dB。

H4P降SSO噪声码

在本发明的至少一种实施方式中，描述了一种H4P码，其为Kandou H4码的变体。该码中，抗共模噪声能力被舍弃，以额外获得一比特。该码具有下列16种四维码字：

±(1/2，0，0，0)，±(0，1/2，0，0)，±(0，0，1/2，0)，±(0，0，0，1/2)，

±(1/4，1/4，1/4，-1/4)，±(1/4，1/4，-1/4，1/4)，±(1/4，-1/4，1/4，1/4)，±(-1/4，1/4，1/4，1/4)

功耗及SSO噪声

在该码所有256种可能的状态间跃迁模式中，52种的功耗为0，24种的功耗为1/4，100种的功耗为1/2，16种的功耗为3/4，36种的功耗为1，24种的功耗为5/4，剩余4种的功耗为3/2。因此，该4线接口的平均功耗为13/32，即每条线路上的平均功耗为13/128＝0.10156，约为非端接单端信令平均功耗(0.25)的40％。此外，其每条线路最差状况下功耗为3/8，为单端信令最差状况下功耗的37.5％。上述跃迁模式中的一半所引起的SSO噪声等于0，另一半所引起的SSO噪声等于1。因此其最差状况下SSO噪声为1，四倍优于当使用单端信令时可导致的该4线接口的最差状况下SSO噪声。此码的平均SSO噪声为1/2，同样四倍优于单端信令的平均SSO噪声。根据以上结果可知，通过使用此码，128线接口的最差状况下功耗为48个单位，平均功耗为17.5个单位，平均标准差为(假设在均匀随机输入的情况下)12.87。

H4P编码

此编码器的任务在于根据接收到的四个比特(a,b,c,d)计算出相应码字。此目的主要通过两种不同方式实现。第一种方式使用纯数字编码器以及以下伪代码：

-计算(a+b+c+d)/8并将结果赋值于线1

-计算(a+c)/8-(b+d)/8并将结果赋值于线2

-计算(a+b)/8-(c+d)/8并将结果赋值于线3

-计算(a+d)/8-(b+c)/8并将结果赋值于线4

H4P解码

此解码器的任务在于从线路中接收值x，y，z，u(可为均衡化值)，并生成这些值对应的比特a，b，c，d。我们假设这些比特恢复为+1和-1，而非0和1。为执行上述任务，所述解码器使用四个比较器，其中一个比较器用于对值x，y，z，u的线性组合与固定参考值0进行比较，其余三个比较器用于对所述各值当中某些值的线性组合与所述各值当中剩余值的线性组合进行比较。

-比较(x+y+z+u)/4和0，以获得比特a

-比较(x+z)/2和(y+u)/2，以获得比特b

-比较(x+y)/2和(z+u)/2，以获得比特c

-比较(x+u)/2和(y+z)/2，以获得比特d

图4为在本发明的至少一种实施方式中用于所述H4P码的最佳接收器框图。

与热噪声相关的SNR

-第一比较器对(x+y+z+u)/4和0进行比较。对于半数的码字而言，此噪声项的均值为1/8，而对于另一半的码字而言，此项的均值为-1/8。因此，(x+y+z+u)/4的值即为±1/8+m，其中，m为均值为0、标准差为σ/2的高斯随机变量。当所述均值为1/8时，所述噪声项小于0的概率为

此外，在均值为-1/8的情况下所得到的概率与上述相同。

-所有其他比较器的误差概率均相等。例如，第三比较器对(x+y)/2和(z+u)/2，也即(x+y)/2-(z+u)/2和0进行比较。此情况下所述随机变量的均值为±1/4。因此，该随机变量的值可表示为±1/4+m，其中，m为均值为0、标准差为σ的高斯随机变量。当所述均值为1/4时，此噪声项小于0的概率为

此外，在均值为-1/4的情况下所得到的概率与上述相同。

总体而言，上述比较器中的至少一个发生误差的最大概率为

数值近似法的计算结果表明，要想达到1e-15的误块率，所需要的SNR至少为30.2dB，劣于单端信令的SNR，比其大6.1dB。

4b4wT消SSO噪声码

在本发明的至少一种实施方式中，描述了一种4b4w码，其为两种Kandou码的并集。该码提供完全的抗SSO噪声能力，并具有下列16种四维码字：

±(1/2,-1/2,0,0)，±(1/2,0,-1/2,0)，±(1/2,0,0,-1/2)，±(0,1/2,-1/2,0)，

±(0,1/2,0,-1/2)，±(0,0,1/2,-1/2)，±(1/2,-1/2,1/2,-1/2)，±(1/2,-1/2,-1/2,1/2)

功耗及SSO噪声

在该码所有256种可能的状态间跃迁模式中，28种的功耗为0，84种的功耗为1/2，剩余144种的功耗为1。因此，四条线路的平均功耗为186/256＝93/128，即每条线路上的平均功耗为93/512＝0.181640625，约为单端信令平均功耗的73％。此码所引起的SSO噪声为0。根据以上结果可知，通过使用此码，128线接口的最差状况下功耗为32个单位，平均功耗为23.25个单位，平均标准差为(假设在均匀随机输入的情况下)10.93。

4b4wT编码

伪代码如下：

if(c&d)＝＝0/*“&”为逻辑与运算符*/

将1赋值于索引号为a+2×b的线路

将-1赋值于索引号为

的线路/*

表示异或，为c的逻辑否定值*/

将0赋值于其他两条线路

Else

将1赋值于索引号为a和b+2的线路

将-1赋值于索引号为

和

的线路

例如，如果输入比特为(a,b,c,d)＝(1,0,1,0)，由于1和0的逻辑与运算结果为0，则可知符合上述第一种情况。因此，将索引号为1+0×2＝1的线路设为1，将索引号为的线路设为-1，将其他线路设为0，从而得到结果码字(0,1,0,-1)。

4b4wT解码：第一种方式

此解码由若干个多输入比较器完成。此目的可通过多种方式达成。以下描述其中一种方式。

假设所述线路上的值为x，y，z，u(可为均衡化值)。第一步，获得以下五种比较的比较结果：

-比较(x+2z)/3和u，并将相应比特表示为e；

-比较(x+2b)/3和u，并将相应比特表示为f；

-比较(2x+u)/3和y，并将相应比特表示为g；

-比较(2x+y)/3和z，并将相应比特表示为h；

-比较(2u+z)/3和x，并将相应比特表示为i。

之后，使用组合数字逻辑电路从所述五个比特中对四个原始比特进行恢复。

图5A为在本发明的至少一种实施方式中上述方式所使用接收器的框图。

4b4wT解码：第二种方式

同样地，假设所述线路上的值为x，y，z，u(可为均衡化值)。第一步，获得以下八种比较的比较结果：

-比较(x+5u)/6和(y+z)/2，并将相应比特表示为e；

-比较(x+y)/2和(5z+u)/6，并将相应比特表示为f；

-比较(x+u)/2和(5z+y)/6，并将相应比特表示为g；

-比较(x+z)/2和(5u+y)/6，并将相应比特表示为h；

-比较(x+u)/2和(5y+z)/6，并将相应比特表示为i；

-比较(x+z)/2和(5y+u)/6，并将相应比特表示为j；

-比较(x+y)/2和(5u+z)/6，并将相应比特表示为k；

-比较(z+u)/2和(5y+x)/6，并将相应比特表示为l。

之后，使用组合数字逻辑电路从所述八个比特中对四个原始比特进行恢复。

图5B为在本发明的至少一种实施方式中上述方式所使用接收器的框图。

与热噪声相关的SNR

此处使用与前述情形中的一种相同的分析方法。对于上述第一种方式中的解码器，比较器可具有的最小平均值(绝对值)为±1/6。因此，实际值等于±1/6+m，其中，m为均值为0、标准差为

的高斯随机变量。所以，比较器当中的任何一个算出错误值的概率为

而且上述比较当中至少一个出错的最大概率为

数值近似法的计算结果表明，此情况下的SNR为29.7dB，劣于单端信令的SNR，比其大5.7dB。

对于上述第二种方式中的解码器，比较器可具有的最小平均值(绝对值)为±1/3。因此，实际值等于±1/3+m，其中，m为均值为0、标准差为的高斯随机变量。所以，比较器当中的任何一个算出错误值的概率为

而且上述比较当中至少一个出错的最大概率为

数值近似法的计算结果表明，此情况下SNR＝28.6dB。该SNR值劣于单端信令的SNR，比其大4.6dB。

4b4wQ消SSO噪声码

在本发明的至少一种实施方式中，描述了一种4b4w码，其为Kandou四进制码当中的一种。该码提供完全的抗SSO噪声能力，并具有下列16种四维码字：

(-1/2，-1/6，1/6，1/2)，(-1/6，-1/2，1/6，1/2)，(-1/2，-1/6，1/2，1/6)，(-1/6，-1/2，1/2，1/6)

(1/6，-1/6，-1/2，1/2)，(1/6，-1/2，-1/6，1/2)，(1/2，-1/6，-1/2，1/6)，(1/2，-1/2，-1/6，1/6)

(-1/2，1/2，1/6，-1/6)，(-1/6、1/2，1/6，-1/2)，(-1/2，1/6，1/2，-1/6)，(-1/6，1/6，1/2，-1/2)

(1/6，1/2，-1/2，-1/6)，(1/6，1/2，-1/6，-1/2)，(1/2，1/6，-1/2，-1/6)，(1/2，1/6，-1/6，-1/2)

功耗及SSO噪声

在该码所有256种可能的状态间跃迁模式中，16种的功耗为0，40种的功耗为1/3，64种的功耗为2/3，72种的功耗为1，剩余64种的功耗为4/3。因此，四条线路的平均功耗为5/6，即每条线路上的平均功耗为5/24≈0.20833，约为单端信令平均功耗的83.33％。此码所引起的SSO噪声为0。根据以上结果可知，通过使用此码，128线接口的最差状况下功耗为128/3≈42.67个单位，平均功耗为20个单位，平均标准差为(假设在均匀随机输入的情况下)12.79。

4b4wQ编码

此码的编码器的任务在于根据接收到的四个比特(a，b，c，d)计算出相应码字。

伪代码如下：

-将-1/2赋值于索引号为

的线路

为x的逻辑否定值

-将-1/6赋值于索引号为

的线路//“&”为逻辑与运算符

-将1/6赋值于索引号为

的线路//“|”为逻辑或运算符

-将1/2赋值于索引号为

的线路

4b4wQ解码

假设所述线路上的值为x，y，z，u(可为均衡化值)。第一步，获得以下六种比较的比较结果：

-比较x和y，并将相应比特表示为e；

-比较x和z，并将相应比特表示为f；

-比较x和u，并将相应比特表示为g；

-比较y和z，并将相应比特表示为h；

-比较y和u，并将相应比特表示为i；

-比较z和u，并将相应比特表示为j；

之后，使用组合数字逻辑电路从所述六个比特中对四个原始比特进行恢复。

图6为在本发明的至少一种实施方式中用于4b4wQ码的最优接收器的框图。

与热噪声相关的SNR

此情况下的SNR值与无参照PAM-4接收器的SNR值完全相同，即达到1e-15的误差概率所需要的SNR约为30.5dB。

2b2wT降SSO噪声码

在本发明的至少一种实施方式中，描述了一种2b2wT码，其为在两条线路上运行的Kandou四进制码中的一种。该码具有下列四种二维码字：

(1/2,0)，(-1/2,0)，(0,1/2)，(0,-1/2)

功耗及SSO噪声

在该码所有16种可能的状态间跃迁模式中，8种的功耗为0，4种的功耗为1/2，剩余4种的功耗为1。因此，两条线路的平均功耗为3/8，即每条线路上的平均功耗为3/16≈0.1875，为单端信令平均功耗的75％。此码导致的两条线路上最差状况下SSO噪声为1，两倍优于单端信令所导致的最差状况下SSO噪声。根据以上结果可知，通过使用此码，128线接口的最差状况下功耗为64个单位，平均功耗为24个单位，平均标准差为(假设在均匀随机输入的情况下)3.32。

2b2wT编码

此码的编码器的任务在于根据接收到的四个比特(a,b,c,d)计算出相应码字。

伪代码如下：

-将-1/2赋值于索引号为

的线路

为x的逻辑否定值

-将-1/6赋值于索引号为

的线路//“&”为逻辑与运算符

-将1/6赋值于索引号为

的线路//“|”为逻辑或运算符

-将1/2赋值于索引号为

的线路

2b2wT解码

-比较x和y，并将相应比特表示为e；

-比较x和z，并将相应比特表示为f；

-比较x和u，并将相应比特表示为g；

-比较y和z，并将相应比特表示为h；

-比较y和u，并将相应比特表示为i；

-比较z和u，并将相应比特表示为j；

之后，使用组合数字逻辑电路从所述6个比特中对4个原始比特进行恢复。

图7为在本发明的至少一种实施方式中用于2b2wT码的最优接收器的框图。

与热噪声相关的SNR

总结以及各种代码的比较

图8的图表用于对本文所述本发明各向量信令码实施方式进行总结和比较。

以上实施例虽然描述了向量信令码在点对点互连或由总线实现的芯片间互连中的应用，但不应以任何方式视为对本发明的范围构成了限制。本申请中所述方法同样适用于其他互连拓扑结构以及其他通信媒介，包括用于光通信、电容性通信、感应式通信以及无线通信的媒介。因此，此处所使用的描述性词语，如“电压”和“信号电平”应视为包括其在其他度量系统中的同等概念，如“光强”、“射频调制”等。此处所用词语“物理信号”包括可传送信息的物理现象的所有适用形态和/或属性。此外，物理信号可以为有形的非暂时性信号。

Claims

1.一种用于互连存储控制器件和至少一个存储器件且使用向量信令码传输二进制数据的系统，其特征在于，包括：

一组互连线，从所述存储控制器件连接至所述至少一个存储器件，所述一组互连线具有基本相同的传输特性；

发送接口，设于所述存储控制器件内以及所述至少一个存储器件中的每一个内且所述发送接口与所述一组互连线相连接，其中每个发送接口包括一编码器，且用于将所述二进制数据在所述发送接口中通过跃迁编码为具有三电平或更多电平的一向量信令码字以及用于将所述向量信令码字在一个传输周期内，从所述发送接口经所述一组互连线传输至至少一个接收接口，其中，对所述二进制数据的所述编码是至少基于所述二进制数据以及所述一组互连线的前一状态的信号电平，其中，所述编码器用于：

接收所述二进制数据的三个输入比特；

接收用于驱动所述一组互连线中的第一连线、第二连线和第三连线的三进制驱动电路的前一输出状态；

判断所述三个输入比特的前两个比特是否不均为1，如果是，则根据所述前两个比特选择一输出连线，并根据被选连线的前一状态的信号电平以及第三个输入比特，为该被选连线选择一新的输出状态的信号电平；

判断所述前两个比特是否均为1，然后通过选择确定所述第一连线和第二连线的新的输出状态的信号电平，其中，根据所述第三个输入比特做出所述选择，根据所述第一和第二连线的前一状态的信号电平确定所述第一连线和第二连线的所述新的输出状态的信号电平；以及

在所述第一连线、第二连线和第三连线中生成输出信号；接收接口，设于所述存储控制器件内以及所述至少一个存储器件中的每一个内且所述接收接口与所述一组互连线相连接；其中由至少一个所述接收接口将所述向量信令码字解码为二进制输出数据。

2.权利要求1所述的系统，其特征在于，所述一组互连线中互连线的数量、每个向量信令码字的位数、以及所述二进制数据的位数均相等。

3.权利要求1所述的系统，其特征在于，所述传输周期不长于经所述一组互连线传输所述二进制数据所需的时间。

4.权利要求1所述的系统，其特征在于，所述接收接口中的每一个均保留跨越至少一个先前传输周期的内部状态的信号电平的记录。

5.一种使用向量信令码在由一组互连线连接的存储控制器件和至少一个存储器件之间传输二进制数据字的方法，其特征在于，包括：

将所述二进制数据字通过跃迁编码为由具有三个值或更多值的符号组成的向量信令码字，其中，对所述二进制数据字的所述编码是至少基于所述二进制数据字以及所述一组互连线的前一状态的信号电平，其中，对所述二进制数据字的解码包括：

通过编码器接收三个输入比特；

接收三进制驱动电路的前一输出状态，该三进制驱动电路用于驱动第一连线、第二连线和第三连线；

在所述第一连线、第二连线和第三连线中生成输出信号；

在一个传输周期内，经所述一组互连线发送所述向量信令码字；

接收所述向量信令码字；

将所述向量信令码字解码为接收的二进制数据字。

6.权利要求5所述的方法，其特征在于，所述二进制数据字的位数、所述一组互连线的线数、以及所述向量信令码字的位数均相等。

7.权利要求5所述的方法，其特征在于，所述传输周期不长于经所述一组互连线传输所述二进制数据字所需的时间。

8.权利要求5所述的方法，其特征在于，由一接收接口保留跨越至少一个先前传输周期的内部状态的信号电平的记录。

9.权利要求5所述的方法，其特征在于，选择所述输出连线是根据由第一个比特和两倍第二个比特的和所确定的索引号对连线作出选择。

10.权利要求9所述的方法，其特征在于，根据相加对3取余法确定被选连线的新的输出状态的信号电平。