TWI785765B - 時鐘電路及為cpu提供時鐘的方法 - Google Patents

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Abstract

一種時鐘電路，包括：鎖頻環 （FLL），該FLL包括：被配置為產生代表第一頻率的信號的信號產生電路；耦接到CPU的時鐘輸入端的輸出端；配置為鎖定到該第一頻率的振盪器；和該時鐘電路還可包括電源，耦接到該振盪器和該CPU。

Description

時鐘電路及為CPU提供時鐘的方法
本發明涉及電路技術領域，特別地涉及時鐘電路及為CPU提供時鐘的方法。
鎖相環 （Phase Locked Loop，PLL） 是在電子設備中使用的電路，用於產生與參考頻率（通常是晶體振盪器的頻率）具有特定關係的穩定頻率。 PLL 可以產生明顯大於參考頻率的頻率。例如，一個 PLL 可以從幾百兆赫茲的參考頻率產生幾千兆赫茲頻率。
本發明提供時鐘電路及為CPU提供時鐘的方法，可將為CPU提供的時鐘鎖定到期望的頻率（例如，第一頻率）。
本發明提供的一種時鐘電路，可包括：鎖頻環 （FLL），該FLL包括：被配置為產生代表第一頻率的信號的信號產生電路；耦接到CPU的時鐘輸入端的輸出端；配置為鎖定到該第一頻率的振盪器；該時鐘電路還可包括電源，耦接到該振盪器和該CPU。
本發明提供的另一種時鐘電路，可包括耦接在時鐘源的時鐘輸出端和CPU的時鐘輸入端之間的鎖頻環（FLL），該FLL包括被配置為鎖定到由該時鐘源產生的第一頻率的振盪器，以及其中該CPU和該振盪器被配置為在相同的電源電壓域中操作。
進一步，在一些實施例中，本發明的FLL還包括：控制器，該控制器被配置為響應於由該電源提供給該振盪器的該電源電壓的變化，使該振盪器偏離該第一頻率。例如，其中該控制器被配置為響應於該電源電壓的下降，使該振盪器產生小於該第一頻率的頻率。
本發明提供的一種為CPU提供時鐘的方法，用於鎖頻環 （FLL），該方法包括：接收電源電壓；接收代表第一頻率的信號；基於該代表該第一頻率的信號和該電源電壓向 CPU 提供時鐘信號，其中該CPU 該電源電壓供電，並且其中該提供時鐘信號包括：將該時鐘信號鎖定到該第一頻率；和響應於該電源電壓的變化，使該時鐘信號偏離該第一頻率。
本發明實施例通過FLL為CPU提供時鐘，可將為CPU提供的時鐘鎖定到期望的頻率（例如，第一頻率）。此外，在一些實施例中，FLL響應於電源電壓的變化而偏離該期望的頻率，由此以跟隨CPU 電晶體最大工作頻率的頻率為 CPU 提供時鐘。
在說明書及申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬技術領域具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及申請專利範圍當中所提及的“包含”及“包括”為一開放式的用語，故應解釋成“包含但不限定於”。“大體上”是指在可接受的誤差範圍內，所屬技術領域具有通常知識者能夠在一定誤差範圍內解決所述技術問題，基本達到所述技術效果。此外，“耦接”一詞在此包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接在一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或通過其它裝置或連接手段間接地電性連接至該第二裝置。以下所述為實施本發明的較佳方式，目的在於說明本發明的精神而非用以限定本發明的保護範圍，本發明的保護範圍當視後附的申請專利範圍所界定者為准。
接下面的描述為本發明預期的最優實施例。這些描述用於闡述本發明的大致原則而不應用於限制本發明。本發明的保護範圍應在參考本發明的申請專利範圍的基礎上進行認定。
發明人已經認識到現代中央處理單元（Central Processing Unit，CPU）遭受由不穩定的配電網絡（power distribution networks）引起的性能（例如，速度）損失。配電網絡是配置為向CPU提供電源電壓的電路，從而為CPU的操作供電。現代配電網絡所特有的電流和電源密度的增加不可避免地導致電源電壓出現意外波動（fluctuation），從而對 CPU 的性能產生負面影響。這是因為在眾多其他參數中，電晶體可以開啟（switched on）和關閉（switched off）的最大速度取決於電源電壓。施加到電晶體的電源電壓越大，電晶體可以達到的切換速度（switching speed）就越大。
在本文中，術語“CPU”包括任何合適類型的處理單元，包括例如通用處理器、單核處理器、多核處理器、圖形處理單元、專用集成電路、數位信號處理器、物理處理單元、現場可編程門陣列、微控制器等。
圖1A是圖示根據一些實施例的作為時間的函數的代表性配電網絡的電源電壓的曲線圖。理想情況下，電源電壓隨時間呈現恆定值。不幸的是，這在現代CPU中很難實現，主要是因為CPU電路中存在大的電流和電源密度。如圖1A所示，電源電壓以周期性方式變化。在這種情況下，電源電壓 V 1大於電源電壓 V 2。在其他情況下，電源電壓可能以不同方式變化。例如，電源電壓可能會在時間 t 1出現急劇下降，隨後可能會隨時間緩慢增加。
圖1B是圖示根據一些實施例的作為電源電壓的函數的代表性電晶體的最大工作頻率（operating frequency）（例如，切換頻率（switching frequency））的曲線圖。該曲線反映了電晶體的截止頻率（cut-off frequency）與電壓相關的事實。在該示例中，電壓-頻率的相關性是線性的，但並非所有實施例都受此限制，因為其他行為（二次、多項式、對數、指數等）也是可能的。電壓-頻率的相關性可以例如由電晶體設計定義和/或由在電晶體的製造中使用的技術來定義。
如圖所示，最大工作頻率隨著電源電壓的增加而增加（曲線的形狀和斜率取決於複數個參數，這些參數包括電晶體製造中使用的節點和電晶體的佈局）。因此，電源電壓V 1對應的最大工作頻率大於電源電壓V 2對應的最大工作頻率。該圖說明了一個問題，在某些情況下，電源電壓下降的幅度足以導致最大工作頻率低於為CPU提供時鐘的時鐘頻率（f clock）。產生這種情況時，電晶體（以及 CPU）的性能會下降，因為電晶體無法跟上時鐘頻率。
發明人已經開發了補償CPU中的電源電壓波動（fluctuation）（例如，電源電壓下降）的時鐘電路。發明人開發的時鐘電路可以響應於電源電壓的降低而將時鐘頻率降低到大約等於（或低於）CPU在該特定電源電壓下的最大工作頻率的值。圖1C根據一些實施例示出該概念。在常規條件下，電源電壓等於 V 1，時鐘頻率設置為大約等於電晶體在V 1處的最大工作頻率的值（f clock1）。當電源電壓由於配電網絡的波動而下降到 V 2時，時鐘頻率可以設置為大約等於 電晶體在V 2處的最大工作頻率的值（f clock2）。因此，CPU 的電晶體可以始終以跟踪或接近其最大工作頻率的值工作。
在一些實施例中，發明人開發的時鐘電路包括鎖頻環（Frequency Locked Loop，FLL）。這裡描述的各類型的FLL可以在電源電壓近似恆定時鎖定到參考頻率，並且響應於電源電壓的變化而偏離（deviate）該參考頻率。在一些實施例中，FLL在與CPU相同的電源電壓域中工作。例如，FLL 和 CPU可以從公共電源接收相同的電壓（例如，沒有 DC-DC 轉換器改變電壓電平）。因此，FLL 和 CPU 經歷相同的電源電壓波動。使用這種方法，FLL 以跟隨（follow） CPU 電晶體最大工作頻率的頻率為 CPU 提供時鐘。
在一些實施例中，FLL可以與時鐘源（例如，具有鎖相環（PLL）的晶體振盪器）結合使用。在常規操作期間，FLL 配置為鎖定到時鐘源的頻率。然而，當電源電壓產生變化時，FLL 被配置為偏離時鐘源的頻率並跟隨CPU 電晶體的最大工作頻率。作為時鐘源的替代（或除此之外），在一些實施例中，可以使用值產生器來輸出表示期望的頻率的信號。在這樣的實施例中，FLL被配置為鎖定到由該信號表示的頻率。該信號可以以複數種方式中的任何一種來表示期望的頻率。例如，該信號可以是類比的，並且類比信號的特性（例如，幅度、功率、相位、頻率等）可以指示（例如，成比例的或基於預定義的關係）期望的頻率。或者，該信號可以是數位的，並且可以用表示期望的頻率的值（例如，二進制、十進制、十六進制等）進行編碼。
在一些實施例中，FLL可以包括一個或複數個環形振盪器（或其他類型的振盪器）。環形振盪器可以配置有可控延遲單元。FLL 產生的頻率可以通過控制環形振盪器的延遲來控制。在一些實施例中，可以基於電源電壓的變化來控制環形振盪器的可控延遲單元。例如，當環形振盪器接收到的電源電壓為V 1時，可以將環形振盪器的延遲設置為d 1。然而，當環形振盪器接收到的電源電壓下降到V 2時，環形振盪器的延遲可以設置為d 2，其中d 2＞d 1。換言之，延遲隨著電壓供應的降低而增加，從而響應於電源電壓的降低而降低由FLL產生的頻率。在一些實施例中，環形振盪器可以與 CPU 處於相同的電源電壓域中，從而允許環形振盪器產生允許 FLL 跟隨 CPU 電晶體的最大工作頻率的延遲。
因此，一些實施例涉及一種時鐘電路，該時鐘電路包括具有以第一頻率產生時鐘信號的時鐘輸出端的時鐘源，以及耦接在該時鐘源的時鐘輸出端和CPU的時鐘輸入端之間的FLL。FLL可以包括被配置為鎖定到該第一頻率的環形振盪器。時鐘電路還可以包括耦接到環形振盪器和CPU的電源。作為舉例，本發明中所述“第一頻率”為在常規條件下（例如，電源電壓未發生波動時）希望提供給CPU的時鐘的頻率。
圖2A是說明根據一些實施例的用於為CPU 106提供時鐘的電路的框圖。時鐘電路包括時鐘源102、輸出端103、FLL 104和電源106。時鐘電路為CPU 108的操作提供時鐘。電源106可以包括例如AC-DC轉換器、開關模式調節器、線性調節器、電容調節器或它們的任何合適的組合。電源106向FLL 104和CPU 108提供電源電壓，使得FLL 104和CPU 108可以從電源接收基本相同的電壓。因此，FLL 104和CPU 108處於相同的電源電壓域中。在該實施例中，電源106和CPU108之間沒有DC-DC轉換器，並且電源106和FLL 104之間沒有DC-DC轉換器。輸出端103耦接到CPU 108的時鐘輸入端。
時鐘源102可以包括振盪器（例如，晶體振盪器）。在一些實施例中，時鐘源102還可包括用於增加振盪器頻率的電路。例如，在一些實施例中，可能期望產生千兆赫茲範圍內的頻率，但振盪器可能能夠產生最多幾十兆赫茲的頻率。因此，時鐘源102可以包括倍頻器（frequency multiplier），例如PLL。
FLL 104包括環形振盪器（ring oscillator，ROSC）110。ROSC 110可由數位控制迴路控制​​以保持FLL輸出的頻率近似等於時鐘源輸出的頻率。 ROSC 110還可以例如響應於電源電壓的瞬時波動而進一步被控制以在短時間內偏離時鐘源的頻率。在一些實施例中，配電網絡的帶寬之外的電源電壓的波動可能導致環形振盪器的加速和減速。由於 ROSC 110 與 CPU 處於相同的電源電壓域（因為它們被提供相同的電源電壓），環形振盪器產生的頻率波動可以模仿 （mimic）CPU 變化的最大工作頻率。因此，當產生電壓供給下降時，ROSC 110展現頻率下降以跟隨電壓供給下降（例如，成比例）。該本地時鐘頻率的降低為 CPU 內部的電晶體提供了額外的時間裕度（timing margin），從而使 CPU 在降低電壓供應的情況下仍能保持穩健運行。
圖2B是圖示根據一些實施例的作為電源電壓的函數的代表性ROSC 110的輸出頻率的曲線圖。如該圖中所描繪的，ROSC 110被設計為根據電源電壓的電平來改變其輸出頻率。更具體地，ROSC 110隨著電源電壓的降低而降低其輸出頻率。在一些實施例中，ROSC 110可以被設計為使得圖2B的電壓-頻率特性的形狀近似匹配圖1B的電壓特性的形狀。例如，ROSC 110可以被設計為使得圖2B的電壓-頻率特性的斜率近似匹配圖1B的電壓特性的斜率。附加地或替代地，ROSC 110可以被設計為使得圖2B的電壓-頻率特性的行為（例如，線性、二次、多項式、對數、指數等）近似匹配圖1B的電壓特性的行為。由於 ROSC 110 和 CPU 108 處於相同的電源電壓域中，因此在任何電源電壓電平下，具有近似匹配的形狀可確保 ROSC 110 產生的頻率近似等於 CPU的最大工作頻率。
再次參考圖2A，FLL 104還包括參考時鐘產生器112、輸出計數器114、輸入計數器116、誤差計算器118和控制器120。這些組件可以被設計為i）將ROSC 110的輸出頻率鎖定到由時鐘源102產生的時鐘頻率和ii）允許ROSC 110的輸出頻率響應於電源電壓的變化而至少暫時偏離時鐘源102產生的時鐘頻率。
輸出計數器114基於參考時鐘產生器112產生的參考時鐘來監控ROSC 110的輸出頻率。例如，參考時鐘可以具有26MHz的頻率，並且輸出計數器可以計數在參考時鐘的一個週期內ROSC110產生的時鐘的週期數。類似地，輸入計數器116基於由參考時鐘產生器112產生的參考時鐘來監視時鐘源102的輸出頻率。計數器114和116向誤差計算器118提供指示各自頻率的值。誤差計算器118因此產生一個表示計數器檢測到的頻率之間的差異的誤差信號。例如，當ROSC 110的頻率被鎖定到時鐘源的頻率時，誤差信號可能為零。相比之下，當ROSC 110的頻率不同於時鐘源的頻率時，誤差信號可能不為零。
可以將誤差信號提供給控制器 120。在一些實施例中，控制器 120 包括比例積分（Proportional-Integral，PI）控制器，但是其他類型的控制器，包括比例、積分、微分或其任何合適的組合，也可被使用。在一些實施例中，PI控制器是有益的，因為它減少了穩態誤差。控制器120可以被設計為使ROSC 110的輸出頻率跟踪時鐘源的頻率。
如上所述，ROSC 110可以被配置為根據電源電壓的變化來改變其輸出頻率。在一些實施例中，ROSC 110包括複數個可控延遲單元。可以基於從電源106接收的電源電壓來設置由可控延遲單元提供的延遲。圖3是說明包括複數個可控延遲單元的代表性環形振盪器的框圖。在該示例中，ROSC 110包括精細（fine）延遲塊314和粗（coarse）延遲塊316。精細延遲塊314包括複數個精細延遲單元，在該示例中，使用可控緩衝器320來實現這些精細延遲單元。每個緩衝器在被激活時，可以引入相對小的延遲，例如小於5ps（例如，大約1ps）。在該示例中，精細延遲塊314包括九個緩衝器（儘管並非所有實施例都限於特定數量的緩衝器），每個緩衝器具有用於設置可編程延遲的6位（bit），總共54位精細控制。
粗延遲塊316包括複數個粗延遲單元，在該示例中，這些粗延遲單元是使用觸發器來實現的。每個粗延遲單元在被激活時可能引入相對大的延遲，例如超過10ps（例如，大約20ps）。精細延遲塊和粗延遲塊都可以使用數位代碼來控制。例如，可以使用精細延遲代碼來控制精細延遲塊，並且可以使用粗延遲代碼來控制粗延遲塊。在一種實現方式中，當增加粗延遲代碼時，可以將精細延遲代碼調整精細控制範圍的-1/4（例如-11個代碼）；反之，當減小粗延遲代碼時，將精細延遲代碼調整精細控制範圍的+1/4（例如，+11個代碼）。在一些實施例中，代碼可以表示在環形振盪器處接收的電源電壓。因此，由精精細延遲塊和粗略延遲塊引入的延遲可共同反映電源電壓的變化。在一些實施例中，延遲單元可以使用在CPU 108中使用的相同類型的邏輯門和電晶體來實現，從而允許環形振盪器的頻率在任何給定電源電壓下近似匹配CPU的最大工作頻率。例如，CPU 108和ROSC 110的電晶體都可以使用相同的製造工藝並根據相同的電晶體佈局來製造。
在圖3的例子中，ROSC 110還包括迴路318和邏輯門312。迴路318和邏輯門312共同使ROSC 110能夠形成閉環，從而將延遲的變化轉化為輸出頻率的變化。
圖4是示出根據一些實施例的用於對CPU提供時鐘的代表性方法的流程圖。方法400可以使用圖2A的時鐘電路或使用任何其他合適的電路來實現。方法400在步驟402開始，在該步驟時鐘電路接收電源電壓。電源電壓可以由耦接到時鐘電路和CPU兩者的電源產生，使時鐘電路與CPU處於相同的電源電壓域中。
在步驟404，時鐘電路從時鐘源接收第一頻率的第一時鐘信號。例如參考圖2A，在步驟404，FLL 104可以接收由時鐘源102產生的時鐘信號。
在步驟406，時鐘電路基於在步驟402接收的電源電壓和在步驟404接收的第一時鐘信號向CPU提供第二時鐘信號。步驟406可以包括將第二時鐘信號鎖定到第一頻率（子步驟406A），並且響應於電源電壓的變化使第二時鐘信號偏離第一頻率（子步驟406B）。
在一些實施例中，子步驟406A包括對與第一時鐘信號相關的第一轉換的次數進行計數，對與第二時鐘信號相關的第二轉換的次數進行計數，以及基於第一轉換的次數和第二轉換的次數控制第二時鐘信號（使用例如圖2A的輸出計數器114、輸入計數器116、誤差計算器118和控制器120）。
在一些實施例中，子步驟406B包括響應於電源電壓的降低而將第二時鐘信號的頻率降低到低於第一頻率。這可以例如通過增加由FLL提供的延遲來實現（使用例如圖3的精細延遲塊314和/或粗延遲塊316）。
圖2A中描繪的FLL包括一個環形振盪器。在其他實現中，FLL可以包括一個以上的環形振盪器。在一些實施例中，具有複數個環形振盪器使FLL的頻率動態範圍得以擴展。圖5中描繪了一種這樣的實施方式，該實施方式包括一對環形振盪器110。其中一個環形振盪器後耦接一分頻器520，該分頻器520使FLL的頻率動態範圍向較小頻率範圍擴展。例如，分頻器可以將ROSC 110的頻率除以二。
類似於圖2A中的實現，輸出計數器114、輸入計數器116和誤差計算器118提供指示時鐘源的頻率與FLL的頻率之間差異的指示。在一些實施例中，一次只有一個環形振盪器向輸出端提供時鐘。例如，向輸出端提供時鐘的振盪器可以是“Error Online”（誤差在線）信號對應的振盪器，不向輸出端提供時鐘的振盪器可以是“Error Offline”（誤差離線）信號對應的振盪器。誤差離線信號在一些實施例中用於鎖定離線振盪器，並且可以與離線振盪器和參考時鐘之間的頻率差成比例。相反，在一些實施例中可以使用誤差在線信號來鎖定在線振盪器，並且可以與在線振盪器和參考時鐘之間的頻率差和相位差兩者成比例。兩個振盪器可能同時被鎖定。控制電路500可以基於滿足參考時鐘頻率所需的頻率範圍來選擇振盪器中的一個在線而另一個離線。
多路復用器502和504耦接到相應的控制器120，並且例如基於時鐘源的頻率在誤差在線和誤差離線之間選擇一個。多路復用器510和512在時鐘源的輸出和FLL的輸出之間選擇一個。有效地，多路復用器510和512允許時鐘電路在需要時旁路（bypass）FLL。
在其他實施例中，FLL可以包括多於兩個的環形振盪器。一個環形振盪器後面可能接一個2分頻器（factor 2-frequency divider），另一個環形振盪器後面可能接一個4分頻器（factor 4-frequency divider），另一個環形振盪器後面可能接一個8分頻器（factor 8-frequency divider），等等。這樣，頻率FLL 的動態範圍可以進一步擴展。
圖6A圖示了根據一些實施例的包括FLL的替代時鐘電路。在該佈置中，代替鎖定到由時鐘源產生的頻率，FLL 104可以被配置為鎖定到虛擬頻率。如圖6A所示，FLL 104包括值產生器616。值產生器616被配置為產生代表目標頻率的信號（例如，類比或數位信號）。該信號被作為誤差計算器118的輸入。因此，在這種佈置中，FLL 104鎖定到由值產生器616產生的信號表示的目標頻率。類似於圖2A所示的佈置，FLL的輸出頻率響應於電源電壓的變化而偏離目標頻率。作為舉例，本發明中所述“目標頻率”為在常規條件下（例如，電源電壓未發生波動時）希望提供給CPU的時鐘的頻率。目標頻率可與前述時鐘源產生的第一頻率相同或不同。
圖6B圖示了根據一些實施例的包括FLL的替代時鐘電路。這種佈置組合了圖2A的佈置和圖6A的佈置，因此FLL包括輸入計數器116和值產生器616。多路復用器618例如基於選擇信號在輸入計數器116的輸出和值產生器616的輸出之間選擇一個。使用該選擇信號，用戶可以決定是將FLL鎖定到時鐘源102的頻率還是將FLL鎖定到虛擬頻率。
因此，一些實施例涉及FLL，該FLL包括配置為產生表示第一頻率的信號（例如，類比或數字）的電路（例如，輸入計數器 116 和/或值產生器 616），耦接到中央處理器 （CPU） 的時鐘輸入端的輸出端，以及配置為鎖定到第一頻率的環形振盪器。第一頻率可以是時鐘源102輸出的頻率或虛擬頻率。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域具有通常知識者，在不脫離本發明的精神和範圍內，當可做些許的更動與潤飾，因此本發明的保護範圍當視申請專利範圍所界定者為准。
102:時鐘源 103:輸出端 106:電源 104:鎖頻環 110:環形振盪器 108:中央處理單元 120:控制器 112:參考時鐘產生器 114:輸出計數器 116:輸入計數器 118:誤差計算器 318:迴路 312:邏輯門 320:緩衝器 314:精細延遲塊 316:粗延遲塊 400:方法 402,404,406,406A,406B:步驟 502,504,510,512,618:多路復用器 520:分頻器 500:控制電路 616:值產生器
圖1A是圖示根據一些實施例的作為時間的函數的代表性配電網絡的電源電壓的曲線圖。 圖1B-1C是圖示根據一些實施例的作為電源電壓的函數的代表性電晶體的最大工作頻率的曲線圖。 圖2A是圖示根據一些實施例的包括鎖頻環的代表性時鐘電路的框圖。 圖2B是圖示根據一些實施例的作為電源電壓的函數的代表性環形振盪器的輸出頻率的曲線圖。 圖3是圖示根據一些實施例的代表性環形振盪器的框圖。 圖4是圖示根據一些實施例的用於對中央處理單元提供時鐘的代表性方法的流程圖。 圖5是圖示根據一些實施例的包括複數個環形振盪器的代表性鎖頻環的框圖。 圖6A是說明根據一些實施例的包括鎖頻環的另一代表性時鐘電路的框圖。 圖6B是示出根據一些實施例的包括鎖頻環的又一代表性時鐘電路的框圖。
102:時鐘源
103:輸出端
106:電源
104:鎖頻環
110:環形振盪器
108:中央處理單元
120:控制器
112:參考時鐘產生器
114:輸出計數器
116:輸入計數器
118:誤差計算器

Claims (19)

  1. 一種時鐘電路，包括：鎖頻環，該鎖頻環包括：被配置為產生代表第一頻率的信號的信號產生電路；耦接到CPU的時鐘輸入端的輸出端；和配置為鎖定到該第一頻率的振盪器；和電源，耦接到該振盪器和該CPU；其中該CPU包括第一類型的第一邏輯門並且該振盪器包括該第一類型的第二邏輯門。
  2. 如請求項1所述的時鐘電路，其中：該CPU展示出與該電源的第一電源電壓相關聯的最大工作頻率，並且該振盪器被配置為當該振盪器被提供該第一電源電壓時產生大約等於該CPU的該最大操作頻率的第二頻率。
  3. 如請求項1所述的時鐘電路，其中該鎖頻環還包括：控制器，該控制器被配置為響應於由該電源提供給該振盪器的該電源電壓的變化，使該振盪器偏離該第一頻率。
  4. 如請求項3所述的時鐘電路，其中該控制器被配置為響應於該電源電壓的下降，使該振盪器產生小於該第一頻率的頻率。
  5. 如請求項1所述的時鐘電路，其中該信號產生電路被配置為響應於以該第一頻率接收到該時鐘信號而產生表示該第一頻率的該信號。
  6. 如請求項5所述的時鐘電路，其中該鎖頻環還包括：耦接到該振盪器的時鐘輸出端的計數器；和耦接到該信號產生電路和該計數器的誤差計算器，其中該振盪器被配置為使用該誤差計算器的輸出鎖定到該第一頻率。
  7. 如請求項1所述的時鐘電路，其中該振盪器包括可控延遲單元。
  8. 如請求項7所述的時鐘電路，其中該可控延遲單元包括精細延遲單元和粗延遲單元。
  9. 如請求項1所述的時鐘電路，其中該振盪器是第一振盪器並且其中該鎖頻環還包括：被配置為鎖定到該第一頻率的第二振盪器；耦接到該第二振盪器的分頻器；和耦接到該第一振盪器和該分頻器的多路復用器。
  10. 一種時鐘電路，包括耦接在時鐘源的時鐘輸出端和CPU的時鐘輸入端之間的鎖頻環，該鎖頻環包括被配置為鎖定到由該時鐘源產生的第一頻率的振盪器，以及其中該CPU和該振盪器被配置為在相同的電源電壓域中操作且該CPU包括第一類型的第一邏輯門並且該振盪器包括該第一類型的第二邏輯門。
  11. 如請求項10所述的時鐘電路，其中：該CPU展示出與第一電源電壓相關的最大工作頻率，並且該振盪器被配置為當該振盪器被提供該第一電源電壓時產生大約等於該CPU的該最大操作頻率的第二頻率。
  12. 如請求項10所述的時鐘電路，其中該鎖頻環還包括控制器，該控制器被配置為響應於提供給該振盪器的電源電壓的變化，使該振盪器偏離該第一頻率。
  13. 如請求項10所述的時鐘電路，其中該鎖頻環還包括：耦接到該時鐘源的時鐘輸出端的第一計數器；耦接到該振盪器的時鐘輸出端第二計數器；和 耦接到該第一計數器和該第二計數器的誤差計算器，其中該振盪器被配置為使用該誤差計算器的輸出鎖定到該第一頻率。
  14. 如請求項10所述的時鐘電路，還包括被配置為產生電壓域的電源，其中該時鐘電路在該電源和該CPU之間沒有DC-DC轉換器並且在該電源和該振盪器之間沒有DC-DC轉換器。
  15. 一種為CPU提供時鐘的方法，用於鎖頻環，該方法包括：接收電源電壓；接收代表第一頻率的信號；基於該代表該第一頻率的信號和該電源電壓向CPU提供時鐘信號，其中該CPU由該電源電壓供電，並且其中該提供時鐘信號包括：通過振蕩器將該時鐘信號鎖定到該第一頻率，其中該CPU包括第一類型的第一邏輯門並且該振盪器包括該第一類型的第二邏輯門；和響應於該電源電壓的變化，使該時鐘信號偏離該第一頻率。
  16. 如請求項15所述的方法，其中使該時鐘信號偏離該第一頻率包括：響應於該電源電壓的降低，將該時鐘信號的頻率降低到低於該第一頻率。
  17. 如請求項15所述的方法，其中使該時鐘信號偏離該第一頻率包括控制由該鎖頻環提供的延遲。
  18. 如請求項17所述的方法，其中控制由該鎖頻環提供的延遲包括控制精細延遲和控制粗延遲。
  19. 如請求項15所述的方法，將該時鐘信號鎖定到該第一頻率包括：計數與該時鐘信號相關的轉換次數；和根據該轉換次數和該信號控制該時鐘信號。
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