JP4825291B2 - デジタル処理コンポーネント内で使用する適応電圧スケーリングクロック発生器およびその操作方法 - Google Patents

Description

（発明の技術分野）
本発明は一般的に低電力集積回路に関し、特に、デジタル処理コンポーネントの給電レベル調節システムおよびその操作方法に関する。

（発明の背景）
近年、特定用途集積回路（ＡＳＩＣ）チップ、中央処理装置（ＣＰＵ）チップ、デジタル信号プロセッサ（ＤＳＰ）チップ等の集積回路（ＩＣ）の速度、電力、および複雑さは非常に進展してきている。これらの進展により、とりわけ、システムオンチップ（ＳＯＣ）デバイスの開発が可能となってきている。ＳＯＣデバイスはワイヤレス受信機等（すなわち、セルホーン、テレビ受像機等）の複雑な電子システムの全ての（または、ほぼ全ての）コンポーネントをシングルチップとして集積する。

電子装置の性能を評価する重要な規準は消費電力である。消費電力を最小限に抑えることはバッテリ電力で作動するポータブル装置において長い間重要な設計上の考慮すべき要件であった。バッテリ寿命を最大に延ばすことはポータブル装置における重要な目的であるため、ポータブル装置内で使用されるＩＣの消費電力を最小限に抑えることが絶対必要である。近年、消費電力を最小限に抑えることは非ポータブル電子装置においてもより重要になってきている。多様な電子製品が消費者および企業により一層使用されるにつれ、自家所有者および企業経営者の電気代が増加してきている。電子製品の使用が増加することは米国、特に、カリフォルニアにおいてよく知られる電力不足を生じた電力需要増加の主要な一因でもある。

ＣＰＵおよびＤＳＰ等の多くの複雑な電子コンポーネントはいくつかの異なるクロック速度で動作することができる。一般的に、電子コンポーネントはより低速で作動すると、電力が消費される定められた期間内における信号レベル遷移が少なくなるため、より少ない電力しか使用しない。ＤＰＵおよびＤＳＰ内で論理ゲートがスイッチングする速度はゲートに接続された電源ＶＤＤのレベルに直接影響される。ＶＤＤが大きくなると、ゲートを駆動するより大きい電圧および電流があるため、立上り時間およびゲート両端間の伝播遅延が減少する。逆に、ＶＤＤが小さくなると、立上り時間およびゲート両端間の伝播遅延は増加する。したがって、ＣＰＵやＤＳＰが８００ＭＨｚ等の比較的高いクロック周波数で動作しなければならない場合、ＶＤＤは＋３．３Ｖまたは＋２．４Ｖ等の高いレベルに設定される。ＣＰＵやＤＳＰが５０ＭＨｚ等の比較的低いクロック周波数で動作できる場合、ＶＤＤは＋１．２Ｖ等の低いレベルに設定することができる。

残念ながら、従来技術の出願はＶＤＤのレベルを広範な数のクロック速度に微調整するためのいかなる手段も提供されていない。典型的に、ＤＳＰやＣＰＵは２つのモード、たとえば、＋３．３Ｖ高電力モードおよび＋１．２Ｖ低電力モードでしか作動できない。したがって、前例では、ＣＰＵやＤＳＰが５０ＭＨｚではなく１００ＭＨｚで作動しなければならない場合、５０ＭＨｚで使用される＋１．２ＶＶＤＤレベルは１００ＭＨｚで作動するのに十分ではないことがある。したがって、ＤＳＰやＣＰＵは＋３．３ＶのＶＤＤで作動することが必要となる。しかしながら、＋３．３ＶのＶＤＤにおいて、ＣＰＵやＤＳＰは１００ＭＨｚで作動するのに必要なものよりも遥かに多くの電力を消費することがある。

したがって、大規模デジタル集積回路（たとえば、ＤＳＰ，ＣＰＵ）内のＶＤＤのレベルを広範な数のクロック速度に一致するように微調整する回路および方法が従来技術で必要とされている。特に、電源ＶＤＤを最適レベルに微調整して大規模デジタル集積回路の立上り時間および伝播遅延が大規模デジタル集積回路が作動するクロック速度にぴったり一致することを保証する回路および方法が必要とされている。特に、電源がクロック速度に従うのに十分なレベルである時に大規模デジタル集積回路に選択的にクロック信号を加え、さらに、クロック速度が変更される時は常に電源ＶＤＤが新しいクロック速度に対して適切な最適レベルに調節される時間までクロック信号を無効にすることができるクロック発生器回路が必要とされている。

（発明の概要）
従来技術の前記した欠点に取り組むために、関連付けられたデジタル処理コンポーネントにより指定される所望のクロック周波数でシステムクロック信号ＣＬＫを発生することができる適応電圧スケーリング（ＡＶＳ）クロック発生器を提供することが本発明の主要な目的である。本発明の原理に従ったＡＶＳクロック発生器の重要な局面は、異なるクロック周波数で作動することができる、デジタル処理コンポーネントの適切な動作を保証することである。

ＡＶＳクロック発生器は、本発明の関連する実施例に従った電源調節回路と関連付けられると、電源の最適利用をさらに保証する。電源電圧ＶＤＤはデジタル処理コンポーネントの立上り時間および伝播遅延がデジタル処理コンポーネントが作動するクロック速度にぴったり一致することを保証する最適レベルに微調整される。

有利な実施例に従って、デジタル処理コンポーネントに選択的にクロック信号を加えるクロック制御回路が導入され、クロック信号は複数の動作周波数に変更することができる。クロック制御回路は（ｉ）第１の動作周波数を第２の動作周波数に変更するコマンドを受信し、（ｉｉ）コマンドに応答して加えられたクロック信号を無効にし、（ｉｉｉ）第２の動作周波数を有するテストクロック信号を発生し、（ｉｖ）テストクロック信号を電源調節回路に加え、および（ｖ）電源調節回路からの状態信号を感知し、デジタル処理コンポーネントの電源レベルが第２の動作周波数に対して適切な最適値に調節されていることを示すように動作可能である。

関連する実施例において、クロック制御回路はさらに状態信号に応答して加えられたクロック信号を第２の動作周波数に設定するように操作できる。もう一つの関連する実施例では、クロック制御回路はさらに加えられたクロック信号をイネーブルするように操作できる。

もう一つの関連する実施例では、クロック制御回路はクロックデバイダ回路およびコントローラを含んでいる。もう一つの関連する実施例では、コントローラは受信コマンドに応答して加えられたクロック信号をディセーブルし状態信号に応答して加えられたクロック信号をイネーブルするように操作できる。さらにもう一つの関連する実施例では、クロックデバイダ回路は第２の動作周波数を有するテストクロック信号を発生するように操作できる。

さらにもう一つの関連する実施例では、クロック制御回路は、さらに、テストクロック信号および状態信号の関数として加えられたクロック信号を第２の動作周波数に設定するように操作できる。

もう一つの有利な実施例では、動的適応電圧スケーリングを有するデジタル処理コンポーネントを含むデジタル回路が導入される。デジタル回路は、さらに、可調整クロック源、可調整電源、電源調節回路、およびクロック信号を選択的にデジタル処理コンポーネントに加えるクロック制御回路を含んでいる。

デジタル処理コンポーネントは異なるクロック周波数で動作することができる。可調整電源は電源電圧ＶＤＤをデジタル処理コンポーネントに供給することができる。電源調節回路はＶＤＤを調節することができる。クロック制御回路は（ｉ）第１の動作周波数を第２の動作周波数に変えるコマンドを受信する、（ｉｉ）コマンドに応答して加えられたクロック信号をディセーブルする、（ｉｉｉ）第２の動作周波数を有するテストクロック信号を発生する、（ｉｖ）テストクロック信号を電源調節回路に加える、および（ｖ）デジタル処理コンポーネントの電源レベルは第２の動作周波数に適切な最適値に調節されていることを示す電源調節回路からの状態信号を感知するように操作できる。

関連する実施例では、デジタル回路はさらに直列接続されたＮ遅延セルを含み、その各々が第１の遅延セルの入力に加えられたクロックエッジがＮ遅延セル中を逐次リップルするようにＶＤＤの値により決定された遅延Ｄを有する。もう一つの関連する実施例では、電源調節回路は（ｉ）少なくともＫ遅延セルおよびＫ＋１遅延セルの出力をモニタする（ｉｉ）クロックエッジがＫ遅延セルの出力に達しておりＫ＋１遅延セルの出力には達していないことを決定する（ｉｉｉ）ＶＤＤを調節できる制御信号を発生するように操作できる。電源調節回路は次の逐次クロックエッジが第１の遅延セル入力に加えられる時にクロックエッジがＫ遅延セル出力に達しておりＫ＋１遅延セル出力には達していないことを決定する。第１の遅延セル入力からＫ遅延セル出力までの全遅延はデジタル処理コンポーネントの最大遅延よりも大きい。

当業者が本発明の下記の詳細な説明をより良く理解できるように、本発明の特徴および技術的利点について広範に概説してきた。本発明のさらなる特徴および利点については以下に記述され、それらは本発明の特許請求の範囲の主題を形成する。当業者ならば、開示された概念および特定実施例を本発明の同じ目的を実施するために修正したり他の構造を設計する基礎として容易に使用できることを理解しなければならない。また、当業者ならばこのような同等構造はその最も広範な形において本発明の精神および範囲から逸脱しないことを理解しなければならない。

発明の詳細な説明を始める前に、本特許文書の初めから終りまで使用されるある語および語句の定義を説明するのが有利であり、“含む（ｉｎｃｌｕｄｅ）”および“含む（ｃｏｍｐｒｉｓｅ，）”という用語およびそれらの派生語は制限のない包含を意味し、“または（ｏｒ，）”という用語はおよび／またはの意味を含み、“関連付けられている（ａｓｓｏｃｉａｔｅｄ ｗｉｔｈ）”および“それに関連付けられている（ａｓｓｏｃｉａｔｅｄ ｔｈｅｒｅｗｉｔｈ）”という語句およびその派生語は包含する、その中に包含される、相互接続する、含む、その中に含まれる、接続される、結合される、伝達できる、協同できる、インターリーブする、並置する、近接する、固定される、有する、の性質を有する、等を意味することができ、“回路”および“コントローラ”という用語は少なくとも一つの操作を制御する任意の回路、装置、コンポーネントまたはその一部を意味し、このような回路やコントローラは、適切であれば、ハードウェア、ファームウェアまたはソフトウェア、または場合によってはそれらの少なくとも２つのある組合せで実現することができる。ある語および語句に対する定義は本特許文書の初めから終りまで提供され、当業者ならば大概ではなくとも多くの場合、このような定義はこのような定義された語および語句の将来の使用だけでなく従来の使用にも適用されることを理解しなければならない。

本発明の典型的な実施例に従ったデジタル処理システムのブロック図である。 本発明の典型的な実施例に従った図１の適応電圧スケーリング（ＡＶＳ）スラックタイム検出器を詳細に示す図である。 図２に示す典型的な実施例に従った適応電圧スケーリング（ＡＶＳ）スラックタイム検出器の動作を示すタイミング図である。 本発明の第１の典型的な実施例に従った典型的な遅延セルを示す図である。 本発明の第２の典型的な実施例に従った典型的な遅延セルを示す図である。 本発明の別の典型的な実施例に従った適応電圧スケーリング（ＡＶＳ）スラックタイム検出器を示す図である。 本発明の典型的な実施例に従った図１のデジタル処理システム内の適応電圧スケーリング（ＡＶＳ）スラックタイム検出器の典型的な動作方法を示すフロー図である。 本発明の第１の典型的な実施例に従った図１のＡＶＳクロック発生器のブロック図である。 本発明の第２の典型的な実施例に従った図１のＡＶＳクロック発生器のブロック図である。 本発明の原理に従った図１のＡＶＳクロック発生器の動作を示すフロー図である。

（発明の詳細な説明）
本発明およびその利点をより完全に理解するために、次に、同じ番号は同じ対象を示す添付図を参照して下記に説明する。以下に検討する図１から図９および本特許文書内の本発明の原理を記述するのに使用されるさまざまな実施例は単なる図解用であって決して本発明の範囲を制限するものと解釈してはならない。当業者ならば本発明の原理は適切に構成されたデジタル処理システム内にて実現できることを理解できる。

図１は本発明の典型的な一実施例に従ったデジタル処理システム１００のブロック図を示す。デジタル処理システム１００は水晶発振器１０５、位相同期ループ（ＰＬＬ）周波数シンセサイザ１１０、適応電圧スケーリング（ＡＶＳ）クロック発生器１１５、ＤＳＰ／ＣＰＵシステム１２０と明示されたデジタル処理コンポーネント、適応電圧スケーリング（ＡＶＳ）スラックタイム検出器１２５、および適応電圧スケーリング（ＡＶＳ）電源１３０を含んでいる。

典型的な水晶発振器１０５は出力の基準周波数が圧電結晶の機械的性質により決定される出力基準周波数信号を発生する。典型的なＰＬＬ周波数シンセサイザ１１０は水晶発振器１０５の出力に接続されていてＣＬＫＥＸＴ信号を発生し、それは水晶発振器１０５により提供される基準周波数の倍数である動作周波数を有する。ＣＬＫＥＸＴ信号は一組のクロック周波数を表すことができる。

典型的なＡＶＳクロック発生器１１５はＰＬＬ周波数シンセサイザ１１０の出力、デジタル処理コンポーネント１２０およびＡＶＳスラックタイム検出器１２５に接続され、それぞれ、入力としてＣＬＫＥＸＴ信号、ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号およびＳＴＥＡＤＹ信号を受信する。ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号は所望の動作クロック周波数ｆ_ｃｌｋを設定し、典型的にそれはＣＬＫＥＸＴ信号の端数である。たとえば、ＣＬＫＥＸＴ信号が１．６Ｇｈｚであれば、ＡＶＳクロック発生器１１５はＣＬＫＥＸＴ信号を４で除してＤＳＰ／ＣＰＵシステム１２０に供給されるＣＬＫ信号として４００ＭＨｚクロックを作り出すことができる。後で詳細に説明するように、ＳＴＥＡＤＹ信号は電源電圧ＶＤＤがＣＬＫ信号の所望のクロック速度に一致するのに十分なレベルに調節されていることをＡＶＳクロック発生器１１５に示す。ＳＴＥＡＤＹがイネーブルされると、ＣＬＫ信号はＤＳＰ／ＣＰＵシステム１２０に加えられる。

動作において、所望の動作周波数が現在の動作周波数よりも低ければ、システムクロックＣＬＫおよびレギュレータクロック信号ＲＥＧＣＬＫの両方の周波数が同時に新しいスケーリングされた周波数値ｆ_{ｒｅｇｃｌｋ}＝ａ（ｆ_ｃｌｋ）に変更され、“ａ”はスケーリング定数、たとえば、ａ＝１またはａ＝１／２である。所望の動作周波数が現在の動作周波数よりも高ければ、ＲＥＧＣＬＫの周波数が最初に変更される。次に、ＶＤＤ供給電圧が新しい定常状態値に達すると、ＳＴＥＡＤＹ信号が活性化され、システムクロック周波数はｆ_ｃｌｋ＝ｆ_{ｒｅｇｃｌｋ}／ａに更新される。ａ＝１であれば、定常状態において、ＣＬＫおよびＲＥＧＣＬＫは同じ周波数および位相を有する。ａ≠１であれば、定常状態において、ＣＬＫおよびＲＥＧＣＬＫはスケーリングされた周波数および位相を有する。

一般的に、ＤＳＰ／ＣＰＵシステム１２０は数学計算を実施するように設計された任意のデジタル処理コンポーネントとすることができかつ適切にプログラマブルであり、デジタル処理コンポーネント１２０は音響、画像、等を含む異なるタイプの情報を操作するのに使用できることを意味する。本発明に従って、ＤＳＰ／ＣＰＵシステム１２０は変動する動作周波数を有しＡＶＳクロック発生器１１５およびＡＶＳ電源１３０の出力に接続されている。ＤＳＰ／ＣＰＵシステム１２０は入出力（Ｉ／Ｏ）データを関連付けられた処理システム（図示せず（たとえば、移動通信装置、計算システム、等））と通信するだけでなく、ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号を発生する。

典型的なＡＶＳスラックタイム検出器１２５は本発明の原理に従ったクリティカルパススラックタイム弁別器である。ＡＶＳスラックタイム検出器１２５はＮ遅延セルおよび電源調節回路（図２に関して示す）を含み、ＡＶＳ電源１３０を制御してＶＤＤを調節するように操作できる。Ｎ遅延セルは直列接続されており、その各々がＶＤＤの値により決定される遅延（Ｄ）を有し、第１の遅延セルの入力に加えられるクロックエッジはＮ遅延セル中を逐次リップルするようにされる。Ｎ遅延セルに関連付けられる電源調節回路はＶＤＤを調節することができかつ（ｉ）少なくともＫ遅延セルおよびＫ＋１遅延セルの出力をモニタする、（ｉｉ）クロックエッジがＫ遅延セルの出力に達しておりＫ＋１遅延セルの出力には達していないことを決定する、および（ｉｉｉ）それに応答してＶＤＤを調節することができる制御信号を発生するように操作できる。

図２は本発明の好ましい実施例に従ったＡＶＳスラックタイム検出器１２５を詳細に示す。ＡＶＳスラックタイム検出器１２５は典型的な遅延セル２０１Ａ，２０１Ｂ，２０１Ｃおよび２０１Ｄを含むＮ個の逐次遅延セル２０１、インバータ２０５、状態レジスタ２１０、デコーダ２１５、およびデジタルフィルタ２２０を含んでいる。状態レジスタ２１０は、さらに、エッジトリガフリップフロップ（ＦＦ）２１１およびエッジトリガフリップフロップ（ＦＦ）２１２を含んでいる。デコーダ２１５はインバータ２１６を含んでいる。

ＲＥＧＣＬＫクロック信号の立上りエッジはＮ逐次遅延セル２０１のチェーン内の各遅延セル中を逐次リップルする。Ｎ遅延セル２０１は同一コンポーネントでありＤＳＰ／ＣＰＵシステム１２０内のゲートと同じ工程から作られる。このようにして、Ｎ遅延セルのチェーン内の各遅延セルがその入力（Ｉ）およびその出力（Ｏ）間に可変伝播遅延Ｄを有し、それは他の全てのＮ遅延セル２０１の可変伝播遅延Ｄに実質的に等しい。伝播遅延が可変と言われるのは電源ＶＤＤのレベルが伝播遅延Ｄに影響を及ぼすためである。ＶＤＤが増加すると、Ｎ遅延セル２０１の各々の伝播遅延Ｄが減少する。ＶＤＤが減少すると、Ｎ遅延セル２０１の各々の伝播遅延Ｄが増加する。

このようにして、ＶＤＤの定められた値に対して、第１の遅延セル（すなわち、遅延セル２０１Ａ）の入力からＫ遅延セル（すなわち、遅延セル２０１Ｃ）の出力までの結合伝播遅延はＫ・Ｄ（すなわち、ＤのＫ倍）となる。典型的な遅延セル２０１Ａ，２０１Ｂ，２０１Ｃおよび２０１Ｄはそれらの各遅延期間Ｄ１，Ｄ２，Ｄ（Ｋ），およびＤ（Ｋ＋１）により逐次表示される。第１の遅延セルの入力からＫ遅延セルの出力までの結合伝播遅延Ｋ×Ｄはａ≠１の場合適切な係数によりスケーリングされた、Ｍ伝播遅延の安全マージンを含む、ＤＳＰ／ＣＰＵシステム１２０を通る最長伝播遅延をモデル化するように設計される。たとえば、ＤＳＰ／ＣＰＵシステム１２０を通る最長伝播遅延が６Ｄ（すなわち、６伝播遅延）以下であれば、Ｋの値を８に設定して、Ｋ遅延セルの出力は８伝播遅延（８Ｄ）を表し安全マージンＭは２伝播遅延となるようにすることができる。別の実施例では、Ｋの値を７に設定して、Ｋ遅延セルの出力は７伝播遅延（７Ｄ）を表し安全マージンＭは１伝播遅延となるようにすることができる。さらにもう一つの実施例では、Ｋの値を９に設定して、Ｋ遅延セルの出力は９伝播遅延（９Ｄ）を表し安全マージンＭは３伝播遅延となるようにすることができる。

ＶＤＤの値が増加するとＤＳＰ／ＣＰＵシステム１２０を通る最長伝播遅延は減少し、ＶＤＤの値が減少するとＤＳＰ／ＣＰＵシステム１２０を通る最長伝播遅延は増加する。しかしながら、遅延セル２０１はＤＳＰ／ＣＰＵシステム１２０内のゲートと同じ工程から作り出されるため、Ｋ遅延セル（すなわち、遅延セル２０１Ｃ）の出力における結合遅延Ｋ・Ｄは比例的に変化してＤＳＰ／ＣＰＵシステム１２０を通る最長伝播遅延を追跡する。ＡＶＳスラックタイム検出器１２５の目的は遅延セル２０１Ａの入力において受信されたＲＥＧＣＬＫクロック信号の立上りエッジは、ＲＥＧＣＬＫクロック信号の降下エッジが受信される時間までに、Ｋ遅延セル（すなわち、遅延セル２０１Ｃ）の出力に伝播するがＫ＋１遅延セルの出力に伝播しないようにＶＤＤのレベルを制御することである。立上りエッジがＫ＋１遅延セル（すなわち、遅延セル２０１Ｄ）の出力へまたはそれを超えて伝播すれば、ＶＤＤはＲＥＧＣＬＫクロック信号の現在のクロック速度に対して大きすぎ電力が浪費される。立上りエッジが少なくともＫ遅延セル（すなわち、遅延セル２０１Ｃ）の出力までは伝播しなければ、ＶＤＤはＲＥＧＣＬＫクロック信号の現在のクロック速度に対して低すぎてＤＳＰ／ＣＰＵシステム１２０を通る最長伝播遅延によるエラーを生じることがある。

図３は図２に示す典型的な実施例に従ったＡＶＳスラックタイム検出器１２５の動作を示すタイミング図である。一つのクロックパルスが例示されている。最初に、ＲＥＧＣＬＫクロック信号はローである（論理０）。インバータ２０５はＲＥＧＣＬＫクロック信号を反転してＲＥＧＣＬＫ^＊クロック信号を作り出し、それはＮ遅延セル２０１の各々のリセット（Ｒ）入力に加えられる。最初に、ＲＥＧＣＬＫ^＊クロック信号はハイ（論理１）であり、それは各遅延セル２０１の出力（Ｏ）を論理０にする。

ＲＥＧＣＬＫクロック信号が論理１（すなわち、クロックパルスの立上りエッジ）になると、ＲＥＧＣＬＫ^＊クロック信号は論理０となって、全ての遅延セル２０１からリセット（Ｒ）信号を除去する。第１の伝播遅延Ｄ１後に、Ｔａｐ １と呼ばれる遅延セル２０１Ａの出力は論理１となる（点線で示す）。第２の伝播遅延Ｄ２後に、Ｔａｐ ２と呼ばれる遅延セル２０１Ｂの出力は論理１となる。立上りエッジはＮ遅延セル２０１のチェーン中を伝播し続ける。Ｋ伝播遅延Ｄ（Ｋ）後に、Ｔａｐ Ｋと呼ばれる遅延セル２０１Ｃの出力は論理１となる（点線で示す）。

Ｋ＋１伝播遅延Ｄ（Ｋ＋１）後に、Ｔａｐ Ｋ＋１と呼ばれる遅延セル２０１Ｄの出力は通常論理１となる。しかしながら、ＲＥＧＣＬＫクロック信号の降下エッジはＫ＋１伝播遅延が完了する前に生じる。ＲＥＧＣＬＫクロック信号の降下エッジによりＲＥＧＣＬＫ^＊クロック信号は論理１（すなわち、立上りエッジ）となり、Ｎ遅延セル２０１の全てにリセット（Ｒ）信号を加えて全遅延セル２０１の出力（Ｏ）を論理０にリセットし戻す。

状態レジスタ２１０内のフリップフロップ（ＦＦ）２１１は遅延セル２０１Ｃ（すなわち、Ｔａｐ Ｋ）の出力をモニタし、状態レジスタ２１０内のフリップフロップ（ＦＦ）２１２は遅延セル２０１Ｄ（すなわち、Ｔａｐ Ｋ＋１）の出力をモニタする。ＲＥＧＣＬＫ^＊クロック信号の立上りエッジによりＦＦ２１１およびＦＦ２１２は出力がリセットされる前に遅延セル２０１Ｃおよび２０１Ｄの出力の値を読み取る。このようにして、ＳＴＡＴＵＳ（Ａ，Ｂ）と言われる遅延セル２０１Ｃおよび２０１Ｄの出力の状態がＲＥＧＣＬＫクロック信号の降下エッジ（すなわち、ＲＥＧＣＬＫ^＊クロック信号の立上りエッジ）毎に読み出される。

最適状況下で、ＲＥＧＣＬＫクロック信号の立上りエッジはＫ遅延セル（すなわち、遅延セル２０１Ｃ）の出力までしか伝播しない。このようにして、最適状況下では、Ａ＝１，Ｂ＝０，およびＳＴＡＴＵＳ（Ａ，Ｂ）＝１０である。ＶＤＤが低すぎると、ＲＥＧＣＬＫクロック信号の立上りエッジはＫ遅延セルの出力まで伝播するのに失敗しＳＴＡＴＵＳ（Ａ，Ｂ）＝００である。ＶＤＤが高すぎると、ＲＥＧＣＬＫクロック信号の立上りエッジは少なくともＫ＋１遅延セルの出力まで伝播しＳＴＡＴＵＳ（Ａ，Ｂ）＝１１である。

デコーダ２１５はＳＴＡＴＵＳ（Ａ，Ｂ）の値を読み取ってＶＤＤを増加する制御信号ＵＰおよびＶＤＤを減少する制御信号ＤＯＷＮを作り出す。最適状況下では、ＳＴＡＴＵＳ（Ａ，Ｂ）＝１０であり、ＵＰ＝０およびＤＯＷＮ＝０となってＶＤＤは変更されない。ＶＤＤが低すぎると、ＳＴＡＴＵＳ（Ａ，Ｂ）＝００であり、ＵＰ＝１およびＤＯＷＮ＝０となってＶＤＤは増加する。ＶＤＤが高すぎると、ＳＴＡＴＵＳ（Ａ，Ｂ）＝１１であり、ＵＰ＝０およびＤＯＷＮ＝１となってＶＤＤは減少する。

典型的な実施例では、Ｋ遅延セル出力に対応するＡの値は生信号ＳＴＥＡＤＹＩＮを表す。ＳＴＥＡＤＹ ＩＮ信号はＶＤＤの値が安定レベルに調節されるまで０および１間で変動する。デジタルフィルタ２２０がＳＴＥＡＤＹ ＩＮを受信してその出力におけるＳＴＥＡＤＹ信号を論理１に設定する前にいつＳＴＥＡＤＹ ＩＮが論理１で安定となっているかを決定し、ＡＶＳクロック発生器１１５をイネーブルする。たとえば、デジタルフィルタ２２０はＳＴＥＡＤＹ信号が論理１に設定される前にＳＴＥＡＤＹ ＩＮ＝１の１０連続値をカウントするカウンタとすることができる。１０のカウントに達する前にＳＴＥＡＤＹ ＩＮが論理０に切り替わると、カウンタはゼロにリセットされカウントをやり直す。

図４Ａは本発明の第１の典型的な実施例に従った典型的な遅延セル２０１を示す。遅延セル２０１はインバータ４０１およびＮＯＲゲート４０２を含んでいる。リセット信号（Ｒ）が論理１であれば、ＮＯＲゲート４０２の出力（Ｏ）は論理０とされ入力（Ｉ）は無関係である。リセット信号（Ｒ）が論理０であれば、入力ＩはＮＯＲゲート４０２の出力（Ｏ）に通過することができる。このようにして、Ｒ＝０であれば、遅延セル２０１の入力（Ｉ）における立上りエッジはインバータ４０１により反転されＮＯＲゲート４０１により再度反転される。このようにして、全遅延がインバータ４０１およびＮＯＲゲート４０２の結合伝播遅延に等しくなった後で、遅延セル２０１の出力（Ｏ）に立上りエッジが現れる。

図４Ｂは本発明の第２の典型的な実施例に従った典型的な遅延セル２０１を示す。遅延セル２０１はＮＯＲゲート４０２および、典型的なインバータ４０１Ａおよび４０１Ｂを含む、奇数個の逐次インバータ４０１、およびＮＯＲゲート４０２を含んでいる。リセット信号（Ｒ）が論理１であれば、ＮＯＲゲート４０２の出力（Ｏ）は論理０とされ入力（Ｉ）は無関係である。リセット信号（Ｒ）が論理０であれば、入力ＩはＮＯＲゲート４０２の出力（Ｏ）に通過することができる。このようにして、Ｒ＝０であれば、遅延セル２０１の入力（Ｉ）における立上りエッジはインバータ４０１Ａから４０１Ｂにより奇数回逐次反転され、次に、ＮＯＲゲート４０２により最後に１回反転される。このようにして、遇数回の反転が行われＮＯＲゲート４０２および全インバータ４０１Ａから４０１Ｂの結合伝播遅延に等しい全遅延の後で、遅延セル２０１の出力（Ｏ）に立上りエッジが現れる。このようにして、遅延セル２０１の全遅延はその中のインバータ４０１の数を変えることにより操作することができる。また、当業者ならば反転機能を実施する他のタイプのゲートを単純なインバータ４０１の替わりに使用できることを認識できる。一般的に、入力Ｉを受信して反転出力Ｉ^＊を発生する任意のタイプのゲートを使用することができる。

図５は本発明の別の実施例に従ったＡＶＳスラックタイム検出器１２５を詳細に示す。図２に例示されたＡＶＳスラックタイム検出器１２５の第１の実施例は２つの制御信号、すなわちＵＰおよびＤＯＷＮ、を作り出しそれを使用してＶＤＤのレベルを比較的粗い増分ステップまたは比較的粗い減分ステップで調節することができた。図５に示す典型的な実施例では、ＡＶＳスラックタイム検出器１２５はＶＤＤのレベルを比較的少量および比較的大量増減分するのに使用できる複数の制御信号を作り出す。

図５のＡＶＳスラックタイム検出器１２５は大概の点において図２に例示されたＡＶＳスラックタイム検出器１２５と同一である。主要な違いはモニタされる遅延セル２０１出力数である。図２のＡＶＳスラックタイム検出器１２５は２つの遅延セル２０１出力（すなわち、ＫおよびＫ＋１）しかモニタしなかった。図５のＡＶＳスラックタイム検出器１２５は３つ以上の遅延セル２０１の出力をモニタする。図５において、状態レジスタ２１０は合計Ｐ＋１の遅延セル２０１出力を表すＴａｐ ＲからＴａｐ Ｒ＋Ｐの出力をモニタする。

ＤＳＰ／ＣＰＵシステム１２０を通る最長伝播遅延が６Ｄ（すなわち、６伝播遅延）以下である典型的な実施例について考える。安全マージンＭが１伝播遅延でありかつＰが３に等しければ、Ｔａｐ Ｒは第７遅延セルの出力であり、Ｔａｐ Ｒ＋１は第８遅延セルの出力であり、Ｔａｐ Ｒ＋２は第９遅延セルの出力であり、Ｔａｐ Ｒ＋３は第１０遅延セルの出力である。これら４つの遅延セル出力は、それぞれ、Ｋ−１遅延セル、Ｋ遅延セル、Ｋ＋１遅延セル、およびＫ＋２遅延セルの出力を表す。

ここでも、ＡＶＳスラックタイム検出器１２５の目的は、ＲＥＧＣＬＫクロック信号の降下エッジが受信される時間までに、遅延セル２０１Ａの入力において受信されたＲＥＧＣＬＫクロック信号の立上りエッジはＫ遅延セル（Ｔａｐ Ｒ＋１）の出力に伝播するがＫ＋１遅延セル（Ｔａｐ Ｒ＋２）の出力には伝播しないようにＶＤＤのレベルを制御することである。このようにして、最適状況下で、ＳＴＡＴＵＳ（Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２）＝１１００である。しかしながら、図２の場合とは異なり、図５のデコーダ２１５はＳＴＡＴＵＳ（Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２）の値に従って異なる増分ステップサイズまたは減分ステップサイズを有する複数のＶＤＤ制御信号を発生することができる。

たとえば、ＳＴＡＴＵＳ（Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２）が００００であれば、デコーダ２１５はＶＤＤを比較的大きい量（たとえば、＋０．１Ｖステップサイズ）だけ増分するＬＡＲＧＥ ＵＰ制御信号を発生することができる。これは大きなエラーに対してＶＤＤをより迅速に訂正する。ＳＴＡＴＵＳ（Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２）が１０００であれば、デコーダ２１５はＶＤＤを比較的小さい量（たとえば、＋０．０１Ｖステップサイズ）だけ増分するＳＭＡＬＬ ＵＰ制御信号を発生することができる。これは小さなエラーに対してオーバシュートを生じることなくＶＤＤを小さい量だけ増分する。

たとえば、ＳＴＡＴＵＳ（Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２）が１１１１であれば、デコーダ２１５はＶＤＤを比較的大きい量（たとえば、−０．１Ｖステップサイズ）だけ減分するＬＡＲＧＥ ＤＯＷＮ制御信号を発生することができる。これは大きなエラーに対してＶＤＤをより迅速に訂正する。ＳＴＡＴＵＳ（Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２）が１１１０であれば、デコーダ２１５はＶＤＤを比較的小さい量（たとえば、−０．０１Ｖステップサイズ）だけ減分するＳＭＡＬＬ ＤＯＷＮ制御信号を発生することができる。これは小さなエラーに対してアンダーシュートを生じることなくＶＤＤを小さい量だけ減分する。

本発明のさらにもう一つの実施例では、状態レジスタ２１０は、たとえば、６遅延セル２０１出力をモニタしてＶＤＤのレベルの微調整および粗調整の度合いをさらに高めることができる。たとえば、最適状況下で、ＳＴＡＴＵＳ（Ｋ−２，Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２，Ｋ＋３）＝１１１０００である。ＳＴＡＴＵＳ（Ｋ−２，Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２，Ｋ＋３）＝００００００，１０００００，または１１００００であれば、デコーダ２１５は、それぞれ、ＬＡＲＧＥ ＵＰ，ＭＥＤＩＵＭ ＵＰまたはＳＭＡＬＬ ＵＰ制御信号を発生することができる。ＳＴＡＴＵＳ（Ｋ−２，Ｋ−１，Ｋ，Ｋ＋１，Ｋ＋２，Ｋ＋３）＝１１１１１１，１１１１１０または１１１１００であれば、デコーダ２１５は、それぞれ、ＬＡＲＧＥ ＤＯＷＮ，ＭＥＤＩＵＭ ＤＯＷＮおよびＳＭＡＬＬ ＤＯＷＮ制御信号を発生することができる。

前記実施例では、ＡＶＳスラックタイム検出器１２５の動作は２つのトリガイベント、すなわち、スラックタイムをモニタしてＶＤＤのレベルを制御するのに使用されるＲＥＧＣＬＫクロック信号の最初に生じる立上りエッジおよびその引き続く降下エッジに関して記述された。しかしながら、これは単なる図解のためであり本発明の範囲を制限するものと解釈してはならない。当業者ならばＲＥＧＣＬＫクロック信号の最初に生じる降下エッジおよびその引き続く立上りエッジをトリガイベントとして使用してスラックタイムをモニタしＶＤＤのレベルを制御するようにＡＶＳスラックタイム検出器１２５を容易に再構成できることを認識できる。

図６にフロー図を示し、それは本発明の典型的な実施例に従ったデジタル処理システム１００内のＡＶＳスラックタイム検出器１２５の動作を図解している。最初に、ＤＳＰ／ＣＰＵシステム１２０が新しい公称クロック動作速度（たとえば、５０ＭＨｚ）を確立するためのＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号の値を設定する（プロセスステップ６０５）。次に、ＡＶＳスラックタイム検出器１２５はＲＥＧＣＬＫ信号をモニタしており、もしあれば、スラックタイムの量を決定する。前記したように、スラックタイムはＤＳＰ／ＣＰＵシステム１２０内の最長伝播遅延とＲＥＧＣＬＫ信号のパルス幅間の時間差である（プロセスステップ６１０）。ＤＳＰ／ＣＰＵシステム１２０内の最長伝播遅延はＫ遅延セル２０１の出力における全遅延Ｋ×Ｄで表され、ＲＥＧＣＬＫクロック信号のパルス幅はその立上りクロックエッジと次の降下クロックエッジ間の時間長である。あるいは、ＲＥＧＣＬＫクロック信号のパルス幅はその降下クロックエッジと次の立上りクロックエッジ間の時間長である。スラックタイムが大きすぎると、ＶＤＤは減分される（プロセスステップ６１５および６２０）。スラックタイムが小さすぎると、ＶＤＤは増分される（プロセスステップ６２５および６３０）。そうでなければ、ＡＶＳスラックタイム検出器１２５はＲＥＧＣＬＫ信号をモニタし続け、もしあれば、スラックタイムの量を決定する（プロセスステップ６１０）。

図７は本発明の第１の典型的な実施例に従ったＡＶＳクロック発生器１１５のブロック図である。第１の典型的な実施例では、ＡＶＳクロック発生器１１５はクロックデバイダ回路７０５（“Ｎで分割”と表示）、クロックデバイダ回路７１０（“Ｎ２で分割”と表示）、および制御ブロック７１５を含むクロック制御回路を提供する。ＡＶＳクロック発生器１１５はデジタル処理コンポーネント１２０に選択的にクロック信号を加えるように操作できる。クロック信号は複数の動作周波数に変更することができる。

典型的なクロックデバイダ回路７０５は、入力として、水晶発振器１０５からのＣＬＫＥＸＴ信号およびＤＳＰ／ＣＰＵシステム１２０からのＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号Ｎを受信する。典型的なクロックデバイダ回路７１０は、入力として、水晶発振器１０５からのＣＬＫＥＸＴ信号および制御ブロック７１５からの第２のＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号Ｎ２を受信する。典型的な制御ブロック７１５は、入力として、ＡＶＳスラックタイム検出器１２５からのＳＴＥＡＤＹ信号およびＤＳＰ／ＣＰＵシステム１２０からのＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号Ｎを受信する。

ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号の受信に応答して、制御ブロック７１５はＤＳＰ／ＣＰＵシステム１２０に加えられたＣＬＫ信号を停止する。次に、クロックデバイダ回路７０５はＣＬＫＥＸＴ信号をＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号で除すことによりＲＥＧＣＬＫ信号を新しいクロック速度に設定する。次に、ＡＶＳ電源１３０のレベルがＡＶＳスラックタイム検出器１２５により新しいクロック速度に対する最適値に調節される間に、制御ブロック７１５はＳＴＥＡＤＹ信号をモニタする。

ＡＶＳスラックタイム検出器１２５からのイネーブルされたＳＴＥＡＤＹ信号の受信に応答して、制御ブロック７１５はクロックデバイダ回路７１０をイネーブルし、それはＣＬＫＥＸＴ信号を第２のＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号値Ｎで除すことにより新しいＣＬＫ信号を発生してＤＳＰ／ＣＰＵシステム１２０に加える。定常状態では、第２のＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号Ｎ２はＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号Ｎに等しいか、あるいは定数によりスケーリングされる。

図８は本発明の第２の典型的な実施例に従ったＡＶＳクロック発生器１１５のブロック図である。第２の典型的な実施例では、ＡＶＳクロック発生器１１５はやはりＤＳＰ／ＣＰＵシステム１２０に選択的にクロック信号を与えるクロック制御回路を提供し、クロックデバイダ回路８０５（“Ｎで分割”と表示）、ＡＮＤゲート８１０、および制御ブロック８１５を含んでいる。

クロックデバイダ回路７０５は、入力として、水晶発振器１０５からのＣＬＫＥＸＴ信号およびＤＳＰ／ＣＰＵシステム１２０からのＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号Ｎを受信する。ＡＮＤゲート８１０は、入力として、クロックデバイダ回路７０５からのＲＥＧＣＬＫ信号および制御ブロック８１５からのＥＮＡＢＬＥ信号を受信する。典型的な制御ブロック８１５は、入力として、ＡＶＳスラックタイム検出器１２５からのＳＴＥＡＤＹ信号およびＤＳＰ／ＣＰＵシステム１２０からのＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号Ｎを受信する。

ここでも、ＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号の受信に応答して、制御ブロック７１５はＥＮＡＢＬＥ信号を論理０に設定することによりＤＳＰ／ＣＰＵシステム１２０に加えられたＣＬＫ信号を停止する。次に、クロックデバイダ回路７０５はＣＬＫＥＸＴ信号をＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ信号で除すことによりＲＥＧＣＬＫ信号を新しいクロック速度に設定する。次に、ＡＶＳ電源１３０のレベルがＡＶＳスラックタイム検出器１２５により新しいクロック速度に対する最適値に調節される間に、制御ブロック７１５はＳＴＥＡＤＹ信号をモニタする。ＡＶＳスラックタイム検出器１２５からのイネーブルされたＳＴＥＡＤＹ信号の受信に応答して、ＡＮＤゲート８１０をイネーブルし新しいＣＬＫ信号（ＲＥＧＣＬＫ）をＤＳＰ／ＣＰＵシステム１２０に加えるために、制御ブロック７１５はＥＮＡＢＬＥ信号を論理１に設定する。

図９はフロー図９００を示し、それは本発明の原理に従ったＡＶＳクロック発生器１１５の動作を図解している。最初に、ＡＶＳクロック発生器１１５はＤＳＰ／ＣＰＵシステム１２０から新しいＦＲＥＱＵＥＮＣＹ ＣＯＮＴＲＯＬ値Ｎを受信する（プロセスステップ９０５）。クロック速度の変化に応答して、ＡＶＳクロック発生器１１５はＤＳＰ／ＣＰＵシステム１２０に加えられたＣＬＫ信号を停止する（プロセスステップ９１０）。次に、ＡＶＳクロック発生器１１５はＲＥＧＣＬＫ信号を新しいクロック速度に設定しＶＤＤ電源のレベル（あるいは、随意デジタル処理システム１００の他の動作パラメータ）が新しいクロック速度に対する最適値に調節される間、ＳＴＥＡＤＹ信号をモニタする（プロセスステップ９１５）。ＳＴＥＡＤＹ信号が最後に再イネーブルされると（すなわち、ＳＴＥＡＤＹ信号上に立上りエッジが生じる）、ＡＶＳクロック発生器１１５はＣＬＫ信号を新しいクロック速度に設定してＤＳＰ／ＣＰＵシステム１２０ＣＬＫ信号を再び加える（プロセスステップ９２０）。

概括的に言えば、本発明の有利な実施例はクロック信号が複数の動作周波数に変更できるデジタル処理コンポーネントに選択的にクロック信号を加えるクロック制御回路に向けられている。クロック制御回路は（ｉ）第１の動作周波数を第２の動作周波数に変更するコマンドを受信する、（ｉｉ）コマンドに応答して加えられたクロック信号をディセーブルする、（ｉｉｉ）第２の動作周波数を有するテストクロック信号を発生する、（ｉｖ）テストクロック信号を電源調節回路に加える、および（ｖ）電源調節回路からの状態信号を感知するように操作できる。状態信号はデジタル処理コンポーネントの電源レベルが第２の動作周波数に対して適切な最適値に調節されていることを示す。

本発明を詳細に記述してきたが、当業者なら最も広範な形の本発明の精神および範囲を逸脱することなく、それらをさまざまに修正、置換および変更できることを理解しなければならない。

Claims (15)

1. デジタル処理コンポーネントに選択的にクロック信号を加えるクロック制御回路であって、前記クロック信号は複数の動作周波数に変更することができ、（ｉ）第１の動作周波数を第２の動作周波数に変更するコマンドを受信し、（ｉｉ）前記コマンドに応答して、前記デジタル処理コンポーネントへのクロック信号の供給をディセーブルし、（ｉｉｉ）前記第２の動作周波数を有するテストクロック信号を発生し、（ｉｖ）前記テストクロック信号を電源調節回路に加え、（ｖ）前記デジタル処理コンポーネントの電源レベルが前記第２の動作周波数での使用用に調節されていることを示す前記電源調節回路からの状態信号を感知する、および（ｖｉ）前記状態信号に応答して前記クロック信号を前記第２の動作周波数に設定する、ように動作する、クロック制御回路と、
   連続して直列接続された複数の遅延セルであって、前記遅延セルの各々が電源レベルの値により決定される遅延時間を有し、最初の遅延セルの入力に加えられる前記テストクロック信号のクロックエッジが前記複数の遅延セル中を次々に伝播するようにされた複数の遅延セルと
   を有する装置であって、
   前記電源調節回路は（ａ）少なくとも第１の特定の遅延セルおよび第２の特定の遅延セルの出力をモニタする、（ｂ）前記クロックエッジが前記第１の特定の遅延セルの出力に達しかつ前記第２の特定の遅延セルの出力に達していないかどうかを識別する、および（ｃ）前記クロックエッジが前記第１の特定の遅延セルの前記出力に達していない時または前記クロックエッジが前記第２の特定の遅延セルの前記出力に達した時に前記電源レベルを調節する制御信号を発生するように動作する前記装置。
2. 請求項１に記載の装置であって、前記クロック制御回路は、さらに、前記デジタル処理コンポーネントへの前記クロック信号の前記供給をイネーブルするように動作する装置。
3. 請求項１に記載の装置であって、前記クロック制御回路は、
   前記第２の動作周波数を有する前記テストクロック信号を発生するように動作するクロックデバイダ回路、および
   前記受信したコマンドに応答して前記デジタル処理コンポーネントへの前記クロック信号の前記供給をディセーブルし、前記状態信号に応答して前記デジタル処理コンポーネントへの前記クロック信号の前記供給をイネーブルするように動作するコントローラ
   を含む装置。
4. 請求項１に記載の装置であって、前記クロック制御回路は、さらに、前記クロック信号を前記テストクロック信号および前記状態信号の関数として前記第２の動作周波数に設定するように動作する装置。
5. デジタル処理コンポーネントに選択的にクロック信号を加えるクロック制御回路の動作方法であって、前記クロック信号は複数の動作周波数に変更することができ、前記クロック制御回路の前記動作方法は、
   第１の動作周波数を第２の動作周波数に変更するコマンドを受信するステップと、
   前記コマンドに応答して、前記デジタル処理コンポーネントへのクロック信号の供給をディセーブルするステップと、
   前記第２の動作周波数を有するテストクロック信号を発生するステップと、
   前記テストクロック信号を、連続して直列接続された前記複数の遅延セルうちの最初の遅延セルに加えて、その結果前記最初の遅延セルの入力に加えられるテストクロック信号のクロックエッジが前記複数の遅延セル中を次々に伝播すると共に、前記遅延セルの各々が前記デジタル処理コンポーネントの電源レベルの値により決定される遅延時間を有するステップと、
   少なくとも、電源調節回路において第１の特定の遅延セルおよび第２の特定の遅延セルの出力をモニタするステップと、
   前記テストクロックのクロックエッジが前記第１の特定の遅延セルの出力に達しかつ前記第２の特定の遅延セルの出力に達していないかどうかを識別するステップと、
   前記クロックエッジが前記第１の特定の遅延セルの前記出力に達していない時または前記クロックエッジが前記第２の特定の遅延セルの前記出力に達した時に前記電源レベルを調節する制御信号を発生するステップと、
   前記デジタル処理コンポーネントの電源レベルが前記第２の動作周波数の使用用に調節されていることを示す前記電源調節回路からの状態信号を感知するステップと、
   前記状態信号に応答して、前記クロック信号を前記第２の動作周波数に設定するステップと
   を含む動作方法。
6. 請求項５に記載の方法であって、さらに、前記デジタル処理コンポーネントへのクロック信号の供給をイネーブルするステップを含む方法。
7. 請求項５に記載の方法であって、前記クロック制御回路は、
   前記第２の動作周波数を有する前記テストクロック信号を発生するように動作するクロックデバイダ回路、および
   前記受信したコマンドに応答して前記デジタル処理コンポーネントへの前記クロック信号の前記供給をディセーブルし、前記状態信号に応答して前記デジタル処理コンポーネントへの前記クロック信号の前記供給をイネーブルするように動作するコントローラ
   を含む方法。
8. 異なるクロック周波数で動作することができるデジタル処理コンポーネントと、
   前記デジタル処理コンポーネントに可変電源レベルＶＤＤを供給することができる可調節電源と、
   前記ＶＤＤを調節することができる電源調節回路と、
   前記デジタル処理コンポーネントに選択的にクロック信号を加えるクロック制御回路であって、前記クロック信号は複数の動作周波数に変更することができ、前記クロック制御回路は（ｉ）第１の動作周波数を第２の動作周波数に変更するコマンドを受信する、（ｉｉ）前記コマンドに応答して、前記クロック信号の前記デジタル処理コンポーネントへの供給をディセーブルする、（ｉｉｉ）前記第２の動作周波数を有するテストクロック信号を発生する、（ｉｖ）前記テストクロック信号を前記電源調節回路に加える、（ｖ）前記デジタル処理コンポーネントの電源レベルが前記第２の動作周波数での使用用に調節されていることを示す前記電源調節回路からの状態信号を感知する、および（ｖｉ）前記状態信号に応答して前記クロック信号を前記第２の動作周波数に設定する、ように動作するクロック制御回路と、
   連続して直列接続された複数の遅延セルであって、前記遅延セルの各々が前記ＶＤＤの値により決定される遅延時間を有し、最初の遅延セルの入力に加えられる前記テストクロック信号のクロックエッジが前記複数の遅延セル中を次々に伝播するようにされた複数の遅延セルと
   を含むデジタル回路であって、
   前記電源調節回路は（ａ）少なくとも第１の特定の遅延セルおよび第２の特定の遅延セルの出力をモニタする、（ｂ）前記クロックエッジが前記第１の特定の遅延セルの出力に達しかつ前記第２の特定の遅延セルの出力に達していないかどうかを識別する、および（ｃ）前記クロックエッジが前記第１の特定の遅延セルの前記出力に達していない時または前記クロックエッジが前記第２の特定の遅延セルの前記出力に達した時に前記ＶＤＤを調節する制御信号を発生するように動作するデジタル回路。
9. 請求項８に記載のデジタル回路であって、前記クロック制御回路は、さらに、前記デジタル処理コンポーネントへのクロック信号の前記供給をイネーブルするように動作するデジタル回路。
10. 請求項８に記載のデジタル回路であって、前記クロック制御回路は、
    前記第２の動作周波数を有する前記テストクロック信号を発生するように動作するクロックデバイダ回路、および
    前記受信したコマンドに応答して前記デジタル処理コンポーネントへの前記クロック信号の前記供給をディセーブルし、前記状態信号に応答して前記デジタル処理コンポーネントへの前記クロック信号の前記供給をイネーブルするように動作するコントローラ
    を含むデジタル回路。
11. 請求項８に記載のデジタル回路であって、前記クロック制御回路は、さらに、前記テストクロック信号および前記状態信号の関数として前記クロック信号を前記第２の動作周波数に設定するように動作するデジタル回路。
12. 請求項８に記載のデジタル回路であって、前記電源調節回路は、前記クロック信号の次に続くクロックエッジが前記最初の遅延セルの入力に加えられる時に、前記クロックエッジが前記第１の特定の遅延セル出力に達しかつ前記第２の特定の遅延セル出力に達していないかどうかを識別するように動作するデジタル回路。
13. 請求項１２に記載のデジタル回路であって、前記最初の遅延セルの入力から前記第１の特定の遅延セルの出力までの全遅延時間は、前記デジタル処理コンポーネントの最大遅延時間よりも大であるようにした前記デジタル回路。
14. 請求項８に記載のデジタル回路であって、前記電源調節回路は、さらに、少なくとも第１の特定の遅延セルの直前に配置された第３の特定の遅延セルおよび第２の特定の遅延セルのすぐ後に続く第４の特定の遅延セルの出力をモニタする前記デジタル回路。
15. 請求項１４に記載のデジタル回路であって、
    前記電源調節回路は、
    前記クロックエッジが前記第３の特定の遅延セルの出力に到達していない場合、比較的大きな増分値で前記ＶＤＤを増加させ、
    前記クロックエッジが前記第３の特定の遅延セルの出力に到達していてかつ前記第１の特定の遅延セルの出力に到達していない場合、比較的小さな増分値で前記ＶＤＤを増加させ、
    前記クロックエッジが前記第２の特定の遅延セルの出力に到達していてかつ前記第４の特定の遅延セルの出力に到達していない場合、比較的小さな減分値で前記ＶＤＤを減少させ、
    前記クロックエッジが前記第２の特定の遅延セルおよび前記第４の特定の遅延セルの出力に到達している場合、比較的大きな減分値で前記ＶＤＤを減少させるように
    前記ＶＤＤを調節する制御信号を発生するように動作する前記デジタル回路。
    

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