JP2000091506A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩの設計工数を削減するとともに、クロ
ック信号が係わるタイミングエラーを回避する。 【解決手段】 クロック信号線５の駆動回路中に、可変
な遅延値を持つ遅延回路２Ａと可変な駆動能力を持つ出
力バッファ回路４とを設け、かつＣＰＵ６がデータを書
き込むことができるレジスタ８を設け、レジスタ８に書
き込まれたデータの内容に応じて、遅延回路２Ａの遅延
値と出力バッファ回路４の駆動能力を制御できるように
しておく。また、メモリ７上に回路のタイミングをテス
トするソフトウエアとテスト結果に基づいて遅延回路２
Ａの遅延値を制御するソフトウエアとを記憶しておき、
チップの初期設定時にソフトウエアをＣＰＵ６が実行し
てレジスタ８にデータを書き込みクロック駆動回路を調
整することで、タイミングエラーを防止する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に大規模システムＬＳＩのクロック供給技術に
係わるものである。

【０００２】

【従来の技術】システムＬＳＩ設計において現在主流と
なっている同期回路においては、チップ上の複数のフリ
ップフロップに供給されるクロック信号のタイミングに
わずかでもずれがあると、ただちに誤動作の原因にな
る。従って、クロックスキューを抑えることがＬＳＩ設
計の大きな課題となっている。

【０００３】従来の半導体集積回路では、クロックスキ
ューの抑制は、例えば以下に示すような手順で行われる
ことが多かった。まず、第一段階として、ＬＳＩを構成
する各ブロックのレイアウト設計時に、当該ブロックの
クロック入力端子からブロック内に含まれる各フリップ
フロップのクロック入力端子の間に、複数のバッファセ
ルで構成されるクロックバッファツリーを作り込む。こ
のときに、各バッファセルの駆動能力、各バッファセル
が駆動する後段セルの入力容量、各バッファセルから後
段セルに至る配線の負荷容量および抵抗値を考慮して、
当該ブロックのクロック入力端子からブロック内に含ま
れる各フリップフロップのクロック入力端子までの遅延
値を計算し、この遅延値がブロックに含まれる各フリッ
プフロップ間で一定に揃うように、各バッファセルの駆
動能力や各バッファセルと各フリップフロップの位置ま
たは配線の経路を調整する。これにより、各ブロック内
ではフリップフロップ間でクロックスキューを抑制する
ことが可能である。

【０００４】次に、第二段階として、チップ全体のレイ
アウト設計時に、クロック生成回路から各ブロックのク
ロック入力端子に至る配線の負荷容量および抵抗値と各
ブロック内でのクロック遅延値を考慮して、クロック生
成回路から各ブロックのフリップフロップのクロック入
力端子までの遅延値が一定に揃うように、クロック信号
線駆動回路の駆動能力やクロック配線の負荷容量や抵抗
値を調整する。これらはレイアウトデータを変更／カス
タマイズすることにより実現する。これにより、最終的
にチップ全体でフリップフロップ間のクロックスキュー
を抑制することができるのである。

【０００５】

【発明が解決しようとする課題】以上述べたような従来
の半導体集積回路には、以下に示すような課題がある。
まず、半導体製造技術が進歩して回路が微細化されてい
くにつれて、回路遅延に対する配線の影響が大きくなっ
てきており、従来に比べてタイミング設計が困難になっ
てきている。

【０００６】従来は、ＬＳＩを構成する各セルが駆動す
る負荷容量の中で、セルの入力容量が占める割合が相対
的に大きかったため、配線の負荷容量は大きな影響を与
えなかった。しかし、回路が微細化されるに伴い、配線
の負荷容量の割合が増大しており、現在ではセルの入力
容量と同程度になってきている。この傾向は今後も続く
ため、将来は配線が負荷容量の大きな部分を占めるよう
になる。

【０００７】これは回路遅延を決めるもう一つの要因で
ある抵抗値についても同様であり、今後は配線の負荷容
量と抵抗値が回路遅延を決定することになる。このこと
がＬＳＩのタイミング設計を困難にする理由は、今日の
ＬＳＩ設計では標準セルとしてあらかじめライブラリ化
されたセルを用いるため、セルの入力容量は各チップ個
別のレイアウト設計の影響を受けないのに対して、配線
はレイアウト設計結果により全く変わってしまうためで
ある。

【０００８】そのために、現在ではレイアウト設計結果
に基づいて回路遅延を計算するバックアノテーション技
術を設計フローの中に取り込むのが一般的であるが、高
精度が要求されるクロック信号に対してはバックアノテ
ーション技術では精度が不十分である。そこでＳＰＩＣ
Ｅを用いたより高精度な解析が行われるが、それには大
きな設計工数が必要となっている。

【０００９】次に、最近の微細化技術の進歩に伴い、特
定用途向けＬＳＩは、従来のように汎用ＬＳＩの隙間を
埋める小規模なグルーロジックからシステム全体を１チ
ップに集積する大規模なシステムＬＳＩへと変わってき
ている。このようなシステムＬＳＩでは、設計工数の増
大を避けるために、従来のように専用回路を最初から設
計していくのではなく、可能な限り汎用回路をマクロと
して再利用し、最小限必要な回路のみを専用設計すると
いう設計手法を取る場合が多い。

【００１０】このような状況では回路設計上の自由度が
制限されるため、ＬＳＩ設計全体としては設計工数を削
減できるが、タイミング設計に関しては従来以上に難し
くなる場合が多い。また現在では、回路規模の増大に伴
い、ＬＳＩの消費電力の増大がＬＳＩ設計におけるもう
一つの大きな問題となっている。この問題を解決するた
めに、しばしば回路に供給するクロックを動的に制御
し、動作する回路にのみクロックを供給して、動作しな
い回路にはクロックの供給を止めるというアプローチが
取られることが多い。こうした場合、回路ブロックごと
に異なるクロックを供給することが必要になり、前述の
クロックスキューの抑制はさらに困難になる。

【００１１】以上述べたようなクロック設計の難しさ
は、半導体製造技術の微細化に伴うプロセスばらつきの
増大と合わさって、単に設計期間／工数の増大を招くだ
けではなく、設計ミスの増大につながり、試作したＬＳ
Ｉの誤動作や動作マージン不足を引き起こす要因にな
る。本発明の目的は、以上述べたようなクロック設計上
の課題を解決して、ＬＳＩの設計工数を削減できるとと
もに、クロック信号が係わるタイミングエラーを回避し
て誤動作を防止できる半導体集積回路を提供することで
ある。

【００１２】

【課題を解決するための手段】請求項１記載の半導体集
積回路は、プロセッサコアと、可変な遅延値を持つ遅延
回路を有するクロック信号線の駆動回路と、プロセッサ
コアにより遅延回路の遅延値を設定するためのデータが
書き込まれるレジスタと、レジスタに書き込まれたデー
タに応じて遅延回路の遅延値を制御する制御回路とを備
えている。

【００１３】この構成によれば、プロセッサコアにより
レジスタに書き込まれたデータに応じてクロック信号線
の駆動回路中の遅延回路の遅延値を制御するようにした
ことにより、クロック信号が係わるタイミングエラーを
回避することができる。従って、従来のように回路修正
／再試作を行う必要がなくなり、開発期間／工数を大幅
に削減することが可能である。また、製造時の素子特性
のばらつきやチップ使用時の電源電圧変動による遅延特
性の変化を補償することができるので、チップ歩留まり
を改善することも可能である。

【００１４】請求項２記載の半導体集積回路は、プロセ
ッサコアと、可変な駆動能力を持つ出力バッファ回路を
有するクロック信号線の駆動回路と、プロセッサコアに
より出力バッファ回路の駆動能力を設定するためのデー
タが書き込まれるレジスタと、レジスタに書き込まれた
データに応じて出力バッファ回路の駆動能力を制御する
制御回路とを備えている。

【００１５】この構成によれば、プロセッサコアにより
レジスタに書き込まれたデータに応じてクロック信号線
の駆動回路中の出力バッファ回路の駆動能力を制御する
ようにしたことにより、クロック信号が係わるタイミン
グエラーを回避することができる。従って、従来のよう
に回路修正／再試作を行う必要がなくなり、開発期間／
工数を大幅に削減することが可能である。また、製造時
の素子特性のばらつきやチップ使用時の電源電圧変動に
よる遅延特性の変化を補償することができるので、チッ
プ歩留まりを改善することも可能である。

【００１６】請求項３記載の半導体集積回路は、請求項
１または請求項２記載の半導体集積回路において、プロ
セッサコアが実行可能な命令コードからなるソフトウエ
アをプロセッサコアに実行させることにより、レジスタ
にデータを書き込むことを特徴とする。この構成によれ
ば、ソフトウエアによる高度なプログラムに基づいてク
ロック信号線の遅延を制御することにより、高精度なタ
イミング調整が可能になる。

【００１７】請求項４記載の半導体集積回路は、請求項
１記載の半導体集積回路において、所定回路のタイミン
グをテストするテスト用ソフトウエアと、このテスト用
ソフトウエアを実行したテスト結果に基づいて遅延回路
の遅延値を制御するための駆動回路制御用ソフトウエア
とを記憶するメモリを設け、プロセッサコアがテスト用
ソフトウエアおよび駆動回路制御用ソフトウエアを実行
するようしたことを特徴とする。

【００１８】この構成によれば、チップ上に搭載してい
るメモリに記憶したテスト用ソフトウエアをプロセッサ
コアが実行し、そのテスト結果に基づいてメモリ上に記
憶した駆動回路制御用ソフトウエアを実行して遅延回路
の遅延値の制御によりクロック信号線の遅延を制御する
ことにより、自立的で回路動作中にも実行可能な実時間
性を持ったタイミング調整を実現できる。

【００１９】請求項５記載の半導体集積回路は、請求項
２記載の半導体集積回路において、所定回路のタイミン
グをテストするテスト用ソフトウエアと、このテスト用
ソフトウエアを実行したテスト結果に基づいて出力バッ
ファ回路の駆動能力を制御するための駆動回路制御用ソ
フトウエアとを記憶するメモリを設け、プロセッサコア
がテスト用ソフトウエアおよび駆動回路制御用ソフトウ
エアを実行するようしたことを特徴とする。

【００２０】この構成によれば、チップ上に搭載してい
るメモリに記憶したテスト用ソフトウエアをプロセッサ
コアが実行し、そのテスト結果に基づいてメモリ上に記
憶した駆動回路制御用ソフトウエアを実行して出力バッ
ファ回路の駆動能力の制御によりクロック信号線の遅延
を制御することにより、自立的で回路動作中にも実行可
能な実時間性を持ったタイミング調整を実現できる。

【００２１】請求項６記載の半導体集積回路は、可変な
遅延値を持つ遅延回路を有するクロック信号線の駆動回
路と、複数の回路ブロックに含まれるフリップフロップ
にそれぞれ入力されるクロック信号間のスキューを検出
するクロックスキュー検出回路と、クロックスキュー検
出回路の検出するクロック信号間のスキューに応じて遅
延回路の遅延値を制御する制御回路とを備えている。

【００２２】この構成によれば、クロックスキュー検出
回路により、複数の回路ブロックに含まれるフリップフ
ロップにそれぞれ入力されるクロック信号間のスキュー
を検出し、その検出したクロック信号間のスキューに応
じてクロック信号線の駆動回路中の遅延回路の遅延値を
制御するようにしたことにより、クロック信号が係わる
タイミングエラーを回避することができる。従って、従
来のように回路修正／再試作を行う必要がなくなり、開
発期間／工数を大幅に削減することが可能である。ま
た、製造時の素子特性のばらつきやチップ使用時の電源
電圧変動による遅延特性の変化を補償することができる
ので、チップ歩留まりを改善することも可能である。

【００２３】請求項７記載の半導体集積回路は、可変な
駆動能力を持つ出力バッファ回路を有するクロック信号
線の駆動回路と、複数の回路ブロックに含まれるフリッ
プフロップにそれぞれ入力されるクロック信号間のスキ
ューを検出するクロックスキュー検出回路と、クロック
スキュー検出回路の検出するクロック信号間のスキュー
に応じて出力バッファ回路の駆動能力を制御する制御回
路とを備えている。

【００２４】この構成によれば、クロックスキュー検出
回路により、複数の回路ブロックに含まれるフリップフ
ロップにそれぞれ入力されるクロック信号間のスキュー
を検出し、その検出したクロック信号間のスキューに応
じてクロック信号線の駆動回路中の出力バッファ回路の
駆動能力を制御するようにしたことにより、クロック信
号が係わるタイミングエラーを回避することができる。
従って、従来のように回路修正／再試作を行う必要がな
くなり、開発期間／工数を大幅に削減することが可能で
ある。また、製造時の素子特性のばらつきやチップ使用
時の電源電圧変動による遅延特性の変化を補償すること
ができるので、チップ歩留まりを改善することも可能で
ある。

【００２５】請求項８記載の半導体集積回路は、請求項
６または請求項７記載の半導体集積回路において、クロ
ックスキュー検出回路は、複数の回路ブロックのうち第
１の回路ブロックに設けられ、第１の回路ブロックに含
まれる他のフリップフロップに入力されるクロック信号
と同位相のクロック信号を入力する第１のテスト用フリ
ップフロップと、複数の回路ブロックのうち第１の回路
ブロックの出力信号を入力する第２の回路ブロックに設
けられ、第２の回路ブロックに含まれる他のフリップフ
ロップに入力されるクロック信号と同位相のクロック信
号を入力するとともに第１のテスト用フリップフロップ
の出力データを入力データとする第２のテスト用フリッ
プフロップと、第１のテスト用フリップフロップへデー
タを出力するデータ発生回路と、第１のテスト用フリッ
プフロップの出力データと第２のテスト用フリップフロ
ップの出力データとを用いて第１のテスト用フリップフ
ロップと第２のテスト用フリップフロップとに入力され
るクロック信号間のスキューを検出するデータ解析回路
とからなることを特徴とする。

【００２６】このように、クロックスキュー検出回路を
構成すればよい。請求項９記載の半導体集積回路は、可
変な遅延値を持つ遅延回路を有するクロック信号線の駆
動回路と、プロセス変動や使用時における電源電圧変動
や温度変化を反映した標準遅延値を検出する遅延評価回
路と、遅延評価回路の検出する標準遅延値に応じて遅延
回路の遅延値を制御する制御回路とを備えている。

【００２７】この構成によれば、遅延評価回路により、
プロセス変動や使用時における電源電圧変動や温度変化
を反映した標準遅延値を検出し、その検出した標準遅延
値に応じてクロック信号線の駆動回路中の遅延回路の遅
延値を制御するようにしたことにより、クロック信号が
係わるタイミングエラーを回避することができる。従っ
て、従来のように回路修正／再試作を行う必要がなくな
り、開発期間／工数を大幅に削減することが可能であ
る。また、製造時の素子特性のばらつきやチップ使用時
の電源電圧変動による遅延特性の変化を補償することが
できるので、チップ歩留まりを改善することも可能であ
る。

【００２８】請求項１０記載の半導体集積回路は、可変
な駆動能力を持つ出力バッファ回路を有するクロック信
号線の駆動回路と、プロセス変動や使用時における電源
電圧変動や温度変化を反映した標準遅延値を検出する遅
延評価回路と、遅延評価回路の検出する標準遅延値に応
じて出力バッファ回路の駆動能力を制御する制御回路と
を備えている。

【００２９】この構成によれば、遅延評価回路により、
プロセス変動や使用時における電源電圧変動や温度変化
を反映した標準遅延値を検出し、その検出した標準遅延
値に応じてクロック信号線の駆動回路中の出力バッファ
回路の駆動能力を制御するようにしたことにより、クロ
ック信号が係わるタイミングエラーを回避することがで
きる。従って、従来のように回路修正／再試作を行う必
要がなくなり、開発期間／工数を大幅に削減することが
可能である。また、製造時の素子特性のばらつきやチッ
プ使用時の電源電圧変動による遅延特性の変化を補償す
ることができるので、チップ歩留まりを改善することも
可能である。

【００３０】請求項１１記載の半導体集積回路は、請求
項９または請求項１０記載の半導体集積回路において、
遅延評価回路は、遅延値が異なる複数の遅延回路と、各
遅延回路へデータを出力するデータ発生回路と、各遅延
回路の出力データを用いてプロセス変動や使用時におけ
る電源電圧変動や温度変化を反映した標準遅延値を検出
するデータ解析回路とからなることを特徴とする。

【００３１】このように、遅延評価回路を構成すればよ
い。

【００３２】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
の半導体集積回路の構成図である。図中、１はクロック
原信号生成回路であり、ＬＳＩに接続される水晶発振器
が出力する発振信号を整形し、必要に応じて周波数を逓
倍するなどしてクロックの原信号を生成する。２は遅延
手段である。この遅延手段２は、図に示すように、イン
バータ回路を複数段接続した構成であり、インバータ回
路２段毎に信号を出力しており、この各々の出力が、入
力されるクロック原信号を異なった時間だけ遅延させた
信号になっている。もちろん、ここで示した遅延手段２
以外にも様々な遅延手段の例を考えることができ、本発
明はそれらも含んでいることは言うまでもない。３は選
択回路であり、遅延手段２の複数の出力信号の中から１
つを選択して出力することにより、クロック信号線５の
遅延値を変更することができるようになっている。２Ａ
は前述の遅延手段２および選択回路３からなる遅延回路
であり、入力されるクロック原信号を遅延させて出力
し、その遅延時間を変更できるものである。

【００３３】４は出力バッファ回路である。出力バッフ
ァ回路４の出力はチップ上の特定ブロックにクロックを
供給するクロック信号線５であるが、通常、クロック信
号線５はブロック間を長い距離配線されるので、負荷容
量および抵抗値が大きくなってしまう。そのため、出力
バッファ回路４には負荷に相当する大きさの駆動能力を
持たせないとクロック信号が訛ってしまい、その結果、
クロックスキューが大きくなってしまう。また、出力バ
ッファ回路４の駆動能力を変えることにより、クロック
信号線５の遅延値を調整することができる。本実施の形
態における出力バッファ回路４は、複数の３ステートバ
ッファ４ａ，４ｂ，４ｃを並列に接続した構成になって
おり、同時にオンさせる３ステートバッファの個数を変
更することで、クロック信号線５に対する駆動能力を変
更することができるようになっている。なお、出力バッ
ファ回路４内の３ステートバッファの個数は３個に限定
されるものではなく、クロック信号線５の遅延値を調整
するのに十分な複数個であればよい。

【００３４】６はＣＰＵである。ＣＰＵ６はシステムＬ
ＳＩに搭載されるプロセッサコアとしては最も一般的な
ものであり、通常、汎用の命令セットを持ち、この命令
セットに含まれる命令を用いて作成されたソフトウエア
を順次実行することにより、様々な応用に対応した信号
処理を実現することができる。７はメモリである。メモ
リ７は比較的大規模な記憶装置であり、前記ソフトウエ
アや信号処理を行う上での中間データなどを記憶させる
のに用いる。本実施の形態では、メモリ７に格納される
ソフトウエアとして、タイミングテストプログラム１１
と駆動回路制御プログラム１２を含んでいることが特徴
である。

【００３５】８はレジスタである。レジスタ８も記憶装
置の一種であるが、メモリ７と比べると記憶容量が小さ
く、特定のデータを記憶するのに用いられる。本実施の
形態では、選択回路３の機能や出力バッファ回路４の能
力を選択するためのデータを記憶させるのに用いてい
る。９はランダムロジック（制御回路）であり、レジス
タ８に格納されたデータをデコードして選択回路３や出
力バッファ回路４の制御信号を出力する。

【００３６】１３および１５もレジスタである。レジス
タ１３にはクロック１４が入力される。また、レジスタ
１５にはクロック１６が入力される。各レジスタ１３，
１５はそれぞれに入力されるクロック１４，１６の立ち
上がりエッジに同期してデータを取り込む。１７は被テ
スト回路である。現在主流となっている同期設計では、
組み合わせ回路からなる被テスト回路１７はレジスタ１
３からのデータを受けて、何らかの処理を加えた後、レ
ジスタ１５にデータを書き込むことを行う。本実施の形
態で、被テスト回路１７になるのは、チップ上でタイミ
ング的に厳しい部分である。これらの被テスト回路１７
は回路設計段階で見つけ出すことができる。なお、被テ
スト回路１７は、半導体集積回路の主要回路のうちの一
部として存在するが、レジスタ１３，１５は半導体集積
回路の主要回路のうちの一部として存在するものを用い
る場合もあるし、テスト専用として設ける場合もある。

【００３７】ＣＰＵ６とメモリ７やレジスタ８、レジス
タ１３、レジスタ１５はバス信号線１０により相互に接
続されている。本実施の形態では直接関係しないので記
述していないが、通常はそれ以外にも複数の周辺回路が
バス信号線１０に接続されることが多い。また、メモリ
７と同じくレジスタ８、レジスタ１３、レジスタ１５に
もアドレスが割り振られているので、ＣＰＵ６はメモリ
７にデータを記憶させるのと全く同じようにして、ソフ
トウエアを実行する中でレジスタ８、レジスタ１３、レ
ジスタ１５にデータを記憶させることができる。

【００３８】なお、クロック原信号生成回路１はチップ
上に複数設けてあってもよいが、ここでは、１個設けて
あるものとする。クロック原信号生成回路１からは複数
のクロック原信号が出力され、各々のクロック原信号は
それぞれの駆動回路を通って異なるクロック信号として
各回路ブロックへ供給される。図１では、１つのクロッ
ク信号（クロック信号線５のクロック信号）の駆動回路
として、遅延回路２Ａと出力バッファ回路４とを有し、
それらを制御するためにレジスタ８およびランダムロジ
ック９を設けている。なお、他のクロック信号について
は、上記のクロック信号線５のクロック信号と同様に遅
延調整機能を持つ駆動回路（遅延回路２Ａ，出力バッフ
ァ回路４）やレジスタ８およびランダムロジック９を設
けてあってもよいし、あるクロック信号については、遅
延調整機能を持たない構成の駆動回路としてもよい。

【００３９】また、本実施の形態において、クロック１
６はクロック信号線５から供給されるクロック信号であ
り、クロック１４は図示しない他のクロック信号線から
供給されるクロック信号であるとする。上記のような構
成を持つ本実施の形態の半導体集積回路におけるクロッ
ク調整は、図２に示す設計フローにより実現できる。

【００４０】本実施の形態の半導体集積回路（ＬＳＩ）
のレイアウト設計において、各ブロックのレイアウトと
クロック信号線５を含むブロック間配線のレイアウトが
決まった段階（ステップ６１）で、ブロック内部のクロ
ック遅延値（各ブロックのクロック入力端子からフリッ
プフロップのクロック端子に至る経路の遅延値）とクロ
ック信号線５の負荷容量および抵抗値とをレイアウトデ
ータから見積る（ステップ６２）。これらの見積り値に
基づいて、クロック原信号生成回路１の出力から各ブロ
ックのフリップフロップのクロック端子に至る経路の遅
延値が全てのブロック間で一定値に揃うように、クロッ
ク原信号生成回路１の出力からクロック信号線５までの
目標遅延値を逆算して求める（ステップ６３）。

【００４１】次にステップ６４で、ＳＰＩＣＥシミュレ
ーション等の方法を用いて、クロック信号線５の遅延値
が上記で算出した適切な値（目標遅延値）になるよう
に、遅延回路２Ａの遅延値および出力バッファ回路４の
駆動能力を合わせ込む。ここまでは本実施の形態でも従
来方法でも同じである。しかし、本実施の形態では、こ
の段階で従来のように、チップのレイアウトを修正して
クロックの遅延値を調整することは行わない。その代わ
り、それを実現するようにレジスタ８の初期値を決め
る。従って、従来のレイアウト修正に要していた設計時
間／工数を削減することができる。

【００４２】その後、ＬＳＩを製造して（ステップ６
５）、テスターで評価するに際して、ＬＳＩのリセット
後ただちに、ＣＰＵ６がＬＳＩ初期化処理の一環とし
て、あらかじめ求めていた初期値をレジスタ８に設定す
る。次に、ＣＰＵ６がメモリ７に蓄積されているタイミ
ングテストプログラム１１を実行してチップの評価を行
う（ステップ６６）。ここで問題がなければ、チップの
正常動作が確認できるはずである。しかしながら、もし
もチップの設計時に行った遅延値の見積りが誤っていた
り、精度的に不十分であった場合には、テストの結果、
タイミングエラーのために、チップが誤動作するという
ことが判明する場合もある。

【００４３】もしもそうなった場合には、従来の設計方
法だと、クロック信号線駆動回路のレイアウトを再修正
して、クロックスキューを合わせ込むことが必要にな
り、ＬＳＩ開発スケジュールを大幅に遅らせる結果にな
る。しかしながら、本実施の形態では、ステップ６７
で、ＣＰＵ６がメモリ７内の駆動回路制御プログラム１
２を実行して、レジスタ８に設定する値（遅延回路２Ａ
の遅延値，出力バッファ回路４の駆動能力を設定するた
めのデータ）を変更するだけで、チップの誤動作を解決
することができ、ここでもＬＳＩ開発期間／工数の大幅
な短縮を実現している。

【００４４】次に、ステップ６６のタイミングテストお
よびステップ６７の駆動回路制御について、図３のフロ
ー図を用いてより詳しく説明する。タイミングテスト６
６は、あるクロックサイクルでＣＰＵ６が被テスト回路
１７の入力レジスタ１３にテストデータを書きこむこと
から始まる（ステップ７１）。次のクロックの立ち上が
りに同期してレジスタ１３は入力データを取り込む。被
テスト回路１７はこの入力データと回路の論理によって
決まる出力データをある遅延時間後に出力レジスタ１５
に対して出力する。

【００４５】次のクロックの立ち上がりに同期して被テ
スト回路１７の出力データはレジスタ１５に取り込まれ
る。この時、もしもタイミングエラーがなければ、レジ
スタ１５には正しい出力データが取り込まれるが、もし
もクロック１４とクロック１６間にスキューがあってク
ロック１６がクロック１４に対して遅れているような場
合には、レジスタ１５には誤ったデータが格納されるこ
とになる。

【００４６】次のクロックサイクルでＣＰＵ６はレジス
タ１５から出力データを読み出し、一旦ＣＰＵ６内部の
汎用レジスタに格納しておく（ステップ７２）。次にＣ
ＰＵ６は、あらかじめ計算してタイミングテストプログ
ラム１１の中に含まれている正しいデータをメモリ７か
ら読み出して、前記出力データと比較する（ステップ７
３）。比較の結果が一致していればタイミングエラーは
ないということでプログラムは終了する。

【００４７】比較の結果が一致していない場合には、駆
動回路制御６７（図２）を行う。まず、出力データの誤
りを分析する（ステップ７４）。多くの回路ではスキュ
ー時間と出力データの間に相関があるので、誤り方を分
析することにより、スキュー時間を逆算することができ
る。次に、駆動回路制御プログラム１２に含まれるデー
タを用いて、スキュー時間を補正するようにクロック１
６を早める駆動回路の新しい設定値を逆算する（ステッ
プ７５）。最後に、ＣＰＵ６はクロック１６を供給する
クロック信号線５の駆動回路に対応するレジスタ８に新
しい設定値を書き込む（ステップ７６）。その結果、ク
ロック１６のタイミングが速くなるため、クロック１４
との間のスキューはなくなり、タイミングエラーは解消
される。

【００４８】以上のように本実施の形態によれば、ＣＰ
Ｕ６によりレジスタ８に書き込まれたデータに応じてク
ロック信号線５の駆動回路を制御する、すなわち遅延回
路２Ａの遅延値および出力バッファ回路４の駆動能力を
制御するようにしたことにより、クロック信号が係わる
タイミングエラーを回避することができる。従って、従
来のように回路修正／再試作を行う必要がなくなり、開
発期間／工数を大幅に削減することが可能である。ま
た、製造時の素子特性のばらつきやチップ使用時の電源
電圧変動による遅延特性の変化を補償することができる
ので、チップ歩留まりを改善することも可能である。

【００４９】また、本実施の形態では、遅延調整機能を
持つ遅延回路２Ａおよび出力バッファ回路４を設け、そ
の両方を制御するようにしたが、遅延回路２Ａおよび出
力バッファ回路４のうち一方のみを設けて制御するよう
にしてもよく、その場合、構成および制御が簡単にな
る。また、本実施の形態では、例えば出力バッファ回路
４の調整を主とし、それで調整できないときにのみ遅延
回路２Ａにより調整するようにしてもよい。なお、遅延
回路２Ａおよび出力バッファ回路４のうち一方のみを設
ける場合に比べ、本実施の形態のように両方設けた方
が、遅延調整能力は増加するが制御および構成が複雑に
なる。

【００５０】なお、本実施の形態では、タイミングエラ
ーの例としてクロックスキューの問題を取り上げたが、
それ以外にもクロックに係わる様々なタイミングの問題
があり、それらに対しても本発明は有効である。例え
ば、被テスト回路１７の遅延時間がクロックサイクル時
間よりも大きい場合には、やはりレジスタ１５は正しい
データを取り込めないのでタイミングエラーが起こるこ
とになる。このような場合には、逆にクロック１６を遅
らせて、わざとクロック１４との間にスキューをつくる
ことによりタイミングエラーを解消することが可能であ
る。

【００５１】なお、遅延回路２Ａの遅延値の制御により
クロック信号線５のクロック１６のタイミングを速める
場合には、選択回路３が、遅延手段２からの複数の入力
のうち、クロック原信号生成回路１側に近い入力を選択
するように、選択回路３を制御すればよいし、クロック
信号線５のクロック１６のタイミングを遅らせる場合に
は、選択回路３が、遅延手段２からの複数の入力のう
ち、クロック原信号生成回路１側から遠い入力を選択す
るように、選択回路３を制御すればよい。

【００５２】また、出力バッファ回路４の駆動能力の制
御によりクロック信号線５のクロック１６のタイミング
を速める場合には、３ステートバッファ４ａ，４ｂ，４
ｃの制御入力をイネーブルに設定するものの数を増やせ
ばよい。これは、オンする３ステートバッファの数が増
えると出力バッファ回路４の駆動能力が大きくなり、ク
ロック信号を高速に駆動できるようになるためである。
逆に、クロック信号線５のクロック１６のタイミングを
遅らせる場合には、３ステートバッファ４ａ，４ｂ，４
ｃの制御入力をイネーブルに設定するものの数を減らせ
ばよい。

【００５３】また、本実施の形態では、被テスト回路１
７の入力レジスタ１３と出力レジスタ１５がともにバス
信号線１０に接続され、ＣＰＵ６から直接読み書きでき
るような構成になっているが、必ずしもそうである必要
はない。ただし、その場合にはテストデータをレジスタ
１３に書き込み、レジスタ１５から結果データを読み出
すのに、より複雑なシーケンスが必要になる。

【００５４】また、レジスタ１３やレジスタ１５はより
大規模なメモリであってもよい。 〔第２の実施の形態〕次に、本発明の第２の実施の形態
について以下に説明する。図４は本発明の第２の実施の
形態の半導体集積回路の構成図である。図４において、
クロック原信号生成回路１、遅延手段２、選択回路３、
出力バッファ回路４、クロック信号線５については、第
１の実施の形態と基本的に同じであるため、説明を省略
する。

【００５５】本実施の形態においては、第１の実施の形
態とは異なり、クロック信号線５の駆動回路（遅延回路
２Ａ，出力バッファ回路４）は、ランダムロジック４４
を介してクロックスキュー検出回路５３が出力するデー
タにより制御される。以下、クロックスキュー検出回路
５３について詳しく説明する。クロックスキュー検出回
路５３は、データ発生回路４５、テスト用のフリップフ
ロップ４６、テスト用のフリップフロップ４９およびデ
ータ解析回路５２等から構成される。データ発生回路４
５の出力はフリップフロップ４６に入力され、フリップ
フロップ４６の出力はフリップフロップ４９およびデー
タ解析回路５２に入力されている。また、フリップフロ
ップ４９の出力はデータ解析回路５２に入力されてい
る。

【００５６】テスト用のフリップフロップ４６は回路ブ
ロック４８に含まれてレイアウトされ、テスト用のフリ
ップフロップ４９は回路ブロック５１に含まれてレイア
ウトされている。なお、回路ブロック４８，５１のそれ
ぞれには、主要回路を構成する図示しないフリップフロ
ップ（以下「他のフリップフロップ」という）が複数個
レイアウトされており、回路ブロック４８中のフリップ
フロップ４６および他のフリップフロップには同一（同
位相）のクロック４７が入力され、回路ブロック５１中
のフリップフロップ４９および他のフリップフロップに
は同一（同位相）のクロック５０が入力される。回路ブ
ロック４８，５１のそれぞれのブロック内に含まれる他
のフリップフロップ間ではクロックスキューが十分小さ
くなるようにクロックバッファの構成やサイズが調整さ
れている。

【００５７】図５にクロックスキュー検出回路５３の構
成例を示す。データ発生回路４５はクロックサイクル毎
に変化する１ビットの信号を生成する回路であり、例え
ば図５に示すように、フリップフロップ４６の出力を反
転させるインバータ素子８１を用いて構成することがで
きる。この例では、データ発生回路４５であるインバー
タ素子８１が回路ブロック４８に含まれてレイアウトさ
れている。フリップフロップ４６にはクロック４７に同
期して、各クロックサイクル毎に前サイクルとは異なる
値がラッチされる。

【００５８】フリップフロップ４６の出力はフリップフ
ロップ４９に入力される。この配線はブロック４８，５
１間をほぼ最短距離で結ぶようにレイアウトし、フリッ
プフロップ４６，４９間の信号遅延が小さくなるように
する。このパス遅延値が、回路ブロック４８に含まれる
他の全フリップフロップから回路ブロック５１に含まれ
る他の全フリップフロップに至る全ての信号パスの遅延
値よりも小さくなるように、フリップフロップ４６の駆
動能力を選択する。

【００５９】フリップフロップ４９はクロック５０に同
期してフリップフロップ４６の出力をラッチする。この
時、クロック４７とクロック５０間のスキューが十分小
さい場合には、フリップフロップ４９には前サイクルに
フリップフロップ４６にラッチされた値が正しくラッチ
されることになる。従って、同一サイクルではフリップ
フロップ４６とフリップフロップ４９に異なる値が保持
されることになる。

【００６０】しかし、クロック５０の立ち上がりがクロ
ック４７の立ち上がりに対してある遅延値以上遅れる
と、クロック４７の立ち上がりに同期してフリップフロ
ップ４６にラッチされた値が伝搬してフリップフロップ
４９まで到達した後でクロック５０が立ち上がり、その
ままフリップフロップ４９にラッチされることになる。
このように、タイミングエラーが起こると、同一サイク
ルでフリップフロップ４６とフリップフロップ４９に同
じ値が保持されることになる。

【００６１】また、データ解析回路５２は、フリップフ
ロップ４６とフリップフロップ４９に保持される値を比
較する回路であり、例えば図５に示すように、フリップ
フロップ４６の出力とフリップフロップ４９の出力とを
入力するＥＸＮＯＲ（排他的論理和の否定）素子８２を
用いて構成することができる。この例では、データ解析
回路５２であるＥＸＮＯＲ素子８２が回路ブロック５１
に含まれてレイアウトされている。ＥＸＮＯＲ素子８２
は、フリップフロップ４６の出力とフリップフロップ４
９の出力とが一致していれば値１を、異なっていれば値
０をクロックスキュー検出信号８３として出力する。こ
のクロックスキュー検出信号８３の値が１のときにはク
ロックスキューによるタイミングエラーが起こってお
り、０のときにはタイミングエラーは起こっていない。

【００６２】ブロック４８およびブロック５１の内部で
はクロックスキューが小さく抑えられており、ブロック
４８に含まれる他のフリップフロップとブロック５１に
含まれる他のフリップフロップとの間のパス遅延は、フ
リップフロップ４６とフリップフロップ４９間の信号遅
延よりも大きいため、フリップフロップ４９でクロック
スキューによるタイミングエラーが起こらないならば、
ブロック５１に含まれる全ての他のフリップフロップで
同様にエラーが起こらないと考えてよい。

【００６３】ランダムロジック４４は、クロックスキュ
ー検出回路５３の出力であるクロックスキュー検出信号
８３を受けて選択回路３や出力バッファ回路４の制御信
号を出力する。つぎに、ランダムロジック４４およびク
ロック信号線５の駆動回路について説明する。なお、図
４ではクロック信号線５の駆動回路として、遅延回路２
Ａおよび出力バッファ回路４を設けた構成としている
が、第１の実施の形態でも説明したように、遅延回路２
Ａおよび出力バッファ回路４の両方を設けた場合には制
御および構成が複雑になるため、以下では、遅延回路２
Ａおよび出力バッファ回路４のうち一方ずつを設けた２
つの場合について説明する。

【００６４】第１の場合として、図４の構成において遅
延回路２Ａを設けていない場合、すなわちクロック信号
線５の駆動回路として出力バッファ回路４のみを設けた
場合について説明する。この場合のランダムロジック４
４およびクロック信号線５の駆動回路の一例を図６に示
す。クロック原信号生成回路１から出力されたクロック
原信号９１が、バッファ回路９４および３ステートバッ
ファ９５からなる出力バッファ回路４Ａに入力されてい
る。出力バッファ回路４Ａの出力線であるクロック信号
線５が回路ブロック５１に接続されている。したがっ
て、回路ブロック５１のクロック５０（図５）はクロッ
ク信号線５から供給されるクロック信号である。また、
クロック９３および回路ブロック４８のクロック４７
（図５）は図示しない他のクロック信号線から供給され
るクロック信号であり、クロック９３には遅延調整は必
要なく、クロック４７には遅延調整が存在する場合も存
在しない場合もある。

【００６５】ランダムロジック４４は、入力するクロッ
ク９３を反転させるインバータ回路９８と、ＡＮＤ（論
理積）回路９９と、シフトレジスタを構成する複数のフ
リップフロップ９７で構成されている。シフトレジスタ
を構成する先頭のフリップフロップ９７には論理値
「１」を入力する。また、クロックスキュー検出信号８
３とクロック９３の反転信号との論理積をフリップフロ
ップ９７のクロックとして入力する。フリップフロップ
９７のリセット入力にはリセット信号９２を入力する。
フリップフロップ９７のそれぞれの出力は対応する３ス
テートバッファ９５の制御入力に接続している。

【００６６】なお、この図６の出力バッファ回路４Ａで
は、３ステートバッファではないバッファ回路９４が存
在することが、図４に示した出力バッファ回路４とは異
なるが、バッファ回路９４を３ステートバッファに置き
換え、ランダムロジック４４から常にオン状態に制御す
る（例えば、先頭のフリップフロップ９７に入力される
論理値「１」を、置き換えた３ステートバッファの制御
入力に接続する）ことにより、図４の出力バッファ回路
４と同様の構成となる。

【００６７】さて、ＬＳＩのリセット直後には、全ての
フリップフロップ９７はリセットされて論理値「０」を
保持している。その状態では３ステートバッファ９５は
全てオフしており、ブロック５１に供給されるクロック
信号線５はバッファ回路９４のみによって駆動される。
この時、もしもクロックスキューによるタイミングエラ
ーが起こっていないならば、クロックスキュー検出信号
８３は論理値「０」になり、フリップフロップ９７には
クロックが入力されない。

【００６８】逆にタイミングエラーが起こっている場合
には、クロックスキュー検出信号８３は論理値「１」と
なり、フリップフロップ９７にクロックが入力される。
その結果、先頭のフリップフロップ９７は論理値「１」
を保持するようになり、対応する３ステートバッファ９
５がオンする。その結果、クロック信号線５はより高速
に駆動されるようになり、クロックスキューは改善され
る。これを繰り返してクロックスキューが十分小さくな
り、タイミングエラーを起こさなくなった時点で、フリ
ップフロップ９７のシフト動作がストップし、クロック
バッファの駆動能力が固定される。

【００６９】つぎに第２の場合として、図４の構成にお
いて出力バッファ回路４を設けていない場合、すなわち
クロック信号線５の駆動回路として遅延回路２Ａのみを
設けた場合について説明する。この場合のランダムロジ
ック４４およびクロック信号線５の駆動回路の一例を図
７に示す。クロック原信号生成回路１から出力されたク
ロック原信号９１が遅延回路２Ａに入力され、遅延回路
２Ａの出力線であるクロック信号線５が回路ブロック５
１に接続されている。遅延回路２Ａは、複数のインバー
タ回路（１２０，１２１を含む）からなる遅延手段２
と、遅延手段２の出力とランダムロジック４４の出力と
をそれぞれ入力するＡＮＤ（論理積）回路１２２，１２
３，・・・・・・，１２４およびＯＲ（論理和）回路１２５か
らなる選択回路３とで構成されている。

【００７０】また、この図７のランダムロジック４４
は、図６のランダムロジック４４の構成にインバータ回
路１２６，１２７およびＡＮＤ回路１２８（図示しない
省略したものも含む）を付加した構成となっている。こ
の図７の場合、ＬＳＩのリセット直後には、全てのフリ
ップフロップ９７はリセットされて論理値「０」に設定
される。この状態では選択回路３のＡＮＤ回路１２２に
入力されるインバータ回路１２６の出力が論理値「１」
となり、遅延手段２の出力のうち最大に遅延されたイン
バータ回路１２１の出力がＡＮＤ回路１２２により選択
され、ＯＲ回路１２５を通ってクロック信号線５に出力
される。この時、もしもクロックスキューによるタイミ
ングエラーが起こっていないならば、クロックスキュー
検出信号８３は論理値「０」になり、フリップフロップ
９７にはクロックが入力されない。

【００７１】逆にタイミングエラーが起こっている場合
には、クロックスキュー検出信号８３は論理値「１」と
なり、フリップフロップ９７にクロックが入力される。
その結果、先頭のフリップフロップ９７に論理値「１」
が設定され、今度は選択回路３のＡＮＤ回路１２３に入
力されるＡＮＤ回路１２８の出力が論理値「１」とな
り、インバータ回路１２０の出力がＡＮＤ回路１２３に
より選択され、ＯＲ回路１２５を通ってクロック信号線
５に出力される。このときのクロック信号線５のクロッ
クは、前述のインバータ回路１２１の出力が選択された
ときのクロックよりも高速であるので、クロックスキュ
ーが改善される。

【００７２】以上の動作を繰り返して順番により高速な
クロックを選択することにより、クロックスキューを十
分小さくしてタイミングエラーを回避することができ
る。なお、タイミングエラーを起こさなくなった時点
で、フリップフロップ９７のシフト動作がストップす
る。以上のように本実施の形態によれば、クロックスキ
ュー検出回路５３により、回路ブロック４８，５１内に
設けたテスト用のフリップフロップ４６，４９に入力さ
れるクロック信号４７，５０間のスキューを検出し、そ
の検出したクロック信号間のスキューに応じてクロック
信号線５の駆動回路を制御するようにしたことにより、
クロック信号が係わるタイミングエラーを回避すること
ができる。従って、従来のように回路修正／再試作を行
う必要がなくなり、開発期間／工数を大幅に削減するこ
とが可能である。また、製造時の素子特性のばらつきや
チップ使用時の電源電圧変動による遅延特性の変化を補
償することができるので、チップ歩留まりを改善するこ
とも可能である。

【００７３】なお、本実施の形態では、フリップフロッ
プ４６とフリップフロップ４９間はゲートを介さずに配
線で直結しているが、これは必ずしもそうである必要は
ない。また、データ発生回路４５やデータ解析回路５
２、ランダムロジック４４は本実施の形態で例示したも
の以外にも様々な回路を考えることができる。 〔第３の実施の形態〕次に、本発明の第３の実施の形態
について以下に説明する。

【００７４】図８は本発明の第３の実施の形態の半導体
集積回路の構成図である。図８において、クロック原信
号生成回路１、遅延手段２、選択回路３、出力バッファ
回路４、クロック信号線５については、第１の実施の形
態と基本的に同じであるため、説明を省略する。本実施
の形態においては、第１の実施の形態や第２の実施の形
態とは異なり、クロック信号線５の駆動回路（遅延回路
２Ａ，出力バッファ回路４）は、ランダムロジック２３
を介して遅延評価回路３４が出力するデータにより制御
される。

【００７５】以下、遅延評価回路３４について詳しく説
明する。遅延評価回路３４は、データ発生回路２４、フ
リップフロップ２５、フリップフロップ３０、インバー
タ素子２６、抵抗素子２７、容量素子２８およびデータ
解析回路３３から構成される。遅延評価回路３４の例を
図９に示す。データ発生回路２４としては、例えば図９
に示すようにフリップフロップ２５の出力をインバータ
素子１０１で反転させて入力にフィードバックさせた回
路を用いることができる。データ発生回路２４から出力
された信号は、クロック３５に同期して、フリップフロ
ップ２５にラッチされる。各フリップフロップ２５から
の信号は、インバータ素子２６、抵抗素子２７、容量素
子２８を順番に並べたそれぞれのインバータチェーン１
０２，１０５，１０８を通過する内に、インバータ素子
２６の駆動能力、抵抗素子２７の抵抗値、容量素子２８
の容量値によって決まるある時間だけ遅延して、それぞ
れのフリップフロップ３０に到達する。それぞれのイン
バータチェーン１０２，１０５，１０８とフリップフロ
ップ２５とフリップフロップ３０とで１本の遅延パスを
構成する。各フリップフロップ３０もクロック３５に同
期して信号をラッチするので、もしも信号が各インバー
タチェーン１０２，１０５，１０８を通過して各フリッ
プフロップ３０まで到達するのに要する遅延時間がクロ
ック３５のサイクル時間よりも小さければ、フリップフ
ロップ３０は１サイクル前にフリップフロップ２５にラ
ッチされたデータをラッチすることができる。逆に、遅
延時間がクロック３５のサイクル時間よりも大きけれ
ば、フリップフロップ３０は１サイクル前にフリップフ
ロップ２５にラッチされたデータをラッチすることがで
きない。データ解析回路３３によりデータが正しくフリ
ップフロップ３０にラッチできたかどうかを判定する。
本実施の形態では、データ解析回路３３としては、例え
ば図９に示すように、各フリップフロップ２５と各フリ
ップフロップ３０の出力を入力とするＥＸＮＯＲ素子１
０３，１０６，１０９を用いて構成している。

【００７６】遅延評価回路３４には、前述の遅延パスが
複数本設けてあり、各々の遅延パスのインバータチェー
ン１０２，１０５，１０８はインバータの段数がそれぞ
れ異なって構成されている。そのため各々の遅延パスで
フリップフロップ２５，３０間の遅延時間が異なるため
に、複数の遅延パスはデータが正しくラッチできるもの
と失敗するものとに分かれるが、その境界の遅延パスの
遅延値がクロック３５のサイクル時間におおむね一致す
る。

【００７７】各遅延パスにはチップ設計時にＳＰＩＣＥ
シミュレーションにより求めた遅延値が分かっており、
両者の違いが設計時に想定した遅延と現在のチップ上の
遅延の差を表している。これらの違いの原因としては、
設計時に用いた回路パラメータと現実のデバイスとの違
いや、製造工程上のばらつき、あるいは、チップの温度
や電源電圧の違いといったことが考えられる。しかし、
いずれの要因もチップ上では均一に作用すると考えられ
るので、遅延評価回路３４の遅延値が設計値からはずれ
ているということは、チップ上の他の回路の遅延値も同
様にずれていると考えてよい。すなわち、遅延評価回路
３４の遅延値を標準遅延値として、それの設計値からの
ずれに基づいてクロック信号線５の駆動回路を制御する
ことで、クロックに係わるタイミングエラーを自動的に
回避することが可能である。なお、標準遅延値は、遅延
評価回路３４のインバータチェーンの遅延値のことであ
り、チップ上の他の回路の遅延値と連動しており、チッ
プ全体の動作時の遅延値を代表するものであり、チップ
の動作状況が変われば標準遅延値も変化するが、それと
は独立してクロック３５のサイクルは一定である。

【００７８】つぎに、遅延評価回路３４によるクロック
信号線５の駆動回路の制御について説明する。なお、図
８ではクロック信号線５の駆動回路として、遅延回路２
Ａおよび出力バッファ回路４を設けた構成としている
が、第１，第２の実施の形態でも説明したように、遅延
回路２Ａおよび出力バッファ回路４の両方を設けた場合
には制御および構成が複雑になるため、以下では、遅延
回路２Ａおよび出力バッファ回路４のうち一方ずつを設
けた２つの場合について説明する。

【００７９】第１の場合として、図８の構成において遅
延回路２Ａを設けていない場合、すなわちクロック信号
線５の駆動回路として出力バッファ回路４のみを設けた
場合について説明する。この場合の遅延評価回路３４，
ランダムロジック２３およびクロック信号線５の駆動回
路の一例を図９に示す。この例では、遅延評価回路３４
のそのままの出力により出力バッファ回路４を制御して
おり、ＥＸＮＯＲ素子１０３，１０６，１０９の出力で
直接３ステートバッファ４ａ，４ｂ，４ｃを制御してい
る。クロック原信号生成回路１から出力されたクロック
原信号９１が、出力バッファ回路４に入力されている。
出力バッファ回路４の出力であるクロック信号線５は図
示しない回路ブロックに接続されている。なお、クロッ
ク３５はクロック原信号生成回路１から供給されてい
る。

【００８０】ＬＳＩ設計時には、インバータチェーン１
０５を含む遅延パスがクロック３５のサイクル時間に一
致するようにインバータの段数を調整しておく。インバ
ータチェーン１０２はインバータチェーン１０５よりも
インバータが２段多く、そのため遅延時間はクロック３
５のサイクル時間を越えてしまう。インバータチェーン
１０８は逆にインバータチェーン１０５よりもインバー
タが２段少ない。このような状況では、ＥＸＮＯＲ素子
１０３は論理値「１」を出力し、ＥＸＮＯＲ素子１０６
とＥＸＮＯＲ素子１０９は論理値「０」を出力する。従
って、３ステートバッファ４ａのみがオンとなり、３ス
テートバッファ４ｂと３ステートバッファ４ｃはオフに
なっている。結局、１個のバッファでクロック信号線５
を駆動することになる。

【００８１】ところが、このＬＳＩが製造された後、実
際に使用された状況では、チップの遅延値が設計時に想
定していた遅延値よりも少し大きくなっていたとする
と、インバータチェーン１０５を含む遅延パスの遅延も
クロック３５のサイクル時間よりも大きくなることにな
る。この時にはＥＸＮＯＲ素子１０３とＥＸＮＯＲ素子
１０６が論理値「１」を出力し、ＥＸＮＯＲ素子１０９
は論理値「０」を出力する。従って、３ステートバッフ
ァ４ａと３ステートバッファ４ｂがオンとなり、３ステ
ートバッファ４ｃはオフになる。そのため、２個のバッ
ファでクロック信号線５を駆動することになり、バッフ
ァが１個の場合よりも高速にクロック信号線５を駆動す
ることができる。結局、チップ全体の遅延値の増大に伴
ってクロック遅延も増大しようとするのを、クロックバ
ッファを強化することにより補償できたことになる。

【００８２】つぎに第２の場合として、図８の構成にお
いて出力バッファ回路４を設けていない場合、すなわち
クロック信号線５の駆動回路として遅延回路２Ａのみを
設けた場合について説明する。この場合の遅延評価回路
３４（図９と同じ構成），ランダムロジック２３および
クロック信号線５の駆動回路の一例を図１０に示す。こ
の例では、クロック原信号生成回路１から出力されたク
ロック原信号９１が遅延回路２Ａに入力され、遅延回路
２Ａの出力線であるクロック信号線５が図示しない回路
ブロックに接続されている。遅延回路２Ａは、複数のイ
ンバータ回路（１３０，１３１，１３２を含む）からな
る遅延手段２と、遅延手段２の出力とランダムロジック
２３の出力とをそれぞれ入力するＡＮＤ（論理積）回路
１３８〜１４１およびＯＲ（論理和）回路１４２からな
る選択回路３とで構成されている。

【００８３】また、この図１０のランダムロジック２３
は、インバータ回路１３３，１３５，１３７およびＡＮ
Ｄ回路１３４，１３６から構成されている。この図１０
の場合、ＬＳＩ設計時に、前述した図９の場合と同様、
遅延評価回路３４のインバータチェーン１０２，１０
５，１０８のインバータの段数を調整しておくことによ
り、ＥＸＮＯＲ素子１０３は論理値「１」を出力し、Ｅ
ＸＮＯＲ素子１０６とＥＸＮＯＲ素子１０９は論理値
「０」を出力する。このとき、ＡＮＤ回路１３９に入力
されるＡＮＤ回路１３４の出力が論理値「１」となり、
インバータ回路１３１の出力がＡＮＤ回路１３９により
選択され、ＯＲ回路１４２を通ってクロック信号線５に
出力される。

【００８４】ところが、このＬＳＩが製造された後、実
際に使用された状況では、チップの遅延値が設計時に想
定していた遅延値よりも少し大きくなっていたとする
と、インバータチェーン１０５を含む遅延パスの遅延も
クロック３５のサイクル時間よりも大きくなることにな
る。この時にはＥＸＮＯＲ素子１０３とＥＸＮＯＲ素子
１０６が論理値「１」を出力し、ＥＸＮＯＲ素子１０９
は論理値「０」を出力する。このとき、ＡＮＤ回路１４
０に入力されるＡＮＤ回路１３６の出力が論理値「１」
となり、インバータ回路１３０の出力がＡＮＤ回路１４
０により選択され、ＯＲ回路１４２を通ってクロック信
号線５に出力される。このときのクロック信号線５のク
ロックは、前述のインバータ回路１３１の出力が選択さ
れたときのクロックよりも遅延が小さくなっているた
め、クロック信号線５の遅延の増大を補償することがで
きる。また逆に、チップの遅延値が設計時に想定してい
た遅延値よりも小さくなっていた場合には、ＡＮＤ回路
１３８に入力されるインバータ回路１３３の出力が論理
値「１」となり、インバータ回路１３２の出力がＡＮＤ
回路１３８により選択され、ＯＲ回路１４２を通ってク
ロック信号線５に出力されるため、クロック信号線５の
遅延の減少を補償することができ、タイミングエラーを
回避することができる。

【００８５】以上のように本実施の形態によれば、遅延
評価回路３４により、プロセス変動や使用時における電
源電圧変動や温度変化を反映した標準遅延値を検出し、
その検出した標準遅延値に応じてクロック信号線５の駆
動回路（遅延回路２Ａ，出力バッファ回路４）を制御す
るようにしたことにより、クロック信号が係わるタイミ
ングエラーを回避することができる。従って、従来のよ
うに回路修正／再試作を行う必要がなくなり、開発期間
／工数を大幅に削減することが可能である。また、製造
時の素子特性のばらつきやチップ使用時の電源電圧変動
による遅延特性の変化を補償することができるので、チ
ップ歩留まりを改善することも可能である。

【００８６】なお、本発明のクロック遅延を調整可能と
いう特徴をより積極的に利用するならば、クロック信号
線の駆動回路をハードマクロ化して複数のＬＳＩで共通
に使用することも可能である。この場合にはクロック信
号線の駆動回路にあらかじめ遅延制御能力を実装してお
く必要があるが、従来のようにチップ設計時にクロック
信号線の駆動回路をカスタマイズする必要がなくなるた
め、設計期間／工数を削減することができる。

【００８７】また、設計ミスがない場合でも、半導体製
造上のばらつきは常に存在しており、チップ歩留まりを
低下させる要因となっている。素子特性が標準値からは
ずれることにより、遅延値が想定した設計マージンを越
えて回路が誤動作するような状況に対して、従来のよう
な固定したクロック駆動方式だと対応しようがないため
不良品として捨てる以外にない。しかし本発明のように
クロック信号線の駆動回路を可変にしておくことによ
り、対応できる場合もある。これはＬＳＩの製造歩留ま
りを改善することにつながる。

【００８８】同様にして、上記実施の形態では、あらか
じめ想定していなかった電源電圧で使用されるような状
況においても、クロック駆動を変更することで対応する
ことが可能である。

【００８９】

【発明の効果】以上で説明したように、従来はクロック
信号が係わるタイミングエラーが起こるような状況で
も、本発明の半導体集積回路ではクロック信号線の駆動
回路を自動調整することによりタイミングエラーを回避
することができる。従って、従来のように回路修正／再
試作を行う必要がなくなり、開発期間／工数を大幅に削
減することが可能である。

【００９０】また、製造時の素子特性のばらつきやチッ
プ使用時の電源電圧変動による遅延特性の変化を補償す
ることができるので、チップ歩留まりを改善することも
可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体集積回路の
構成図。

【図２】本発明の第１の実施の形態の半導体集積回路に
おけるクロック調整処理のフロー図。

【図３】本発明の第１の実施の形態の半導体集積回路に
おけるタイミングテストおよび駆動回路制御のフロー
図。

【図４】本発明の第２の実施の形態の半導体集積回路の
構成図。

【図５】本発明の第２の実施の形態の半導体集積回路に
おけるクロックスキュー検出回路の構成図。

【図６】本発明の第２の実施の形態の半導体集積回路に
おけるランダムロジックとクロック駆動回路の第１の構
成図。

【図７】本発明の第２の実施の形態の半導体集積回路に
おけるランダムロジックとクロック駆動回路の第２の構
成図。

【図８】本発明の第３の実施の形態の半導体集積回路の
構成図。

【図９】本発明の第３の実施の形態の半導体集積回路に
おける遅延評価回路，ランダムロジックおよびクロック
駆動回路の第１の構成図。

【図１０】本発明の第３の実施の形態の半導体集積回路
における遅延評価回路，ランダムロジックおよびクロッ
ク駆動回路の第２の構成図。

【符号の説明】

１ クロック原信号生成回路 ２ 遅延手段 ２Ａ 遅延回路 ３ 選択回路 ４ 出力バッファ回路 ５ クロック信号線 ６ ＣＰＵ ７ メモリ ８ レジスタ ９ ランダムロジック １０ バス信号線 １１ タイミングテストプログラム １２ 駆動回路制御プログラム １３ レジスタ １４ クロック １５ レジスタ １６ クロック １７ 被テスト回路 ２３ ランダムロジック ２４ データ発生回路 ２５ フリップフロップ ３０ フリップフロップ ３３ データ解析回路 ３４ 遅延評価回路 ３５ クロック ４４ ランダムロジック ４５ データ発生回路 ４６ テスト用のフリップフロップ ４７ クロック ４８ 回路ブロック ４９ テスト用のフリップフロップ ５０ クロック ５１ 回路ブロック ５２ データ解析回路 ５３ クロックスキュー検出回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 5/13 Ｆターム(参考） 5B079 CC02 CC08 CC14 DD06 DD08 DD13 DD20 5F038 BH19 CD06 CD07 CD08 CD09 DF01 DF04 DT02 DT10 DT12 DT17 EZ10 EZ20 5J001 BB00 BB02 BB05 BB08 BB09 BB12 BB13 BB20 BB23 DD01 DD03 DD09

Claims (11)

【特許請求の範囲】
1. 【請求項１】 プロセッサコアと、 可変な遅延値を持つ遅延回路を有するクロック信号線の
   駆動回路と、 前記プロセッサコアにより前記遅延回路の遅延値を設定
   するためのデータが書き込まれるレジスタと、 前記レジスタに書き込まれたデータに応じて前記遅延回
   路の遅延値を制御する制御回路とを備えた半導体集積回
   路。
2. 【請求項２】 プロセッサコアと、 可変な駆動能力を持つ出力バッファ回路を有するクロッ
   ク信号線の駆動回路と、 前記プロセッサコアにより前記出力バッファ回路の駆動
   能力を設定するためのデータが書き込まれるレジスタ
   と、 前記レジスタに書き込まれたデータに応じて前記出力バ
   ッファ回路の駆動能力を制御する制御回路とを備えた半
   導体集積回路。
3. 【請求項３】 プロセッサコアが実行可能な命令コード
   からなるソフトウエアを前記プロセッサコアに実行させ
   ることにより、レジスタにデータを書き込むことを特徴
   とする請求項１または請求項２記載の半導体集積回路。
4. 【請求項４】 所定回路のタイミングをテストするテス
   ト用ソフトウエアと、このテスト用ソフトウエアを実行
   したテスト結果に基づいて遅延回路の遅延値を制御する
   ための駆動回路制御用ソフトウエアとを記憶するメモリ
   を設け、 プロセッサコアが前記テスト用ソフトウエアおよび前記
   駆動回路制御用ソフトウエアを実行するようしたことを
   特徴とする請求項１記載の半導体集積回路。
5. 【請求項５】 所定回路のタイミングをテストするテス
   ト用ソフトウエアと、このテスト用ソフトウエアを実行
   したテスト結果に基づいて出力バッファ回路の駆動能力
   を制御するための駆動回路制御用ソフトウエアとを記憶
   するメモリを設け、 プロセッサコアが前記テスト用ソフトウエアおよび前記
   駆動回路制御用ソフトウエアを実行するようしたことを
   特徴とする請求項２記載の半導体集積回路。
6. 【請求項６】 可変な遅延値を持つ遅延回路を有するク
   ロック信号線の駆動回路と、 複数の回路ブロックに含まれるフリップフロップにそれ
   ぞれ入力されるクロック信号間のスキューを検出するク
   ロックスキュー検出回路と、 前記クロックスキュー検出回路の検出する前記クロック
   信号間のスキューに応じて前記遅延回路の遅延値を制御
   する制御回路とを備えた半導体集積回路。
7. 【請求項７】 可変な駆動能力を持つ出力バッファ回路
   を有するクロック信号線の駆動回路と、 複数の回路ブロックに含まれるフリップフロップにそれ
   ぞれ入力されるクロック信号間のスキューを検出するク
   ロックスキュー検出回路と、 前記クロックスキュー検出回路の検出する前記クロック
   信号間のスキューに応じて前記出力バッファ回路の駆動
   能力を制御する制御回路とを備えた半導体集積回路。
8. 【請求項８】 クロックスキュー検出回路は、 複数の回路ブロックのうち第１の回路ブロックに設けら
   れ、前記第１の回路ブロックに含まれる他のフリップフ
   ロップに入力されるクロック信号と同位相のクロック信
   号を入力する第１のテスト用フリップフロップと、 前記複数の回路ブロックのうち前記第１の回路ブロック
   の出力信号を入力する第２の回路ブロックに設けられ、
   前記第２の回路ブロックに含まれる他のフリップフロッ
   プに入力されるクロック信号と同位相のクロック信号を
   入力するとともに前記第１のテスト用フリップフロップ
   の出力データを入力データとする第２のテスト用フリッ
   プフロップと、 前記第１のテスト用フリップフロップへデータを出力す
   るデータ発生回路と、 前記第１のテスト用フリップフロップの出力データと前
   記第２のテスト用フリップフロップの出力データとを用
   いて前記第１のテスト用フリップフロップと前記第２の
   テスト用フリップフロップとに入力されるクロック信号
   間のスキューを検出するデータ解析回路とからなること
   を特徴とする請求項６または請求項７記載の半導体集積
   回路。
9. 【請求項９】 可変な遅延値を持つ遅延回路を有するク
   ロック信号線の駆動回路と、 プロセス変動や使用時における電源電圧変動や温度変化
   を反映した標準遅延値を検出する遅延評価回路と、 前記遅延評価回路の検出する前記標準遅延値に応じて前
   記遅延回路の遅延値を制御する制御回路とを備えた半導
   体集積回路。
10. 【請求項１０】 可変な駆動能力を持つ出力バッファ回
    路を有するクロック信号線の駆動回路と、 プロセス変動や使用時における電源電圧変動や温度変化
    を反映した標準遅延値を検出する遅延評価回路と、 前記遅延評価回路の検出する前記標準遅延値に応じて前
    記出力バッファ回路の駆動能力を制御する制御回路とを
    備えた半導体集積回路。
11. 【請求項１１】 遅延評価回路は、 遅延値が異なる複数の遅延回路と、 前記各遅延回路へデータを出力するデータ発生回路と、 前記各遅延回路の出力データを用いてプロセス変動や使
    用時における電源電圧変動や温度変化を反映した標準遅
    延値を検出するデータ解析回路とからなることを特徴と
    する請求項９または請求項１０記載の半導体集積回路。